JP2557271B2 - 内部降圧電源電圧を有する半導体装置における基板電圧発生回路 - Google Patents
内部降圧電源電圧を有する半導体装置における基板電圧発生回路Info
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体基板に一定のバイアス電圧を印加す
るための基板電圧発生回路に関し、特に、外部電源電圧
を降圧して内部降圧電源電圧を発生する内部降圧回路を
有する半導体装置における基板電圧発生回路に関する。
るための基板電圧発生回路に関し、特に、外部電源電圧
を降圧して内部降圧電源電圧を発生する内部降圧回路を
有する半導体装置における基板電圧発生回路に関する。
［従来の技術］ 近年、0.5μｍレベルの微細加工技術を駆使した4M
（メガ）ビットスタティック・ランダム・アクセス・メ
モリ（SRAM）および16M（メガ）ビットダイナミック・
ランダム・アクセス・メモリ（DRAM）の開発例が発表さ
れている。0.6μｍ以下のゲート長のショートチャネルM
OS（絶縁ゲート型電界効果）トランジスタを、4Mビット
DRAM等で使用されている１μｍから0.8μｍ程度のゲー
ト長のMOSトランジスタと同様に5Vの電源電圧で動作さ
せた場合、たとえばゲート絶縁膜の経時絶縁破壊TDDBな
どにより無視できない程度のトランジスタ特性の劣化が
生じ、信頼性上問題が生じることが指摘されている。
（メガ）ビットスタティック・ランダム・アクセス・メ
モリ（SRAM）および16M（メガ）ビットダイナミック・
ランダム・アクセス・メモリ（DRAM）の開発例が発表さ
れている。0.6μｍ以下のゲート長のショートチャネルM
OS（絶縁ゲート型電界効果）トランジスタを、4Mビット
DRAM等で使用されている１μｍから0.8μｍ程度のゲー
ト長のMOSトランジスタと同様に5Vの電源電圧で動作さ
せた場合、たとえばゲート絶縁膜の経時絶縁破壊TDDBな
どにより無視できない程度のトランジスタ特性の劣化が
生じ、信頼性上問題が生じることが指摘されている。
このトランジスタ特性の劣化を抑制しかつ0.5μｍレ
ベルのゲート長を有するショートチャネルMOSトランジ
スタを使用するためには、電源電圧を5Vからたとえば3.
3Vに変更することが考えられる。しかしながら、従来か
ら広く用いられている5V電源系との共存性を考えた場
合、電源電圧の変更には問題がある。そこで、外部電源
電圧を従来と同様5Vに保ちつつ、半導体記憶装置の内部
回路をたとえば3.3Vの降圧電圧で動作させる方式が考案
されている。
ベルのゲート長を有するショートチャネルMOSトランジ
スタを使用するためには、電源電圧を5Vからたとえば3.
3Vに変更することが考えられる。しかしながら、従来か
ら広く用いられている5V電源系との共存性を考えた場
合、電源電圧の変更には問題がある。そこで、外部電源
電圧を従来と同様5Vに保ちつつ、半導体記憶装置の内部
回路をたとえば3.3Vの降圧電圧で動作させる方式が考案
されている。
第12図は従来の、内部降圧回路を備える半導体装置の
機能ブロックを示す図である。第12図において、半導体
装置は、たとえばメモリからなる、所定の機能を実行す
る機能回路101と、この機能回路101と装置外部との間の
データ転送を行なう入出力回路102とを含む。この半導
体装置はさらに、外部から与えられる電源電圧Voccを降
圧して一定の内部電源電圧Viccを発生する内部降圧回路
103と、外部電源電圧Voccに応答して起動され一定のバ
イアス電圧を発生して半導体基板100へ印加する基板電
圧発生回路（VBB発生回路）104とを含む。
機能ブロックを示す図である。第12図において、半導体
装置は、たとえばメモリからなる、所定の機能を実行す
る機能回路101と、この機能回路101と装置外部との間の
データ転送を行なう入出力回路102とを含む。この半導
体装置はさらに、外部から与えられる電源電圧Voccを降
圧して一定の内部電源電圧Viccを発生する内部降圧回路
103と、外部電源電圧Voccに応答して起動され一定のバ
イアス電圧を発生して半導体基板100へ印加する基板電
圧発生回路（VBB発生回路）104とを含む。
この第12図に示す半導体装置は、半導体基板100上に
集積化された内部降圧回路103を内蔵しており、この内
部降圧回路103により外部から与えられる電源電圧Vocc
を電圧変換して降圧し一定の内部電源電圧Viccを発生す
る。この一定の内部電源電圧Viccは機能回路101のみへ
与えらえる場合もあり、機能回路101および入出力回路1
02両者へ与えられる場合もある。
集積化された内部降圧回路103を内蔵しており、この内
部降圧回路103により外部から与えられる電源電圧Vocc
を電圧変換して降圧し一定の内部電源電圧Viccを発生す
る。この一定の内部電源電圧Viccは機能回路101のみへ
与えらえる場合もあり、機能回路101および入出力回路1
02両者へ与えられる場合もある。
第13図は、第12図に示す電圧変換用内部降圧回路のブ
ロック図であり、たとえばＩ・Ｅ・Ｅ・Ｅ ジャーナル
・オブ・ソリッド−ステート サーキッツのSC−22巻、
第３号の1987年６月号（IEEE Journal of Solid−St
ate Circuits,Vol.SC−22,No.3,June 1987）の第437
頁ないし第441頁においてフルヤマ等によって示されて
いる。第13図において、内部降圧回路103は、外部電源
電圧Voccから一定の基準電圧Vrefを発生する基準電圧発
生回路110と、外部電源電圧Voccを動作電源電圧として
動作し内部電源電圧Viccと基準電圧Vrefとを比較し、該
比較結果に応じて制御信号（調整信号）φＸを発生する
差動増幅器111と、差動増幅器111からの調整信号φＸに
応答して外部電源電圧Voccから電流を供給されて内部電
源電圧Viccを発生する出力回路112とを含む。
ロック図であり、たとえばＩ・Ｅ・Ｅ・Ｅ ジャーナル
・オブ・ソリッド−ステート サーキッツのSC−22巻、
第３号の1987年６月号（IEEE Journal of Solid−St
ate Circuits,Vol.SC−22,No.3,June 1987）の第437
頁ないし第441頁においてフルヤマ等によって示されて
いる。第13図において、内部降圧回路103は、外部電源
電圧Voccから一定の基準電圧Vrefを発生する基準電圧発
生回路110と、外部電源電圧Voccを動作電源電圧として
動作し内部電源電圧Viccと基準電圧Vrefとを比較し、該
比較結果に応じて制御信号（調整信号）φＸを発生する
差動増幅器111と、差動増幅器111からの調整信号φＸに
応答して外部電源電圧Voccから電流を供給されて内部電
源電圧Viccを発生する出力回路112とを含む。
差動増幅器111は、基準電圧発生回路110と組合せて調
整手段を構成し、この基準電圧Vrefと内部電源電圧Vicc
とを差動的に増幅することにより調整信号φＸを発生す
る。
整手段を構成し、この基準電圧Vrefと内部電源電圧Vicc
とを差動的に増幅することにより調整信号φＸを発生す
る。
第14図は第13図に示す内部降圧回路の具体的構成を示
す図である。第14図を参照して基準電圧発生回路110
は、外部電源電圧Voccとたとえば接地電位である第２の
電源電圧Vssとの間に縦列接続される３個のｐチャネルM
OSトランジスタP1,P2,P3と、外部電源電圧Voccとノード
N2との間に接続され、ノードN1の電位をそのゲートに受
けるｐチャネルMOSトランジスタP4と、ノードN2と第２
の電源電位（以下、単に接地電位と称す）Vssとの間に
接続されるｐチャネルMOSトランジスタP5とを含む。ｐ
チャネルMOSトランジスタP1ないしP3はそのゲートとド
レインが接続されて抵抗と同様に機能し、そのオン抵抗
に応じた電圧がノードN1に与えらえる。ｐチャネルMOS
トランジスタP4は、ノードN1電位をゲートに受け、その
ゲート電位に応じた抵抗値を有し、外部電源電圧Voccか
らの電流をノードN2へ伝達する。このｐチャネルMOSト
ランジスタP1ないしP4は、ｐチャネルMOSトランジスタP
5に対する定電流負荷を構成する。この基準電圧発生回
路の動作について簡単に説明する。
す図である。第14図を参照して基準電圧発生回路110
は、外部電源電圧Voccとたとえば接地電位である第２の
電源電圧Vssとの間に縦列接続される３個のｐチャネルM
OSトランジスタP1,P2,P3と、外部電源電圧Voccとノード
N2との間に接続され、ノードN1の電位をそのゲートに受
けるｐチャネルMOSトランジスタP4と、ノードN2と第２
の電源電位（以下、単に接地電位と称す）Vssとの間に
接続されるｐチャネルMOSトランジスタP5とを含む。ｐ
チャネルMOSトランジスタP1ないしP3はそのゲートとド
レインが接続されて抵抗と同様に機能し、そのオン抵抗
に応じた電圧がノードN1に与えらえる。ｐチャネルMOS
トランジスタP4は、ノードN1電位をゲートに受け、その
ゲート電位に応じた抵抗値を有し、外部電源電圧Voccか
らの電流をノードN2へ伝達する。このｐチャネルMOSト
ランジスタP1ないしP4は、ｐチャネルMOSトランジスタP
5に対する定電流負荷を構成する。この基準電圧発生回
路の動作について簡単に説明する。
今、外部電源電圧Voccが大きくなった場合を考える。
この場合、トランジスタP1〜P3からなる経路に電流が多
く流れ、これによりノードN1の電位が上昇する。このノ
ードN1電位の上昇に応答してトランジスタP4のゲート電
位が上昇するため、トランジスタP4の抵抗値が増大し、
このトランジスタP4を流れる電流が流れにくくなる。
この場合、トランジスタP1〜P3からなる経路に電流が多
く流れ、これによりノードN1の電位が上昇する。このノ
ードN1電位の上昇に応答してトランジスタP4のゲート電
位が上昇するため、トランジスタP4の抵抗値が増大し、
このトランジスタP4を流れる電流が流れにくくなる。
逆に、外部電源電圧Voccが小さくなった場合、トラン
ジスタP1〜P3からなる経路に流れる電流が小さくなる。
これにより、ノードN1の電位が低くなり、トランジスタ
P4の抵抗値が小さくなり、電流を流しやすくなる。この
トランジスタP4のゲート電位を外部電源電圧Voccの変動
に応じて調整することにより、ノードN2へは常に一定の
電流が流れることになり、ノードN2にはトランジスタP5
のしきい値電圧VTPの絶対値に比例する一定の基準電圧V
refが現われる。
ジスタP1〜P3からなる経路に流れる電流が小さくなる。
これにより、ノードN1の電位が低くなり、トランジスタ
P4の抵抗値が小さくなり、電流を流しやすくなる。この
トランジスタP4のゲート電位を外部電源電圧Voccの変動
に応じて調整することにより、ノードN2へは常に一定の
電流が流れることになり、ノードN2にはトランジスタP5
のしきい値電圧VTPの絶対値に比例する一定の基準電圧V
refが現われる。
差動増幅器111は、外部電源電圧VoccとノードN3との
間に設けられかつそのゲートにクロック信号φｃを受け
るｐチャネルMOSトランジスタP10と、外部電源電圧Vocc
とノードN3との間に設けられかつそのゲートが接地電位
Vssに接続されるｐチャネルMOSトランジスタP11と、ノ
ードN3とノードN4との間に設けられ、そのゲートに基準
電圧Vrefを受けるｐチャネルMOSトランジスタP12と、ノ
ードN3とN5との間に設けられ、そのゲートに内部電源電
圧Viccを受けるｐチャネルMOSトランジスタP13と、ノー
ドN4と接地電位Vssとの間に設けられ、そのゲートがノ
ードN5に接続されるｎチャネルMOSトランジスタNT1と、
ノードN5と接地電位Vssとの間に設けられ、かつそのゲ
ートがノードN5およびトランジスタNT1のゲートに接続
されるｎチャネルMOSトランジスタNT2とを含む。
間に設けられかつそのゲートにクロック信号φｃを受け
るｐチャネルMOSトランジスタP10と、外部電源電圧Vocc
とノードN3との間に設けられかつそのゲートが接地電位
Vssに接続されるｐチャネルMOSトランジスタP11と、ノ
ードN3とノードN4との間に設けられ、そのゲートに基準
電圧Vrefを受けるｐチャネルMOSトランジスタP12と、ノ
ードN3とN5との間に設けられ、そのゲートに内部電源電
圧Viccを受けるｐチャネルMOSトランジスタP13と、ノー
ドN4と接地電位Vssとの間に設けられ、そのゲートがノ
ードN5に接続されるｎチャネルMOSトランジスタNT1と、
ノードN5と接地電位Vssとの間に設けられ、かつそのゲ
ートがノードN5およびトランジスタNT1のゲートに接続
されるｎチャネルMOSトランジスタNT2とを含む。
トランジスタP10は比較的大きな電流供給能力を有し
ており、一方、トランジスタP11は微小電流を流す小さ
な電流供給能力を有している。制御信号φｃは、この半
導体装置の機能回路101（第12図参照）が動作をする期
間中活性状態の“L"にされ、一方内部回路が動作しない
期間は不活性状態の“H"レベルにされる。これにより、
内部回路の動作中大きな電流供給能力を有するトランジ
スタP10を導通状態としてカレントミラー型増幅器（ト
ランジスタP12,P13,NT1,NT2から構成される回路段）の
応答特性を改善し、内部回路が動作しない場合にはトラ
ンジスタP11のみを導通状態として消費電流の低減を図
る。この内部回路の動作時／不動作時の切換えは、たと
えば機能回路101がメモリの場合、メモリサイクルが開
始されたか否かを示す信号に応答してこの制御信号φｃ
が発生される。
ており、一方、トランジスタP11は微小電流を流す小さ
な電流供給能力を有している。制御信号φｃは、この半
導体装置の機能回路101（第12図参照）が動作をする期
間中活性状態の“L"にされ、一方内部回路が動作しない
期間は不活性状態の“H"レベルにされる。これにより、
内部回路の動作中大きな電流供給能力を有するトランジ
スタP10を導通状態としてカレントミラー型増幅器（ト
ランジスタP12,P13,NT1,NT2から構成される回路段）の
応答特性を改善し、内部回路が動作しない場合にはトラ
ンジスタP11のみを導通状態として消費電流の低減を図
る。この内部回路の動作時／不動作時の切換えは、たと
えば機能回路101がメモリの場合、メモリサイクルが開
始されたか否かを示す信号に応答してこの制御信号φｃ
が発生される。
出力回路112は、外部電源電圧Voccと内部電圧出力線V
icc（信号線とその上に伝達される信号とを同一の符号
で示す）との間に設けられ、そのゲートに差動増幅器11
1のノードN4電位を調整信号φＸとして受けるｐチャネ
ルMOSトランジスタP15を含む。次に、この差動増幅器11
1および出力回路112の動作について説明する。
icc（信号線とその上に伝達される信号とを同一の符号
で示す）との間に設けられ、そのゲートに差動増幅器11
1のノードN4電位を調整信号φＸとして受けるｐチャネ
ルMOSトランジスタP15を含む。次に、この差動増幅器11
1および出力回路112の動作について説明する。
今、内部電源電圧Viccが基準電圧Vrefよりも大きくな
った場合を考える。
った場合を考える。
この場合、トランジスタP12を介して流れる電流が、
トランジスタP13を介して流れる電流よりも大きくな
る。ノードN5はトランジスタNT1,NT2のゲートに接続さ
れており、トランジスタNT1,NT2はカレントミラー回路
を構成している。ノードN5の電位はトランジスタP13を
流れる電流値に対応したものとなり、トランジスタP13
を流れる電流が大きければ高くなり、一方、小さければ
低くなる。これにより、トランジスタNT1,NT2を流れる
電流値は同一となるため、トランジスタNT1は、トラン
ジスタP12を流れる大きな電流を十分に流すことができ
ず、ノードN4の電位が上昇する。このノードN4の電位す
なわち調整信号φＸの上昇に応答してトランジスタT15
が浅いオン状態またはオフ状態となる。これにより、外
部電源電圧Voccから内部電源電圧供給線Viccへの電流供
給が停止または低減され、内部電源電圧Viccが低下す
る。
トランジスタP13を介して流れる電流よりも大きくな
る。ノードN5はトランジスタNT1,NT2のゲートに接続さ
れており、トランジスタNT1,NT2はカレントミラー回路
を構成している。ノードN5の電位はトランジスタP13を
流れる電流値に対応したものとなり、トランジスタP13
を流れる電流が大きければ高くなり、一方、小さければ
低くなる。これにより、トランジスタNT1,NT2を流れる
電流値は同一となるため、トランジスタNT1は、トラン
ジスタP12を流れる大きな電流を十分に流すことができ
ず、ノードN4の電位が上昇する。このノードN4の電位す
なわち調整信号φＸの上昇に応答してトランジスタT15
が浅いオン状態またはオフ状態となる。これにより、外
部電源電圧Voccから内部電源電圧供給線Viccへの電流供
給が停止または低減され、内部電源電圧Viccが低下す
る。
一方、内部電源電圧Viccが基準電圧Vrefよりも小さい
場合、上述の場合と逆に、調整信号φＸが低下し、トラ
ンジスタP15が導通状態または深い導通状態となり、外
部電源電圧Voccから十分な電流を内部電源電圧供給線Vi
ccへ供給し、これにより内部電源電圧Viccを上昇させ
る。
場合、上述の場合と逆に、調整信号φＸが低下し、トラ
ンジスタP15が導通状態または深い導通状態となり、外
部電源電圧Voccから十分な電流を内部電源電圧供給線Vi
ccへ供給し、これにより内部電源電圧Viccを上昇させ
る。
上述のように、出力回路112の出力レベルを差動増幅
器111へフィードバックすることにより、内部電源電圧V
iccを一定電圧にすることが図られている。この場合、
差動増幅器111のフィードバック経路における遅延が大
きければ、出力回路112の出力レベルすなわち内部電源
電圧Viccは発振状態となり、その電位レベルにリップル
成分が重畳されることになる。しかしながら、このよう
な出力回路の出力レベルの発振は、差動増幅器111にお
けるフィードバック遅延を十分小さくすることにより抑
制されている。
器111へフィードバックすることにより、内部電源電圧V
iccを一定電圧にすることが図られている。この場合、
差動増幅器111のフィードバック経路における遅延が大
きければ、出力回路112の出力レベルすなわち内部電源
電圧Viccは発振状態となり、その電位レベルにリップル
成分が重畳されることになる。しかしながら、このよう
な出力回路の出力レベルの発振は、差動増幅器111にお
けるフィードバック遅延を十分小さくすることにより抑
制されている。
第15図はこの第14図に示す内部降圧回路が発生する内
部電源電圧Viccの外部電源電圧Vocc依存特性を示す図で
あり、上述の文献においてフルヤマ等が開示している。
この第15図において、縦軸は内部電源電圧Viccを示し、
横軸は外部電源電圧Voccを示している。第15図に見られ
るように、外部電源電圧Voccが約3.5V以上の領域におい
ては、電圧変換された内部電源電圧Viccは基準電圧Vref
として制定された3.5V程度の一定値に保たれている。ま
た、外部電源電圧Voccが7Vの場合、内部電源電圧Viccは
約4Vの値になるのが見られる。
部電源電圧Viccの外部電源電圧Vocc依存特性を示す図で
あり、上述の文献においてフルヤマ等が開示している。
この第15図において、縦軸は内部電源電圧Viccを示し、
横軸は外部電源電圧Voccを示している。第15図に見られ
るように、外部電源電圧Voccが約3.5V以上の領域におい
ては、電圧変換された内部電源電圧Viccは基準電圧Vref
として制定された3.5V程度の一定値に保たれている。ま
た、外部電源電圧Voccが7Vの場合、内部電源電圧Viccは
約4Vの値になるのが見られる。
半導体装置がDRAMのような記憶装置の場合すなわち、
第12図の機能回路がメモリセルアレイを含む場合、一般
に第12図に示すように基板電圧発生回路104が設けられ
る。この基板電圧発生回路104は、半導体基板100がＰ型
基板の場合、所定の負電位を基板100に印加する。Ｐ型
半導体基板にこのような一定の負のバイアス電圧を印加
するのは、信号線上の信号のアンダシュートによる基
板への電子注入の防止、ｎチャネルMOSトランジスタ
の基板効果の緩和によるしきい値電圧および動作特性の
安定化、基板とＮ型不純物層との間の接合容量に付随
する浮遊容量の低減によるMOSトランジスタの高速動作
化、素子分離絶縁膜部での反転層形成防止を通じての
寄生MOSトランジスタの発生防止、および電源電圧供
給線と基板との容量結合による基板電位の浮き上がり防
止などを目的とする。ここで、基板効果とは、半導体基
板電位に応じてその半導体基板表面に形成されるｎチャ
ネルMOSトランジスタのしきい値電圧およびドレイン電
流等が変化する現象を示す。
第12図の機能回路がメモリセルアレイを含む場合、一般
に第12図に示すように基板電圧発生回路104が設けられ
る。この基板電圧発生回路104は、半導体基板100がＰ型
基板の場合、所定の負電位を基板100に印加する。Ｐ型
半導体基板にこのような一定の負のバイアス電圧を印加
するのは、信号線上の信号のアンダシュートによる基
板への電子注入の防止、ｎチャネルMOSトランジスタ
の基板効果の緩和によるしきい値電圧および動作特性の
安定化、基板とＮ型不純物層との間の接合容量に付随
する浮遊容量の低減によるMOSトランジスタの高速動作
化、素子分離絶縁膜部での反転層形成防止を通じての
寄生MOSトランジスタの発生防止、および電源電圧供
給線と基板との容量結合による基板電位の浮き上がり防
止などを目的とする。ここで、基板効果とは、半導体基
板電位に応じてその半導体基板表面に形成されるｎチャ
ネルMOSトランジスタのしきい値電圧およびドレイン電
流等が変化する現象を示す。
第16A図に一般に用いられている基板電圧発生回路の
具体的構成を示す。第16A図において、基板電圧発生回
路104は、一定の周波数の発振動作を行なうリング発振
器201と、リング発振器201からの発振信号に応答して半
導体基板へ電子を注入して基板を所定の負電位（半導体
基板がＰ型の場合）にバイアスするチャージポンプ回路
202とを含む。リング発振器201は、奇数段の縦続接続さ
れたインバータI1,I2,…,Imを含む。最終段のインバー
タImの出力部はまた初段のインバータI1の入力部に結合
される。このリング発振器201の発振周波数は主として
インバータの接続段数、各インバータI1〜Imの有する遅
延時間により決定される。
具体的構成を示す。第16A図において、基板電圧発生回
路104は、一定の周波数の発振動作を行なうリング発振
器201と、リング発振器201からの発振信号に応答して半
導体基板へ電子を注入して基板を所定の負電位（半導体
基板がＰ型の場合）にバイアスするチャージポンプ回路
202とを含む。リング発振器201は、奇数段の縦続接続さ
れたインバータI1,I2,…,Imを含む。最終段のインバー
タImの出力部はまた初段のインバータI1の入力部に結合
される。このリング発振器201の発振周波数は主として
インバータの接続段数、各インバータI1〜Imの有する遅
延時間により決定される。
チャージポンプ回路202は、リング発振器201からの出
力信号ｆを一方電極を受けるキャパシタC1と、そのゲー
トおよび一方電極（ドレイン）がキャパシタC1の他方電
極（ノードN20）に接続され、その他方導通端子が接地
電位Vssに接続されるｎチャネルMOSトランジスタNT11
と、その一方導通端子およびゲートが半導体基板へ結合
され、その他方導通端子がノードN20に接続されるｎチ
ャネルMOSトランジスタNT10とを含む。トランジスタNT1
0のゲートおよび一方導通端子の接続点が基板バイアス
電圧VBB出力部となる。次にこの基板電圧発生回路の動
作について説明する。
力信号ｆを一方電極を受けるキャパシタC1と、そのゲー
トおよび一方電極（ドレイン）がキャパシタC1の他方電
極（ノードN20）に接続され、その他方導通端子が接地
電位Vssに接続されるｎチャネルMOSトランジスタNT11
と、その一方導通端子およびゲートが半導体基板へ結合
され、その他方導通端子がノードN20に接続されるｎチ
ャネルMOSトランジスタNT10とを含む。トランジスタNT1
0のゲートおよび一方導通端子の接続点が基板バイアス
電圧VBB出力部となる。次にこの基板電圧発生回路の動
作について説明する。
今、MOSトランジスタNT10,NT11のしきい値電圧をVtn
とし、発振信号ｆの“H"レベルをVcc（動作電源電圧レ
ベル）、また“L"レベルをVssとする。発振信号ｆが
“H"に立上がると、キャパシタC1の容量結合により、こ
のキャパシタC1の容量と発振信号ｆの“H"レベルの積で
決定される電荷がノードN10へ注入され、ノードN10の電
位が上昇する。これにより、トランジスタNT10がオン状
態、トランジスタNT11がオン状態となる。このノードN2
0の上昇電位は、オン状態のトランジスタNT11により放
電され、１回目の電荷注入動作時にはノードN10の電位
はVss＋Vtnとなる。
とし、発振信号ｆの“H"レベルをVcc（動作電源電圧レ
ベル）、また“L"レベルをVssとする。発振信号ｆが
“H"に立上がると、キャパシタC1の容量結合により、こ
のキャパシタC1の容量と発振信号ｆの“H"レベルの積で
決定される電荷がノードN10へ注入され、ノードN10の電
位が上昇する。これにより、トランジスタNT10がオン状
態、トランジスタNT11がオン状態となる。このノードN2
0の上昇電位は、オン状態のトランジスタNT11により放
電され、１回目の電荷注入動作時にはノードN10の電位
はVss＋Vtnとなる。
次いで、発振信号ｆが“L"に立下がると、ノードN20
の電荷が、キャパシタC1の容量結合により引抜かれ、ノ
ードN20の電位が低下する。このとき、トランジスタNT1
0がオン状態、トランジスタNT11がオン状態となり、半
導体基板から電荷が引抜かれ、半導体基板の電位が少し
低下する。
の電荷が、キャパシタC1の容量結合により引抜かれ、ノ
ードN20の電位が低下する。このとき、トランジスタNT1
0がオン状態、トランジスタNT11がオン状態となり、半
導体基板から電荷が引抜かれ、半導体基板の電位が少し
低下する。
この上述の動作を繰返すことにより、半導体基板の電
位が徐々にその電荷引抜きすなわち電子の注入により低
下していき、最終的には、 ２・Vtn−Vcc の負電位に達する。
位が徐々にその電荷引抜きすなわち電子の注入により低
下していき、最終的には、 ２・Vtn−Vcc の負電位に達する。
通常このようなリング発振器201に含まれるインバー
タI1〜Imは、従来の構成においては、第16B図に示すよ
うに、CMOSトランジスタ（ｐチャネルMOSトランジスタP
QとｎチャネルMOSトランジスタNQとからなるインバー
タ）により構成されており、その動作電源電圧としては
外部電源電圧Voccが用いられていた。
タI1〜Imは、従来の構成においては、第16B図に示すよ
うに、CMOSトランジスタ（ｐチャネルMOSトランジスタP
QとｎチャネルMOSトランジスタNQとからなるインバー
タ）により構成されており、その動作電源電圧としては
外部電源電圧Voccが用いられていた。
［発明が解決しようとする課題］ 今、半導体装置をDRAMを一例として説明する。内部降
圧回路を有する半導体装置の動作電源電圧としては、外
部電源電圧Voccと内部電源電圧Viccと２種類を利用する
ことが可能である。したがって、基板電圧発生回路の動
作電源電圧としては、 外部から印加される外部電源電圧Vocc、 内部降圧回路により降圧された内部電源電圧Vicc を用いることができる。一方、DRAMへ動作電源電圧を供
給する方法としては以下の２種類が存在する。
圧回路を有する半導体装置の動作電源電圧としては、外
部電源電圧Voccと内部電源電圧Viccと２種類を利用する
ことが可能である。したがって、基板電圧発生回路の動
作電源電圧としては、 外部から印加される外部電源電圧Vocc、 内部降圧回路により降圧された内部電源電圧Vicc を用いることができる。一方、DRAMへ動作電源電圧を供
給する方法としては以下の２種類が存在する。
A:外部装置と信号の授受を行なう、データ入出力バッ
ファおよびアドレスバッファのような入出力部の回路の
みを外部電源電圧Voccで動作させ、それ以外の周辺回路
およびメモリアレイ部はすべて内部電源電圧Viccで動作
させる。これは、外部装置が5Vを動作電源電圧として動
作するMOSトランジスタを含んでおれば、入出力回路
が、5V〜0Vのスイングを有する信号を入出力する必要が
あるためであり、一方、内部回路（周辺回路およびメモ
リアレイ部両者を含む）では、内部電源電圧を用いるこ
とにより以下の理由により信頼性の向上および低消費電
力性に加え高速動作性を得ることができるからである。
ファおよびアドレスバッファのような入出力部の回路の
みを外部電源電圧Voccで動作させ、それ以外の周辺回路
およびメモリアレイ部はすべて内部電源電圧Viccで動作
させる。これは、外部装置が5Vを動作電源電圧として動
作するMOSトランジスタを含んでおれば、入出力回路
が、5V〜0Vのスイングを有する信号を入出力する必要が
あるためであり、一方、内部回路（周辺回路およびメモ
リアレイ部両者を含む）では、内部電源電圧を用いるこ
とにより以下の理由により信頼性の向上および低消費電
力性に加え高速動作性を得ることができるからである。
内部電源電圧Viccの変動量は、外部電源電圧Voccの変
動量に比べて小さい。また、半導体記憶装置において動
作タイミングに大きな余裕を持たせる必要がなくなる。
すなわち、トランジスタの駆動能力に比例する周辺回路
の動作速度は電源電圧、特にゲート電圧に大きく依存す
る。一方、メモリセルアレイ、センスアンプなどの回路
部分においては、大きな負荷容量を有するため、その動
作速度は負荷容量と抵抗のCR時定数で決定され、電圧依
存性は周辺回路ほど強くない。したがって、周辺回路の
動作電源電圧として内部電源電圧Viccを用いれば、この
周辺回路とメモリアレイ部の動作速度を一致させること
が可能となり、アクセス時間を短縮することが可能とな
る。
動量に比べて小さい。また、半導体記憶装置において動
作タイミングに大きな余裕を持たせる必要がなくなる。
すなわち、トランジスタの駆動能力に比例する周辺回路
の動作速度は電源電圧、特にゲート電圧に大きく依存す
る。一方、メモリセルアレイ、センスアンプなどの回路
部分においては、大きな負荷容量を有するため、その動
作速度は負荷容量と抵抗のCR時定数で決定され、電圧依
存性は周辺回路ほど強くない。したがって、周辺回路の
動作電源電圧として内部電源電圧Viccを用いれば、この
周辺回路とメモリアレイ部の動作速度を一致させること
が可能となり、アクセス時間を短縮することが可能とな
る。
B:メモリアレイ部のみ内部降圧された内部電源電圧Vi
ccで動作させ、それ以外の入出力部の回路および周辺回
路をすべて外部電源電圧Voccで動作させる。この構成は
従来から用いられている設計手法をできるだけ変更しな
いでDRAMを設計する手法である。メモリアレイ部におい
ては、電圧が最も高くなるワード線とその駆動回路など
により、メモリセルに信頼性の問題が生じることが多く
メモリアレイ部は内部電源電圧Viccで動作させる必要が
ある。
ccで動作させ、それ以外の入出力部の回路および周辺回
路をすべて外部電源電圧Voccで動作させる。この構成は
従来から用いられている設計手法をできるだけ変更しな
いでDRAMを設計する手法である。メモリアレイ部におい
ては、電圧が最も高くなるワード線とその駆動回路など
により、メモリセルに信頼性の問題が生じることが多く
メモリアレイ部は内部電源電圧Viccで動作させる必要が
ある。
以上の考察から、DRAMへの電源電圧供給方式と基板電
圧発生回路への電圧供給方式との組合わせとしては４通
り存在することになる。以下各電源電圧の組合わせにつ
いて議論する。
圧発生回路への電圧供給方式との組合わせとしては４通
り存在することになる。以下各電源電圧の組合わせにつ
いて議論する。
（ｉ） −Ａの場合、 第15図に示すように、内部電源電圧Viccは外部電源電
圧VoccがVrefよりも高くなってもほぼ一定の値に保持さ
れる。たとえば、外部電源電圧Voccが7Vと上昇しても、
周辺回路およびメモリアレイ部へ供給される内部電源電
圧Viccは約4Vである。このとき、基板電圧発生回路104
が発生するバイアス電圧は（２・Vth−Vocc）より、し
きい値電圧Vtnを1.0Vとすると、約−5Vとなり、基板バ
イアスが深くなる。
圧VoccがVrefよりも高くなってもほぼ一定の値に保持さ
れる。たとえば、外部電源電圧Voccが7Vと上昇しても、
周辺回路およびメモリアレイ部へ供給される内部電源電
圧Viccは約4Vである。このとき、基板電圧発生回路104
が発生するバイアス電圧は（２・Vth−Vocc）より、し
きい値電圧Vtnを1.0Vとすると、約−5Vとなり、基板バ
イアスが深くなる。
また、この外部電源電圧Voccが5Vであっても、基板バ
イアス電圧は約−3Vとなりこのメモリアレイ部へ供給さ
れる内部電源電圧Viccに比べてその基板バイアスがかな
り深くなる。
イアス電圧は約−3Vとなりこのメモリアレイ部へ供給さ
れる内部電源電圧Viccに比べてその基板バイアスがかな
り深くなる。
通常、電源電圧降圧を行なわない従来のDRAMの場合、
その基板バイアス電圧は動作電源電圧を5Vとした場合、
約−3V程度である（しきい値電圧Vth＝1.0V）。
その基板バイアス電圧は動作電源電圧を5Vとした場合、
約−3V程度である（しきい値電圧Vth＝1.0V）。
したがって、この組合わせの場合、そのメモリアレイ
部においては動作電源電圧に比べて基板バイアス電圧が
深くなるという問題が生じる。このように基板バイアス
が深くなりすぎると、一般に、MOSトランジスタのしき
い値の上昇、メモリセルに含まれるデータ記憶領域に形
成される空乏層が広くなり、α線により基板内に発生し
た電荷を収集する領域が多くなることになり、このα線
により発生された電子が記憶領域に格納される確率が高
くなり、半導体記憶装置のソフトエラーを増加させる。
部においては動作電源電圧に比べて基板バイアス電圧が
深くなるという問題が生じる。このように基板バイアス
が深くなりすぎると、一般に、MOSトランジスタのしき
い値の上昇、メモリセルに含まれるデータ記憶領域に形
成される空乏層が広くなり、α線により基板内に発生し
た電荷を収集する領域が多くなることになり、このα線
により発生された電子が記憶領域に格納される確率が高
くなり、半導体記憶装置のソフトエラーを増加させる。
また、基板電圧発生回路の動作電源電圧が上昇する
と、ここに含まれるインバータの動作速度が速くなり、
リング発振器201（第16A図参照）の発振周波数が増加
し、消費電流が増加する。また、チャージポンプ回路20
2（第16A図参照）が基板へ注入する電子の量は、このリ
ング発振器201の発振周波数とチャージポンプ回路202に
含まれる容量キャパシタの容量値とにより主として決定
されており、リング発振器の周波数が増加することによ
り、チャージポンプ回路から注入される電子が増加し、
この基板内の注入電子がインパクトイオン化現象などに
よりさらに基板内に電子を発生させ、メモリセルの記憶
データを破壊するという現象も生じやすくなる。
と、ここに含まれるインバータの動作速度が速くなり、
リング発振器201（第16A図参照）の発振周波数が増加
し、消費電流が増加する。また、チャージポンプ回路20
2（第16A図参照）が基板へ注入する電子の量は、このリ
ング発振器201の発振周波数とチャージポンプ回路202に
含まれる容量キャパシタの容量値とにより主として決定
されており、リング発振器の周波数が増加することによ
り、チャージポンプ回路から注入される電子が増加し、
この基板内の注入電子がインパクトイオン化現象などに
よりさらに基板内に電子を発生させ、メモリセルの記憶
データを破壊するという現象も生じやすくなる。
（ii） −Ｂの組合わせの場合、 この組合わせの場合においても基板電圧発生回路は外
部電源電圧Voccを動作電源電圧として動作しており、上
述の−Ａの組合わせの場合と同様の問題が生じ、記憶
装置の信頼性が損なわれるのみならず低消費電力性とい
う利点が損なわれる。
部電源電圧Voccを動作電源電圧として動作しており、上
述の−Ａの組合わせの場合と同様の問題が生じ、記憶
装置の信頼性が損なわれるのみならず低消費電力性とい
う利点が損なわれる。
（iii） −Ａの組合わせの場合、 外部電源電圧Voccが記憶装置へ与えられたとき、内部
降圧回路が安定状態となり、安定な内部電源電圧Viccを
供給するまでに或る程度の時間が必要とされる。これ
は、第13図および第14図に示す基準電圧発生回路110お
よび差動増幅器111がともに安定状態になり正常に動作
するまでに時間を要するためである。
降圧回路が安定状態となり、安定な内部電源電圧Viccを
供給するまでに或る程度の時間が必要とされる。これ
は、第13図および第14図に示す基準電圧発生回路110お
よび差動増幅器111がともに安定状態になり正常に動作
するまでに時間を要するためである。
この場合、基板電圧発生回路104は、内部電源電圧Vic
cを動作電源電圧として動作しているため、この半導体
基板が所定の負電位に到達しその負電位で安定するまで
に長時間を要する。また、この場合、CMOS構成のDRAMに
おいては、基板電位がその外部電源電圧投入時に、この
電源供給配線（外部電源電圧供給配線）と基板との間の
容量結合により基板電位が浮き上がりやすく（正の電位
に到達しやすくなる）ために、CMOSトランジスタにおい
て通常形成されている寄生サイリスタがこの基板電位の
浮上がりによる導通状態となり、電源電圧供給線から接
地線へ電流が流れ込むというラッチアップ現象が発生し
やすくなる。
cを動作電源電圧として動作しているため、この半導体
基板が所定の負電位に到達しその負電位で安定するまで
に長時間を要する。また、この場合、CMOS構成のDRAMに
おいては、基板電位がその外部電源電圧投入時に、この
電源供給配線（外部電源電圧供給配線）と基板との間の
容量結合により基板電位が浮き上がりやすく（正の電位
に到達しやすくなる）ために、CMOSトランジスタにおい
て通常形成されている寄生サイリスタがこの基板電位の
浮上がりによる導通状態となり、電源電圧供給線から接
地線へ電流が流れ込むというラッチアップ現象が発生し
やすくなる。
さらに、外部電源電圧Voccを動作電源電圧として動作
する入出力部の回路（出力トランジスタ等）は、この外
部電源電圧Voccが何らかの原因で上昇すると、その外部
電源電圧から基板へ大電流を流し、この大電流によるイ
ンパクトイオン化現象によりホールが半導体基板内へ注
入される。
する入出力部の回路（出力トランジスタ等）は、この外
部電源電圧Voccが何らかの原因で上昇すると、その外部
電源電圧から基板へ大電流を流し、この大電流によるイ
ンパクトイオン化現象によりホールが半導体基板内へ注
入される。
一方、基板電圧発生回路104は、内部電源電圧Viccを
動作電源電圧として動作するために、その基板バイアス
電位は外部電源電圧に比べて浅くされているため、この
ような外部電源電圧Voccが急に上昇した場合において
も、チャージポンプ回路202は内部電源電圧に応じた電
子を供給しているだけであるため、半導体基板電位が浮
き上がってくる。これにより、通常動作時においても、
半導体記憶装置におけるラッチアップ現象が発生しやす
くなるとともに、メモリアレイ部のみならず周辺回路に
含まれるMOSトランジスタのしきい値電圧が変動し、半
導体記憶装置の信頼性が損なわれる。
動作電源電圧として動作するために、その基板バイアス
電位は外部電源電圧に比べて浅くされているため、この
ような外部電源電圧Voccが急に上昇した場合において
も、チャージポンプ回路202は内部電源電圧に応じた電
子を供給しているだけであるため、半導体基板電位が浮
き上がってくる。これにより、通常動作時においても、
半導体記憶装置におけるラッチアップ現象が発生しやす
くなるとともに、メモリアレイ部のみならず周辺回路に
含まれるMOSトランジスタのしきい値電圧が変動し、半
導体記憶装置の信頼性が損なわれる。
（iv） −Ｂの組合わせの場合、 この場合においても、基板電圧発生回路は内部電源電
圧Viccを動作電源電圧として動作しているため、上記
−Ａの組合わせの場合と同様、半導体基板の電位が所定
のバイアス電位に安定するまでに長時間を要するととも
に、半導体基板電位が浮き上がる可能性が高くなり、半
導体記憶装置の信頼性が損なわれる。
圧Viccを動作電源電圧として動作しているため、上記
−Ａの組合わせの場合と同様、半導体基板の電位が所定
のバイアス電位に安定するまでに長時間を要するととも
に、半導体基板電位が浮き上がる可能性が高くなり、半
導体記憶装置の信頼性が損なわれる。
上述のような議論は、ソフトエラーを除いて、SRAMの
ような記憶装置に適用することも可能であり、また一般
に半導体基板が所定のバイアス電位にバイアスされる半
導体装置においても上述の議論は成立する。
ような記憶装置に適用することも可能であり、また一般
に半導体基板が所定のバイアス電位にバイアスされる半
導体装置においても上述の議論は成立する。
上述のように、内部降圧回路を内蔵する半導体装置に
おいては、従来の基板電圧発生回路を外部電源電圧Vocc
で動作させるかまたは内部電源電圧Viccで動作させるよ
うに構成したため、最適な基板バイアス電位を半導体基
板へ印加することができず、半導体装置の信頼性が損な
われるという問題があった。
おいては、従来の基板電圧発生回路を外部電源電圧Vocc
で動作させるかまたは内部電源電圧Viccで動作させるよ
うに構成したため、最適な基板バイアス電位を半導体基
板へ印加することができず、半導体装置の信頼性が損な
われるという問題があった。
電源投入時において、動作電源電圧が安定するまで基
板電圧発生回路を介して半導体基板を接地電位に短絡す
る構成は特開昭63−306594号公報に開示されている。
板電圧発生回路を介して半導体基板を接地電位に短絡す
る構成は特開昭63−306594号公報に開示されている。
また、内部降圧回路を備える半導体装置において、電
源投入時または装置の動作時において流れる過渡電流に
よるラッチアップ現象を防止するためな、過渡電流を生
じさせる原因となる回路部を内部電源電圧で動作させか
つ外部電源電圧で動作する基板電圧発生回路の動作開始
タイミングを、この内部電源電圧を動作電源として動作
する回路部分の動作開始時刻またはそれ以降に設定する
構成が特開昭62−36797号および特開昭60−253090号公
報に示されている。
源投入時または装置の動作時において流れる過渡電流に
よるラッチアップ現象を防止するためな、過渡電流を生
じさせる原因となる回路部を内部電源電圧で動作させか
つ外部電源電圧で動作する基板電圧発生回路の動作開始
タイミングを、この内部電源電圧を動作電源として動作
する回路部分の動作開始時刻またはそれ以降に設定する
構成が特開昭62−36797号および特開昭60−253090号公
報に示されている。
これらの先行技術すべて電源投入時等の過渡時におい
て、基板電位の浮き上がりによりラッチアップ現象を防
止するものであるが、これらの基板電圧発生回路はすべ
て外部電源電圧を動作電源電圧として用いている。
て、基板電位の浮き上がりによりラッチアップ現象を防
止するものであるが、これらの基板電圧発生回路はすべ
て外部電源電圧を動作電源電圧として用いている。
この発明の目的は、上述の従来の内部降圧回路を有す
る半導体装置のための改良された基板電圧発生回路を提
供することである。
る半導体装置のための改良された基板電圧発生回路を提
供することである。
この発明の他の目的は、複数種類の動作電源電圧を有
する半導体装置において、最適な基板バイアス電圧を安
定して半導体基板へ供給することのできる低消費電流の
基板電圧発生回路を提供することである。
する半導体装置において、最適な基板バイアス電圧を安
定して半導体基板へ供給することのできる低消費電流の
基板電圧発生回路を提供することである。
この発明のさらに他の目的は、複数の動作電源電圧を
有する半導体装置において、動作電源電圧に応じた最適
な基板バイアス電圧を基板領域へ安定に供給することの
できる低消費電流の基板電圧発生回路を提供することで
ある。
有する半導体装置において、動作電源電圧に応じた最適
な基板バイアス電圧を基板領域へ安定に供給することの
できる低消費電流の基板電圧発生回路を提供することで
ある。
この発明のさらに他の目的は、半導体装置への電源投
入時および通常動作時いずれにおいても最適な基板バイ
アス電圧を半導体基板へ安定に供給することのできる低
消費電流の基板電圧発生回路を提供することである。
入時および通常動作時いずれにおいても最適な基板バイ
アス電圧を半導体基板へ安定に供給することのできる低
消費電流の基板電圧発生回路を提供することである。
［課題を解決するための手段］ この発明に係る第１の基板電圧発生回路は、外部電源
電圧を動作電源電圧として動作し、半導体基板へ第１の
バイアス電圧を印加する第１の基板バイアス印加手段
と、内部降圧電源電圧を動作電源電圧として動作し、上
記半導体基板へ第２のバイアス電圧を印加する第２の基
板バイアス印加手段と、上記外部電源電圧の投入を検出
する手段と、電源電圧投入検出手段からの外部電源電圧
印加検出信号に応答して上記第１および第２の基板バイ
アス印加手段を選択的に活性化する手段を備える。第１
および第２のバイアス電圧はそれぞれ外部電源電圧およ
び内部降圧電源電圧に応じた電圧レベルである。
電圧を動作電源電圧として動作し、半導体基板へ第１の
バイアス電圧を印加する第１の基板バイアス印加手段
と、内部降圧電源電圧を動作電源電圧として動作し、上
記半導体基板へ第２のバイアス電圧を印加する第２の基
板バイアス印加手段と、上記外部電源電圧の投入を検出
する手段と、電源電圧投入検出手段からの外部電源電圧
印加検出信号に応答して上記第１および第２の基板バイ
アス印加手段を選択的に活性化する手段を備える。第１
および第２のバイアス電圧はそれぞれ外部電源電圧およ
び内部降圧電源電圧に応じた電圧レベルである。
この発明に従う第２の基板電圧発生回路は、外部電源
電圧を動作電源電圧として動作し、半導体基板へ第１の
バイアス電圧を印加する第１の基板バイアス印加手段
と、内部降圧電源電圧を動作電源電圧として動作し、上
記半導体基板へ第２のバイアス電圧を印加する第２の基
板バイアス印加手段と、上記半導体基板の電位を検出す
る手段と、この基板電位検出手段からの出力信号に応答
して上記第１および第２の基板バイアス印加手段を選択
的に活性化する手段を備える。第１および第２のバイア
ス電圧は外部電源電圧および内部電源電圧に応じた電圧
レベルを有する。
電圧を動作電源電圧として動作し、半導体基板へ第１の
バイアス電圧を印加する第１の基板バイアス印加手段
と、内部降圧電源電圧を動作電源電圧として動作し、上
記半導体基板へ第２のバイアス電圧を印加する第２の基
板バイアス印加手段と、上記半導体基板の電位を検出す
る手段と、この基板電位検出手段からの出力信号に応答
して上記第１および第２の基板バイアス印加手段を選択
的に活性化する手段を備える。第１および第２のバイア
ス電圧は外部電源電圧および内部電源電圧に応じた電圧
レベルを有する。
この発明に従う第３の基板電圧発生回路は、内部降圧
電源電圧を発生する手段とこの発生された内部電源電圧
に応答してこの内部降圧電源電圧発生手段の発生電圧レ
ベルを調整する調整信号を発生して上記内部降圧電源電
圧発生手段へ印加する調整手段とを含む内部降圧回路を
有する半導体装置において、第１の駆動能力を有し半導
体基板へ第１のバイアス電圧を印加する第１の基板バイ
アス印加手段と、第１の駆動能力よりも大きな駆動能力
を有し第２のバイアス電圧を発生して上記半導体基板へ
該発生した第２のバイアス電圧を印加する第２の基板バ
イアス印加手段と、上記調整信号に応答して上記第１お
よび第２の基板バイアス印加手段を選択的に活性化する
手段を備える。
電源電圧を発生する手段とこの発生された内部電源電圧
に応答してこの内部降圧電源電圧発生手段の発生電圧レ
ベルを調整する調整信号を発生して上記内部降圧電源電
圧発生手段へ印加する調整手段とを含む内部降圧回路を
有する半導体装置において、第１の駆動能力を有し半導
体基板へ第１のバイアス電圧を印加する第１の基板バイ
アス印加手段と、第１の駆動能力よりも大きな駆動能力
を有し第２のバイアス電圧を発生して上記半導体基板へ
該発生した第２のバイアス電圧を印加する第２の基板バ
イアス印加手段と、上記調整信号に応答して上記第１お
よび第２の基板バイアス印加手段を選択的に活性化する
手段を備える。
この発明に係る第４の基板電圧発生回路は、動作時半
導体基板へバイアス電圧を印加する基板バイアス印加手
段と、外部電源電圧の半導体装置への印加を検出する手
段と、この検出手段からの外部電源電圧印加検出信号に
応答して外部電源電圧および内部降圧電源電圧の一方の
動作電源電圧として基板バイアス印加手段へ供給する手
段を備える。この基板バイアス印加手段は動作電源電圧
のレベルに応じたバイアス電圧を発生する。
導体基板へバイアス電圧を印加する基板バイアス印加手
段と、外部電源電圧の半導体装置への印加を検出する手
段と、この検出手段からの外部電源電圧印加検出信号に
応答して外部電源電圧および内部降圧電源電圧の一方の
動作電源電圧として基板バイアス印加手段へ供給する手
段を備える。この基板バイアス印加手段は動作電源電圧
のレベルに応じたバイアス電圧を発生する。
この発明に係る第５の基板電圧発生回路は、外部から
印加される外部電源電圧が所定の電圧レベルよりも低い
ときに外部電源電圧と同じとなりかつこの外部電源電圧
が所定電圧よりも高いときには外部電源電圧と独立に一
定とされる内部電源電圧を生成する手段と、共通ノード
を介して半導体基板へ接続され、各々が動作時この共通
ノードを介して半導体基板へバイアス電圧を供給する互
いに並列に設けられる第１および第２の基板バイアス印
加手段とを備える。第１の基板バイアス印加手段は第１
のバイアス電圧レベルであり、第２の基板バイアス印加
手段の生成する第２のバイアス電圧レベルは、外部電源
電圧が所定電圧以下のときには第１のバイアス電圧レベ
ルと同じとなり、外部電源電圧が所定電圧レベルよりも
高くなると第１のバイアス電圧レベルとは異なる。
印加される外部電源電圧が所定の電圧レベルよりも低い
ときに外部電源電圧と同じとなりかつこの外部電源電圧
が所定電圧よりも高いときには外部電源電圧と独立に一
定とされる内部電源電圧を生成する手段と、共通ノード
を介して半導体基板へ接続され、各々が動作時この共通
ノードを介して半導体基板へバイアス電圧を供給する互
いに並列に設けられる第１および第２の基板バイアス印
加手段とを備える。第１の基板バイアス印加手段は第１
のバイアス電圧レベルであり、第２の基板バイアス印加
手段の生成する第２のバイアス電圧レベルは、外部電源
電圧が所定電圧以下のときには第１のバイアス電圧レベ
ルと同じとなり、外部電源電圧が所定電圧レベルよりも
高くなると第１のバイアス電圧レベルとは異なる。
［作用］ 第１の基板電圧発生回路においては、外部電源電圧の
状態に応じて第１および第２の基板バイアス印加手段を
選択的に動作させることにより、外部電源電圧投入時の
基板電位の浮き上がりを防止するのみならず、外部電源
電圧安定後も低消費電流で最適なバイアス電圧を半導体
基板へ供給する。
状態に応じて第１および第２の基板バイアス印加手段を
選択的に動作させることにより、外部電源電圧投入時の
基板電位の浮き上がりを防止するのみならず、外部電源
電圧安定後も低消費電流で最適なバイアス電圧を半導体
基板へ供給する。
第２の基板電圧発生回路においては、基板電位に応じ
て第１および第２の基板バイアス印加手段を選択的に動
作させることにより、低消費電流で安定に最適な基板バ
イアス電圧を半導体基板へ供給する。
て第１および第２の基板バイアス印加手段を選択的に動
作させることにより、低消費電流で安定に最適な基板バ
イアス電圧を半導体基板へ供給する。
第３の基板電圧発生回路においては、内部電源電圧レ
ベルに応じて第１および第２の基板バイアス印加手段を
選択的に動作させることにより、内部電源電圧変動の影
響を排除して装置の動作状態に応じた最適なバイアス電
圧を半導体基板へ供給する。
ベルに応じて第１および第２の基板バイアス印加手段を
選択的に動作させることにより、内部電源電圧変動の影
響を排除して装置の動作状態に応じた最適なバイアス電
圧を半導体基板へ供給する。
第４の基板電圧発生回路においては、外部電源電圧の
印加検出時には、基板バイアス印加手段の動作電源電圧
を外部電源電圧および内部電源電圧に選択的に切換えて
いるため、外部電源電圧投入時この基板バイアス印加手
段の動作電源電圧として外部電源電圧を選択することに
より、高速で半導体基板のバイアス電位を所定電圧レベ
ルにまで低下させることができる。
印加検出時には、基板バイアス印加手段の動作電源電圧
を外部電源電圧および内部電源電圧に選択的に切換えて
いるため、外部電源電圧投入時この基板バイアス印加手
段の動作電源電圧として外部電源電圧を選択することに
より、高速で半導体基板のバイアス電位を所定電圧レベ
ルにまで低下させることができる。
第５の基板電圧発生回路においては、外部電源電圧の
電圧レベルに応じて第１および第２の基板バイアス印加
回路が発生するバイアス電圧レベルの種類の数が異な
る。したがってこの外部電源電圧のレベルに合わせて基
板バイアス印加手段を選択的に駆動する構成を用いれ
ば、この外部電源電圧から生成される内部電源電圧のレ
ベルに応じて所定の基板バイアス印加電圧を半導体基板
へ供給することができる。
電圧レベルに応じて第１および第２の基板バイアス印加
回路が発生するバイアス電圧レベルの種類の数が異な
る。したがってこの外部電源電圧のレベルに合わせて基
板バイアス印加手段を選択的に駆動する構成を用いれ
ば、この外部電源電圧から生成される内部電源電圧のレ
ベルに応じて所定の基板バイアス印加電圧を半導体基板
へ供給することができる。
［発明の実施例］ 第１図はこの発明の一実施例である基板電圧発生回路
の構成を示す図である。第１図において、基板電圧発生
回路は、外部電源電圧Voccを動作電源電圧として動作す
る第１のリング発振器１と、外部電源電圧を降圧して得
られる内部電源電圧Viccを動作電源電圧として動作する
第２のリング発振器２と、第１のリング発振器１からの
発振信号f1に応答して半導体基板へ第１のバイアス電圧
を供給する第１のチャージポンプ回路３と、第２のリン
グ発振器２からの発振信号f2に応答して第２のバイアス
電圧を半導体基板へ印加する第２のチャージポンプ回路
４とを備える。
の構成を示す図である。第１図において、基板電圧発生
回路は、外部電源電圧Voccを動作電源電圧として動作す
る第１のリング発振器１と、外部電源電圧を降圧して得
られる内部電源電圧Viccを動作電源電圧として動作する
第２のリング発振器２と、第１のリング発振器１からの
発振信号f1に応答して半導体基板へ第１のバイアス電圧
を供給する第１のチャージポンプ回路３と、第２のリン
グ発振器２からの発振信号f2に応答して第２のバイアス
電圧を半導体基板へ印加する第２のチャージポンプ回路
４とを備える。
この第１および第２のチャージポンプ回路３および４
の出力は共通の端子を介して半導体基板へ結合されてい
るように示されているが、これはそれぞれ別の半導体領
域（たとえばＰ型半導体基板の場合P+型不純物領域）を
介して半導体基板へバイアス電圧を印加する構成であっ
てもよい。
の出力は共通の端子を介して半導体基板へ結合されてい
るように示されているが、これはそれぞれ別の半導体領
域（たとえばＰ型半導体基板の場合P+型不純物領域）を
介して半導体基板へバイアス電圧を印加する構成であっ
てもよい。
第１のリング発振器１は、ｍ（ｍは偶数）段の縦続接
続されたインバータINと、制御信号φ１に応答してこの
第１のリング発振器１の発振動作を制御するゲート回路
G1とを含む。ゲート回路G1は、インバータを構成するｐ
チャネルMOSトランジスタQ1およびｎチャネルMOSトラン
ジスタQ3と、制御信号φ１に応答してこのインバータ
（トランジスタQ1,Q3）の動作を制御するｐチャネルMOS
トランジスタQ2およびｎチャネルMOSトランジスタQ4を
含む。トランジスタQ1およびQ3はそのゲートに最終段の
インバータINの出力を浮ける。トランジスタQ2およびQ3
はそのゲートに制御信号φ１を浮ける。トランジスタQ1
およびQ2は外部電源電圧Voccと出力端子N30との間に互
いに並列に接続される。トランジスタQ3およびQ4は、出
力端子N30と接地電位Vssとの間に縦列に接続される。ノ
ードN30は、初段のインバータINの入力部にも接続され
る。
続されたインバータINと、制御信号φ１に応答してこの
第１のリング発振器１の発振動作を制御するゲート回路
G1とを含む。ゲート回路G1は、インバータを構成するｐ
チャネルMOSトランジスタQ1およびｎチャネルMOSトラン
ジスタQ3と、制御信号φ１に応答してこのインバータ
（トランジスタQ1,Q3）の動作を制御するｐチャネルMOS
トランジスタQ2およびｎチャネルMOSトランジスタQ4を
含む。トランジスタQ1およびQ3はそのゲートに最終段の
インバータINの出力を浮ける。トランジスタQ2およびQ3
はそのゲートに制御信号φ１を浮ける。トランジスタQ1
およびQ2は外部電源電圧Voccと出力端子N30との間に互
いに並列に接続される。トランジスタQ3およびQ4は、出
力端子N30と接地電位Vssとの間に縦列に接続される。ノ
ードN30は、初段のインバータINの入力部にも接続され
る。
第２のリング発振器２は、ｎ（ｎは偶数）段の縦続接
続されたインバータINと、相補制御信号▲▼に応答
してこの第２のリング発振器２の発振動作を制御するゲ
ート回路G2とを含む。ゲート回路G2は、インバータを構
成するｐチャネルMOSトランジスタQ5およびｎチャネルM
OSトランジスタQ7と、相補制御信号▲▼に応答して
このインバータ（トランジスタQ5およびQ7）の動作を制
御するｐチャネルMOSトランジスタQ6およびｎチャネルM
OSトランジスタQ8を含む。トランジスタQ5およびQ6は内
部電源電圧Viccと出力端子N31との間に互いに並列に接
続される。トランジスタQ7およびQ8は出力端子N31と接
地電位Vssとの間に縦列に接続される。端子N31はまた初
段のインバータINの入力部にも接続される。
続されたインバータINと、相補制御信号▲▼に応答
してこの第２のリング発振器２の発振動作を制御するゲ
ート回路G2とを含む。ゲート回路G2は、インバータを構
成するｐチャネルMOSトランジスタQ5およびｎチャネルM
OSトランジスタQ7と、相補制御信号▲▼に応答して
このインバータ（トランジスタQ5およびQ7）の動作を制
御するｐチャネルMOSトランジスタQ6およびｎチャネルM
OSトランジスタQ8を含む。トランジスタQ5およびQ6は内
部電源電圧Viccと出力端子N31との間に互いに並列に接
続される。トランジスタQ7およびQ8は出力端子N31と接
地電位Vssとの間に縦列に接続される。端子N31はまた初
段のインバータINの入力部にも接続される。
制御信号φ１は外部電源電圧Voccの半導体装置への投
入時に発生される信号である。
入時に発生される信号である。
チャージポンプ回路３および４は、従来と同様、チャ
ージポンプ用キャパシタC10,C20と電荷引抜用トランジ
スタTr1,Tr2,Tr3,Tr4をそれぞれ含む。
ージポンプ用キャパシタC10,C20と電荷引抜用トランジ
スタTr1,Tr2,Tr3,Tr4をそれぞれ含む。
第２図にこの制御信号φ1,▲▼の発生回路の構成
を示し、第３図にこの制御信号発生回路の動作波形図を
示す。
を示し、第３図にこの制御信号発生回路の動作波形図を
示す。
第２図において、制御信号発生回路は、外部電源電圧
VoccとノードN35との間に接続される抵抗R1と、ノードN
35と接地電位Vssとの間に接続されるキャパシタC25と、
ノードN35の信号電位に応答して制御信号φ１を発生す
るための３段の縦続接続されたインバータIN30,IN31お
よびIN32と、制御信号φ１に応答して相補制御信号▲
▼を発生するインバータIN33とを含む。インバータIN
30ないしIN33は、外部電源電圧Voccを動作電源電圧とし
て動作する。次に、第１図の基板電圧発生回路の動作説
明に先立ってこの制御信号発生回路の動作についてその
動作波形図である第３図を参照して説明する。
VoccとノードN35との間に接続される抵抗R1と、ノードN
35と接地電位Vssとの間に接続されるキャパシタC25と、
ノードN35の信号電位に応答して制御信号φ１を発生す
るための３段の縦続接続されたインバータIN30,IN31お
よびIN32と、制御信号φ１に応答して相補制御信号▲
▼を発生するインバータIN33とを含む。インバータIN
30ないしIN33は、外部電源電圧Voccを動作電源電圧とし
て動作する。次に、第１図の基板電圧発生回路の動作説
明に先立ってこの制御信号発生回路の動作についてその
動作波形図である第３図を参照して説明する。
時刻t1以前においては、外部電源電圧Voccはまだ半導
体装置へ印加されておらず、制御信号φ1,▲▼はと
もに“L"レベルにある。
体装置へ印加されておらず、制御信号φ1,▲▼はと
もに“L"レベルにある。
時刻t1において外部電源電圧Voccが投入されると、抵
抗R1を介してキャパシタC25が充電され、ノードN35の電
位が上昇する。このノードN35の電位上昇速度は、抵抗R
1の抵抗値のキャパシタC25の容量値によって決定される
（CR時定数）。
抗R1を介してキャパシタC25が充電され、ノードN35の電
位が上昇する。このノードN35の電位上昇速度は、抵抗R
1の抵抗値のキャパシタC25の容量値によって決定される
（CR時定数）。
ノードN35の電位が、インバータIN30の入力論理しき
い値電圧を越えるまでは、インバータIN30はノードN35
の信号電位を“L"と判定する。したがって、この期間に
おいては、インバータIN32からは“H"に立上がる制御信
号φ１が出力される。ここで、制御信号φ１の立上がり
時間が時刻t1より遅れているのは、インバータIN30〜IN
32の有する遅延時間と、外部電源電圧Voccの立上がり時
におけるインバータIN30〜IN32の出力部の不十分な充電
動作とに起因する。
い値電圧を越えるまでは、インバータIN30はノードN35
の信号電位を“L"と判定する。したがって、この期間に
おいては、インバータIN32からは“H"に立上がる制御信
号φ１が出力される。ここで、制御信号φ１の立上がり
時間が時刻t1より遅れているのは、インバータIN30〜IN
32の有する遅延時間と、外部電源電圧Voccの立上がり時
におけるインバータIN30〜IN32の出力部の不十分な充電
動作とに起因する。
インバータIN33は、この制御信号φ１を反転するの
で、“L"の相補制御信号▲▼を出力する。ここで、
相補制御信号▲▼は、外部電源電圧Vocc投入後、制
御信号φ１が“H"に立上がるまでは少し上昇するが、こ
の上昇レベルは外部電源電圧Voccが過渡時にありその出
力部充電能力は小さいため、極めて小さく無視し得る程
度であり、“L"レベルとみなすことができる。
で、“L"の相補制御信号▲▼を出力する。ここで、
相補制御信号▲▼は、外部電源電圧Vocc投入後、制
御信号φ１が“H"に立上がるまでは少し上昇するが、こ
の上昇レベルは外部電源電圧Voccが過渡時にありその出
力部充電能力は小さいため、極めて小さく無視し得る程
度であり、“L"レベルとみなすことができる。
時刻t2においてノードN35の充電電位がインバータIN3
0の入力論理しきい値を越えると、制御信号φ１は“L"
へ立下がり、一方、相補制御信号▲▼が“H"へ立上
がる。
0の入力論理しきい値を越えると、制御信号φ１は“L"
へ立下がり、一方、相補制御信号▲▼が“H"へ立上
がる。
この時刻t1と時刻t2との間の時刻t3において、内部電
源電圧Viccは上昇し始めており、時刻t2において所定の
電位レベルに達しており、安定状態となっている。
源電圧Viccは上昇し始めており、時刻t2において所定の
電位レベルに達しており、安定状態となっている。
したがって、制御信号φ１は外部電源電圧Voccが投入
されてから、内部電源電圧Viccが安定状態に達する時間
の間“H"となる。
されてから、内部電源電圧Viccが安定状態に達する時間
の間“H"となる。
ここで、第３図において内部電源電圧Viccが立上がる
時刻t3において制御信号φ１も立上がり始めるように示
されているが、この両者の立上がり開始タイミングは同
一にする必要はなく、この両者の立上がりタイミングの
関係は任意である。
時刻t3において制御信号φ１も立上がり始めるように示
されているが、この両者の立上がり開始タイミングは同
一にする必要はなく、この両者の立上がりタイミングの
関係は任意である。
また、制御信号φ１の“L"への立下がりタイミング
は、内部電源電圧Viccの安定状態への移行とほぼ同一の
タイミングに設定されているが、これは余裕を持たせ
て、時刻t2より後の任意のタイミングで制御信号φ１を
“L"へ立下がるように構成してもよい。
は、内部電源電圧Viccの安定状態への移行とほぼ同一の
タイミングに設定されているが、これは余裕を持たせ
て、時刻t2より後の任意のタイミングで制御信号φ１を
“L"へ立下がるように構成してもよい。
制御信号φ１が“H"となる期間は、抵抗Ｒとキャパシ
タC30のCR時定数およびインバータIN30〜IN32の遅延時
間を調整することにより適当な値に設定される。
タC30のCR時定数およびインバータIN30〜IN32の遅延時
間を調整することにより適当な値に設定される。
内部電源電圧Viccの立上がりタイミングが外部電源電
圧Vocc投入時刻よりも遅いのは、たとえば第13図および
第14図に示す内部降圧回路に付随する遅延時間によるも
のである。
圧Vocc投入時刻よりも遅いのは、たとえば第13図および
第14図に示す内部降圧回路に付随する遅延時間によるも
のである。
第１図を参照してこの発明の一実施例である基板電圧
発生回路の動作について説明する。
発生回路の動作について説明する。
上述のように外部電源電圧Vocc投入から少なくとも内
部電源電圧Viccが安定状態に達するまでの期間において
は、制御信号φ１は“H"、制御信号▲▼は“L"であ
るる。第１のリング発振器１においては、トランジスタ
Q2がオフ状態、トランジスタQ4がオン状態となり、ゲー
ト回路G1がインバータとして動作し、第１のリング発振
器１が発振動作を行ない、発振信号f1を出力する。この
発振信号f1に応答して第１のプリチャージ回路３がチャ
ージポンプ動作を行ない、基板電圧を高速で低下させ
る。これにより、基板バイアス電圧を高速で発生するこ
とができ、かつ外部電源電圧投入による過渡電流に起因
する、半導体基板の電位レベルの浮き上がりを抑制する
ことができ、ラッチアップ現象を効果的に抑制すること
ができる。
部電源電圧Viccが安定状態に達するまでの期間において
は、制御信号φ１は“H"、制御信号▲▼は“L"であ
るる。第１のリング発振器１においては、トランジスタ
Q2がオフ状態、トランジスタQ4がオン状態となり、ゲー
ト回路G1がインバータとして動作し、第１のリング発振
器１が発振動作を行ない、発振信号f1を出力する。この
発振信号f1に応答して第１のプリチャージ回路３がチャ
ージポンプ動作を行ない、基板電圧を高速で低下させ
る。これにより、基板バイアス電圧を高速で発生するこ
とができ、かつ外部電源電圧投入による過渡電流に起因
する、半導体基板の電位レベルの浮き上がりを抑制する
ことができ、ラッチアップ現象を効果的に抑制すること
ができる。
一方、第１のリング発振器２においては、相補制御信
号▲▼が“L"のため、トランジスタQ6がオン状態、
トランジスタQ8がオフ状態となる。これにより、ノード
N31の電位がトランジスタQ6を介して充電され“H"に立
上がる。このノードN31の電位はｎ段のインバータINを
介してトランジスタQ5のゲートにフィードバックされ、
トランジスタQ5もオン状態となる。この結果、ノードN3
1からの出力信号f2は、“H"固定となり、チャージポン
プ回路４はチャージポンプ動作を行なわない。これによ
り、内部電源電圧Viccが過渡状態にある期間において
は、第２のチャージポンプ回路４はチャージポンプ動作
を何ら実行しない。
号▲▼が“L"のため、トランジスタQ6がオン状態、
トランジスタQ8がオフ状態となる。これにより、ノード
N31の電位がトランジスタQ6を介して充電され“H"に立
上がる。このノードN31の電位はｎ段のインバータINを
介してトランジスタQ5のゲートにフィードバックされ、
トランジスタQ5もオン状態となる。この結果、ノードN3
1からの出力信号f2は、“H"固定となり、チャージポン
プ回路４はチャージポンプ動作を行なわない。これによ
り、内部電源電圧Viccが過渡状態にある期間において
は、第２のチャージポンプ回路４はチャージポンプ動作
を何ら実行しない。
外部電源電圧Viccが安定すると、制御信号φ１が
“L"、相補制御信号▲▼が“H"となり、第１のリン
グ発振器１からの信号f1は“H"固定、第２のリング発振
器２からの信号f2が発振信号となる。これにより、第１
のチャージポンプ回路３はチャージポンプ動作を停止
し、一方、第２のチャージポンプ回路４がチャージポン
プ動作を実行する。この内部電源電圧Vicc安定後、第２
のチャージポンプ回路４のみを動作させるのは以下の理
由による。
“L"、相補制御信号▲▼が“H"となり、第１のリン
グ発振器１からの信号f1は“H"固定、第２のリング発振
器２からの信号f2が発振信号となる。これにより、第１
のチャージポンプ回路３はチャージポンプ動作を停止
し、一方、第２のチャージポンプ回路４がチャージポン
プ動作を実行する。この内部電源電圧Vicc安定後、第２
のチャージポンプ回路４のみを動作させるのは以下の理
由による。
前述のごとく、チャージポンプ回路から半導体基板へ
与えられるバイアス電圧はそのリング発振器の動作電源
電圧に依存する。したがって、内部電源電圧Viccが安定
した後においても、外部電源電圧Voccを用いたリング発
振器１を介してチャージポンプ動作を行なった場合、内
部電源電圧Viccの動作電源電圧として動作する回路に対
してその基板バイアスが深くなりすぎてしまう。このよ
うに基板のバイアスが深くなりすぎると、MOSトランジ
スタのしきい値電圧の上昇、基板へのチャージポンプに
よる注入電子増加によるDRAMのソフトエラー発生率増大
などが生じる原因となる。したがって、この内部電源電
圧Viccで動作する回路部分に対してこの内部電源電圧Vi
ccの動作電源電圧とする基板電圧発生回路（リング発振
器２およびチャージポンプ回路４）のみを動作させるこ
とにより、上述のようなバイアスが深くなりすじること
を防止することができ、所望の基板バイアス電圧を半導
体基板へ印加することが可能となる。
与えられるバイアス電圧はそのリング発振器の動作電源
電圧に依存する。したがって、内部電源電圧Viccが安定
した後においても、外部電源電圧Voccを用いたリング発
振器１を介してチャージポンプ動作を行なった場合、内
部電源電圧Viccの動作電源電圧として動作する回路に対
してその基板バイアスが深くなりすぎてしまう。このよ
うに基板のバイアスが深くなりすぎると、MOSトランジ
スタのしきい値電圧の上昇、基板へのチャージポンプに
よる注入電子増加によるDRAMのソフトエラー発生率増大
などが生じる原因となる。したがって、この内部電源電
圧Viccで動作する回路部分に対してこの内部電源電圧Vi
ccの動作電源電圧とする基板電圧発生回路（リング発振
器２およびチャージポンプ回路４）のみを動作させるこ
とにより、上述のようなバイアスが深くなりすじること
を防止することができ、所望の基板バイアス電圧を半導
体基板へ印加することが可能となる。
ここで、第１の基板電圧発生回路（リング発振器１お
よびチャージポンプ回路３）と第２の基板電圧発生回路
（リング発振器２およびチャージポンプ回路４）の駆動
能力については特に言及していないが、これらが同一で
あっても異なっていてもよい。この基板電圧発生回路の
駆動能力は、リング発振器の発振周波数およびチャージ
ポンプ回路のキャパシタの容量値により主として決定さ
れる（用いられるトランジスタのパラメータが同じ場
合）。このリング発振器の発振周波数は、そこに含まれ
るインバータの接続段数を少なくするか、またはそのイ
ンバータの遅延時間を小さくすることにより増大する。
したがって、これらの駆動能力を決定するパラメータ
は、両基板電圧発生回路に対して同一であっても異なっ
ていてもよい。
よびチャージポンプ回路３）と第２の基板電圧発生回路
（リング発振器２およびチャージポンプ回路４）の駆動
能力については特に言及していないが、これらが同一で
あっても異なっていてもよい。この基板電圧発生回路の
駆動能力は、リング発振器の発振周波数およびチャージ
ポンプ回路のキャパシタの容量値により主として決定さ
れる（用いられるトランジスタのパラメータが同じ場
合）。このリング発振器の発振周波数は、そこに含まれ
るインバータの接続段数を少なくするか、またはそのイ
ンバータの遅延時間を小さくすることにより増大する。
したがって、これらの駆動能力を決定するパラメータ
は、両基板電圧発生回路に対して同一であっても異なっ
ていてもよい。
但し、内部電源電圧投入時の基板電位の浮き上がりを
防止するという観点からは、外部電源電圧に応答して動
作する第１の基板電圧発生回路の駆動能力を大きくする
のが好ましい。これにより、外部電源電圧投入時に急速
に基板電位を低下させることができ、ラッチアップ現象
等を効果的に抑制することができる。
防止するという観点からは、外部電源電圧に応答して動
作する第１の基板電圧発生回路の駆動能力を大きくする
のが好ましい。これにより、外部電源電圧投入時に急速
に基板電位を低下させることができ、ラッチアップ現象
等を効果的に抑制することができる。
第４図はこの発明の他の実施例である基板電圧発生回
路の構成を示す図である。第４図において、基板電圧発
生回路は、外部電源電圧VoccとノードN40との間に接続
され、相補制御信号▲▼に応答してオン状態となる
ｐチャネルMOSトランジスタQ10と、内部電源電圧Viccと
ノードN40との間に接続され、制御信号φ１に応答して
オン状態となるｐチャネルMOSトランジスタQ11と、トラ
ンジスタQ10およびQ11の一方から動作電源電圧Vccを供
給されて発振動作するリング発振器５と、リング発振器
５からの発振信号ｆに応答して基板バイアス電圧VBBを
発生するチャージポンプ回路６とを含む。リング発振器
５は奇数段の縦続接続されかつリング状に接続されたイ
ンバータINを含む。チャージポンプ回路６は、第１図に
示すチャージポンプ回路３および４と同一の構成を有し
ており、キャパシタC30とｎチャネルMOSトランジスタTr
5およびTr6を含む。トランジスタQ11およびQ11のゲート
へ印加される制御信号φ1,▲▼は、第２図に示す外
部電源電圧投入検出回路から発生される制御信号であ
る。次に動作について説明する。
路の構成を示す図である。第４図において、基板電圧発
生回路は、外部電源電圧VoccとノードN40との間に接続
され、相補制御信号▲▼に応答してオン状態となる
ｐチャネルMOSトランジスタQ10と、内部電源電圧Viccと
ノードN40との間に接続され、制御信号φ１に応答して
オン状態となるｐチャネルMOSトランジスタQ11と、トラ
ンジスタQ10およびQ11の一方から動作電源電圧Vccを供
給されて発振動作するリング発振器５と、リング発振器
５からの発振信号ｆに応答して基板バイアス電圧VBBを
発生するチャージポンプ回路６とを含む。リング発振器
５は奇数段の縦続接続されかつリング状に接続されたイ
ンバータINを含む。チャージポンプ回路６は、第１図に
示すチャージポンプ回路３および４と同一の構成を有し
ており、キャパシタC30とｎチャネルMOSトランジスタTr
5およびTr6を含む。トランジスタQ11およびQ11のゲート
へ印加される制御信号φ1,▲▼は、第２図に示す外
部電源電圧投入検出回路から発生される制御信号であ
る。次に動作について説明する。
外部電源電圧投入時においては、制御信号φ１が
“H",相補制御信号▲▼が“L"である。これにより
トランジスタQ10がオン状態、トランジスタQ11がオフ状
態となる。ノードN40へは外部電源電圧Voccがオン状態
のトランジスタQ10を介して伝達される。リング発振器
５は、このノードN40を介して伝達される外部電源電圧V
occを動作電源電圧Vccとして動作する。このリング発振
器５は、外部電源電圧投入後極めて速いタイミングで発
振動作を開始することになり、チャージポンプ回路６
は、このリング発振器５からの発振信号ｆに応答してチ
ャージポンプ動作を開始し、基板を所定のバイアス電圧
を印加する。
“H",相補制御信号▲▼が“L"である。これにより
トランジスタQ10がオン状態、トランジスタQ11がオフ状
態となる。ノードN40へは外部電源電圧Voccがオン状態
のトランジスタQ10を介して伝達される。リング発振器
５は、このノードN40を介して伝達される外部電源電圧V
occを動作電源電圧Vccとして動作する。このリング発振
器５は、外部電源電圧投入後極めて速いタイミングで発
振動作を開始することになり、チャージポンプ回路６
は、このリング発振器５からの発振信号ｆに応答してチ
ャージポンプ動作を開始し、基板を所定のバイアス電圧
を印加する。
外部電源電圧投入後所定期間が経過し内部電源電圧Vi
ccが安定すると、制御信号φ１が“L"、相補制御信号▲
▼が“H"となり、トランジスタQ11がオン状態、ト
ランジスタQ10がオフ状態となる。これにより、リング
発振器５は内部電源電圧Viccを動作電源電圧Vccとして
発振動作を実行する。この結果、チャージポンプ回路６
から半導体基板へ印加されるバイアス電圧はこの内部電
源電圧Viccに対応した値すなわち、−（Vicc−２・Vt
h）となる。
ccが安定すると、制御信号φ１が“L"、相補制御信号▲
▼が“H"となり、トランジスタQ11がオン状態、ト
ランジスタQ10がオフ状態となる。これにより、リング
発振器５は内部電源電圧Viccを動作電源電圧Vccとして
発振動作を実行する。この結果、チャージポンプ回路６
から半導体基板へ印加されるバイアス電圧はこの内部電
源電圧Viccに対応した値すなわち、−（Vicc−２・Vt
h）となる。
したがって、この第４図に示す構成においても、第１
図に示す基板電圧発生回路の構成も同様外部電源投入後
早いタイミングで基板バイアス電圧を発生させることが
可能となり基板電位の浮き上がり等を防止することがで
きる。
図に示す基板電圧発生回路の構成も同様外部電源投入後
早いタイミングで基板バイアス電圧を発生させることが
可能となり基板電位の浮き上がり等を防止することがで
きる。
上述の構成においては、外部電源電圧Voccの投入を検
出して制御信号φ1,▲▼を作製している。すなわ
ち、上述の基板電圧発生回路は、外部電源電圧投入時の
過渡時における基板電位浮き上がり防止を主として意図
している。しかしながら、内部電源電圧Viccが安定した
後の通常動作時においても、装置の動作状態により、基
板電位が所定のバイアス電位よりも浅くなったりまた深
くなったりする場合がある。
出して制御信号φ1,▲▼を作製している。すなわ
ち、上述の基板電圧発生回路は、外部電源電圧投入時の
過渡時における基板電位浮き上がり防止を主として意図
している。しかしながら、内部電源電圧Viccが安定した
後の通常動作時においても、装置の動作状態により、基
板電位が所定のバイアス電位よりも浅くなったりまた深
くなったりする場合がある。
内部降圧回路を内蔵する半導体装置においては、前述
の２種類の動作電源電圧印加方式ＡおよびＢが存在す
る。このいずれの電圧印加方式においても、内部電源電
圧Viccを動作電源電圧として動作する回路が存在する。
この外部電源電圧Voccを動作電源電圧として動作する回
路から半導体基板へ電流が流れ込み、インパクトイオン
化現象により半導体基板に正孔が発生し、半導体基板の
電位が所定のバイアス電位よりも浅くなる場合がある。
また、半導体装置がDRAMなどの記憶装置の場合、メモリ
動作が行なわれないスタンバイ状態においては、電流消
費はほとんどなく、内部電源電圧Viccの動作電源電圧と
する基板電圧発生回路を動作させていても基板電位が所
定のバイアス電位よりも深くなる場合がある。したがっ
て、基板電圧発生回路を基板電位に応じて選択的に動作
させるのが消費電流の観点からもまた半導体装置の信頼
性の観点からも好ましい。
の２種類の動作電源電圧印加方式ＡおよびＢが存在す
る。このいずれの電圧印加方式においても、内部電源電
圧Viccを動作電源電圧として動作する回路が存在する。
この外部電源電圧Voccを動作電源電圧として動作する回
路から半導体基板へ電流が流れ込み、インパクトイオン
化現象により半導体基板に正孔が発生し、半導体基板の
電位が所定のバイアス電位よりも浅くなる場合がある。
また、半導体装置がDRAMなどの記憶装置の場合、メモリ
動作が行なわれないスタンバイ状態においては、電流消
費はほとんどなく、内部電源電圧Viccの動作電源電圧と
する基板電圧発生回路を動作させていても基板電位が所
定のバイアス電位よりも深くなる場合がある。したがっ
て、基板電圧発生回路を基板電位に応じて選択的に動作
させるのが消費電流の観点からもまた半導体装置の信頼
性の観点からも好ましい。
第５図は半導体基板電位に応じて制御信号を発生する
回路の構成を示す図である。第５図において、この制御
信号発生回路は、基板電位検出回路７と、基板電位検出
回路７からの出力信号に応答して制御信号φ２を発生す
るインバータIND2とインバータIND2の出力信号に応答し
て相補制御信号▲▼を出力するインバータIND3とを
含む。
回路の構成を示す図である。第５図において、この制御
信号発生回路は、基板電位検出回路７と、基板電位検出
回路７からの出力信号に応答して制御信号φ２を発生す
るインバータIND2とインバータIND2の出力信号に応答し
て相補制御信号▲▼を出力するインバータIND3とを
含む。
基板電位検出回路７は、外部電源電圧VoccとノードN4
5との間に接続される抵抗R10と、ノードN45とノードN46
との間に接続され、かつそのゲートに接地電位Vssを受
けるｎチャネルMOSトランジスタTr10と、ノードN46と半
導体基板との間に接続されかつそのゲートと一方導通端
子（ドレイン）とが接続されるｎチャネルMOSトランジ
スタTr11と、ノードN45の電位を反転して出力するイン
バータIND1とを含む。インバータIND1〜IND3は、CMOS構
成を有しており、かつ外部電源電圧Viccを動作電源電圧
として動作する。次に、この制御信号発生回路の動作に
ついて説明する。
5との間に接続される抵抗R10と、ノードN45とノードN46
との間に接続され、かつそのゲートに接地電位Vssを受
けるｎチャネルMOSトランジスタTr10と、ノードN46と半
導体基板との間に接続されかつそのゲートと一方導通端
子（ドレイン）とが接続されるｎチャネルMOSトランジ
スタTr11と、ノードN45の電位を反転して出力するイン
バータIND1とを含む。インバータIND1〜IND3は、CMOS構
成を有しており、かつ外部電源電圧Viccを動作電源電圧
として動作する。次に、この制御信号発生回路の動作に
ついて説明する。
抵抗R10は大きな抵抗値を有し、基板へは無視し得る
程度の微小電流しか供給しないようにされる。ｎチャネ
ルMOSトランジスタTr11はダイオード接続されており、
ノードN46の電位Ｖ（N46）を、 Ｖ（N46）＝VBB＋Vtn（Tr11） に設定する。ここで、VBBは半導体基板電位を示し、Vtn
（Tr11）はトランジスタTr11のしきい値電圧を示す。
程度の微小電流しか供給しないようにされる。ｎチャネ
ルMOSトランジスタTr11はダイオード接続されており、
ノードN46の電位Ｖ（N46）を、 Ｖ（N46）＝VBB＋Vtn（Tr11） に設定する。ここで、VBBは半導体基板電位を示し、Vtn
（Tr11）はトランジスタTr11のしきい値電圧を示す。
トランジスタTr10は、そのゲート電圧VGとノードN46
の電位Ｖ（N46）との差が自身のしきい値電圧Vtn（Tr1
0）よりも大きくなるとオン状態となる。すなわち、 VG−Ｖ（N46）＞Vtn（Tr10） のときトランジスタTr10はオン状態となり、 VG−Ｖ（N46）＜Vtn（Tr10） のときトランジスタTr10はオフ状態となる。ノードN45
の電位は、トランジスタTr10がオン状態のとき“L"、オ
フ状態のとき“H"となる。言い換えると、基板電位VBB
が所定のバイアス値よりも深くなるとトランジスタTr10
がオン状態となり、浅くなるとトランジスタTr10はオフ
状態となる。インバータIND1は、このノードN45の電位
を２値化処理し、自身の入力論理しきい値よりもノード
N45の信号電位が高い場合には“L"の信号を、この入力
論理しきい値よりも低い場合には“H"の信号を出力す
る。したがって、基板電位検出回路７からは、基板電位
VBBが所定のバイアス値よりも深くなると“H"の信号
が、浅くなると“L"の信号が出力される。これに応答し
て、制御信号φ２は基板バイアスが深いときに“L"、浅
いときに“H"となる。逆に相補制御信号▲▼は、基
板バイアスが深いときに“H"、浅いときに“L"となる。
の電位Ｖ（N46）との差が自身のしきい値電圧Vtn（Tr1
0）よりも大きくなるとオン状態となる。すなわち、 VG−Ｖ（N46）＞Vtn（Tr10） のときトランジスタTr10はオン状態となり、 VG−Ｖ（N46）＜Vtn（Tr10） のときトランジスタTr10はオフ状態となる。ノードN45
の電位は、トランジスタTr10がオン状態のとき“L"、オ
フ状態のとき“H"となる。言い換えると、基板電位VBB
が所定のバイアス値よりも深くなるとトランジスタTr10
がオン状態となり、浅くなるとトランジスタTr10はオフ
状態となる。インバータIND1は、このノードN45の電位
を２値化処理し、自身の入力論理しきい値よりもノード
N45の信号電位が高い場合には“L"の信号を、この入力
論理しきい値よりも低い場合には“H"の信号を出力す
る。したがって、基板電位検出回路７からは、基板電位
VBBが所定のバイアス値よりも深くなると“H"の信号
が、浅くなると“L"の信号が出力される。これに応答し
て、制御信号φ２は基板バイアスが深いときに“L"、浅
いときに“H"となる。逆に相補制御信号▲▼は、基
板バイアスが深いときに“H"、浅いときに“L"となる。
この制御信号φ2,▲▼を第１図および第４図に示
す制御信号φ1,φ１の代わりに用いる。この場合、基板
バイアスが深くなれば、内部電源電圧Viccを動作電源電
圧とする基板電圧発生回路が動作し、基板バイアスを浅
くする。一方、基板バイアスが浅くなれば、外部電源電
圧Voccを動作電源電圧とする基板電圧発生回路が動作し
基板バイアスを深くする。
す制御信号φ1,φ１の代わりに用いる。この場合、基板
バイアスが深くなれば、内部電源電圧Viccを動作電源電
圧とする基板電圧発生回路が動作し、基板バイアスを浅
くする。一方、基板バイアスが浅くなれば、外部電源電
圧Voccを動作電源電圧とする基板電圧発生回路が動作し
基板バイアスを深くする。
この構成において外部電源電圧Voccを動作電源電圧と
して動作する基板電圧発生回路の駆動能力（電流供給能
力）が大きくされていれば、浅くなった基板バイアスを
高速で所定電位にまで低下させることができる。ここ
で、第４図に示す基板電圧発生回路の構成の場合、外部
動作電源電圧Voccを動作電源電圧として動作する場合の
方が、内部動作電源電圧Viccを動作電源電圧として動作
するよりも、リング発振器５の発振周波数が高くなるた
め、自動的にその駆動能力は外部電源電圧Voccを動作電
源電圧として動作する場合の方が大きくなる。
して動作する基板電圧発生回路の駆動能力（電流供給能
力）が大きくされていれば、浅くなった基板バイアスを
高速で所定電位にまで低下させることができる。ここ
で、第４図に示す基板電圧発生回路の構成の場合、外部
動作電源電圧Voccを動作電源電圧として動作する場合の
方が、内部動作電源電圧Viccを動作電源電圧として動作
するよりも、リング発振器５の発振周波数が高くなるた
め、自動的にその駆動能力は外部電源電圧Voccを動作電
源電圧として動作する場合の方が大きくなる。
外部電源電圧投入時においては、基板電位は所定のバ
イアス値に達していないため、この第５図に示す基板電
圧発生回路出力に応答して発生される制御信号φ2,▲
▼を基板電圧発生回路の切換制御信号として用いるこ
とができる。しかしこの場合、内部電源電圧Viccがまだ
安定状態となっていないときに内部動作電源電圧Viccを
動作電源電圧とする基板電圧発生回路が活性化され、基
板バイアスが不安定になることも考えられる。この場
合、電源投入時および通常動作時において安定に基板バ
イアスを印加するためには、制御信号φ１と制御信号φ
２との論理和をとって得られる制御信号をφ１の変わり
に用い、かつ相補制御信号▲▼，▲▼の論理積
をとって得られる信号を第１図および第４図に示す相補
制御信号▲▼の変わりに用いれば、確実に安定に基
板バイアスを供給することのできる基板電圧発生回路制
御方式を得ることができる。
イアス値に達していないため、この第５図に示す基板電
圧発生回路出力に応答して発生される制御信号φ2,▲
▼を基板電圧発生回路の切換制御信号として用いるこ
とができる。しかしこの場合、内部電源電圧Viccがまだ
安定状態となっていないときに内部動作電源電圧Viccを
動作電源電圧とする基板電圧発生回路が活性化され、基
板バイアスが不安定になることも考えられる。この場
合、電源投入時および通常動作時において安定に基板バ
イアスを印加するためには、制御信号φ１と制御信号φ
２との論理和をとって得られる制御信号をφ１の変わり
に用い、かつ相補制御信号▲▼，▲▼の論理積
をとって得られる信号を第１図および第４図に示す相補
制御信号▲▼の変わりに用いれば、確実に安定に基
板バイアスを供給することのできる基板電圧発生回路制
御方式を得ることができる。
またこの場合、このようなゲート回路を用いずに、外
部動作電源電圧で動作する基板電位の駆動能力を、その
所定のバイアス値に達するまでの時間が内部電源電圧Vi
ccが安定化するのに要する時間よりも長くなるようにそ
の駆動能力を設定しておいてもよい。
部動作電源電圧で動作する基板電位の駆動能力を、その
所定のバイアス値に達するまでの時間が内部電源電圧Vi
ccが安定化するのに要する時間よりも長くなるようにそ
の駆動能力を設定しておいてもよい。
さらに、通常動作時におけるスタンバイ状態時等にお
いて内部電源電圧Viccで基板電圧発生回路を動作させて
いる場合においても基板電位バイアスが深くなりすぎる
場合には、この外部電源電圧Voccおよび内部電源電圧Vi
ccで動作する基板電圧発生回路両者を発振停止状態と
し、かつ基板バイアスが浅くなってきたときに内部電源
電圧Viccで動作する基板電圧発生回路を動作させる構成
としてもよい。この内部電源電圧Viccで動作する基板電
圧発生回路の選択的動作は、通常動作時においては制御
信号φ１は既に“L"固定状態となっているため、基板電
位に応答して発生される制御信号φ2,▲▼により制
御信号φ１を不活性状態、活性状態とすればよい。この
回路構成は、制御信号φ１と制御信号φ２とのNORゲー
トを用いれば容易に実現することができる。
いて内部電源電圧Viccで基板電圧発生回路を動作させて
いる場合においても基板電位バイアスが深くなりすぎる
場合には、この外部電源電圧Voccおよび内部電源電圧Vi
ccで動作する基板電圧発生回路両者を発振停止状態と
し、かつ基板バイアスが浅くなってきたときに内部電源
電圧Viccで動作する基板電圧発生回路を動作させる構成
としてもよい。この内部電源電圧Viccで動作する基板電
圧発生回路の選択的動作は、通常動作時においては制御
信号φ１は既に“L"固定状態となっているため、基板電
位に応答して発生される制御信号φ2,▲▼により制
御信号φ１を不活性状態、活性状態とすればよい。この
回路構成は、制御信号φ１と制御信号φ２とのNORゲー
トを用いれば容易に実現することができる。
さらに、基板電圧発生回路に供給する内部電源電圧Vi
ccのレベルを基板電位VBBのレベルに対応させて変化さ
えることも可能である。すなわち、基板電位VBBがより
負となりそのバイアスが深くなった場合には内部電源電
圧Viccを低下させ、かつこのバイアスが浅くなった場合
には内部電源電圧Viccを上昇させることもできる。この
場合、第13図に示す基板電圧発生回路110の基準電圧Vre
fを基板電位VBBのレベルに対応する値に設定することも
できる。この構成は、たとえば外部電源電圧Voccと基板
電位VBBとの間に負荷抵抗と、複数個の縦列接続されたP
Nダイオードとを接続し、この抵抗とダイオードとの接
続点から基準電圧Vrefを得る構成とすることにより容易
に実現することができる。
ccのレベルを基板電位VBBのレベルに対応させて変化さ
えることも可能である。すなわち、基板電位VBBがより
負となりそのバイアスが深くなった場合には内部電源電
圧Viccを低下させ、かつこのバイアスが浅くなった場合
には内部電源電圧Viccを上昇させることもできる。この
場合、第13図に示す基板電圧発生回路110の基準電圧Vre
fを基板電位VBBのレベルに対応する値に設定することも
できる。この構成は、たとえば外部電源電圧Voccと基板
電位VBBとの間に負荷抵抗と、複数個の縦列接続されたP
Nダイオードとを接続し、この抵抗とダイオードとの接
続点から基準電圧Vrefを得る構成とすることにより容易
に実現することができる。
また、これに代えて、第14図に示す基板電圧発生回路
110においてトランジスタP5のドレインとゲート端子が
接続されるノード電位を基板電位VBBとすることにより
得ることができる。これにより、基板電位に合わせて内
部電源電圧Viccを調整し、これにより内部動作電源電圧
Viccで動作する基板電圧発生回路の電流供給能力（駆動
能力）を低下させることができ、基板電位を所定のバイ
アス値に復帰させることができる。
110においてトランジスタP5のドレインとゲート端子が
接続されるノード電位を基板電位VBBとすることにより
得ることができる。これにより、基板電位に合わせて内
部電源電圧Viccを調整し、これにより内部動作電源電圧
Viccで動作する基板電圧発生回路の電流供給能力（駆動
能力）を低下させることができ、基板電位を所定のバイ
アス値に復帰させることができる。
さらに上述の実施例をすべて組合わせた基板電圧発生
回路を実現することもできる。
回路を実現することもできる。
第６図はこの発明の他の実施例である基板電圧発生回
路の構成を示す図である。この第６図に示す基板電圧発
生回路は、基板電位検出回路７と電源投入検出回路８と
を含み、この両回路からの検出信号に応答して外部電源
電圧Voccおよび内部電源電圧Viccを動作電源電圧とする
基板電圧発生回路のうち一方を活性化するものである。
路の構成を示す図である。この第６図に示す基板電圧発
生回路は、基板電位検出回路７と電源投入検出回路８と
を含み、この両回路からの検出信号に応答して外部電源
電圧Voccおよび内部電源電圧Viccを動作電源電圧とする
基板電圧発生回路のうち一方を活性化するものである。
第６図を参照して、基板電圧発生回路は、外部電源電
圧Voccを動作電源電圧として動作する第１のリング発振
器１と、内部電源電圧Viccを動作電源電圧として動作す
る第２のリング発振器２と、第１のリング発振器１から
の発振信号f1に応答してチャージポンプ動作を行なって
第１のバイアス電圧を発生して半導体基板へ印加する第
１のチャージポンプ回路３と、第２のリング発振器２か
らの発振信号f2に応答してチャージポンプ動作を行なっ
て第２のバイアス電圧を発生して半導体基板へ印加する
第２のチャージポンプ回路４と、基板電位を検出する基
板電位検出回路７と、外部電源電圧の投入を検出する電
源投入検出回路８とを含む。これらの各回路の構成は第
１図、第４図および第５図に示すものと同様であり、対
応する回路には同一の参照番号を付す。
圧Voccを動作電源電圧として動作する第１のリング発振
器１と、内部電源電圧Viccを動作電源電圧として動作す
る第２のリング発振器２と、第１のリング発振器１から
の発振信号f1に応答してチャージポンプ動作を行なって
第１のバイアス電圧を発生して半導体基板へ印加する第
１のチャージポンプ回路３と、第２のリング発振器２か
らの発振信号f2に応答してチャージポンプ動作を行なっ
て第２のバイアス電圧を発生して半導体基板へ印加する
第２のチャージポンプ回路４と、基板電位を検出する基
板電位検出回路７と、外部電源電圧の投入を検出する電
源投入検出回路８とを含む。これらの各回路の構成は第
１図、第４図および第５図に示すものと同様であり、対
応する回路には同一の参照番号を付す。
ここで、第６図に示す基板電位検出回路８は１段のイ
ンバータのみを有しているが、これは第２図に示す回路
の３段のインバータIN30〜IN32と等価である。
ンバータのみを有しているが、これは第２図に示す回路
の３段のインバータIN30〜IN32と等価である。
基板電圧発生回路はさらに、この基板電圧検出回路出
力を受けるインバータIND2と、電源投入検出回路８から
の検出信号φ１とインバータIND2出力とを受けるゲート
回路G5と、ゲート回路G5出力を受けるインバータIV1
と、電源投入検出回路８からの検出信号φ１を受けるイ
ンバータIV2と、インバータIV2出力とインバータIND2出
力とを受けるゲート回路G6と、ゲート回路G6出力を受け
るインバータIV3とを含む。インバータIND2は基板電圧
検出回路７からの検出信号を反転し、制御信号φ２を導
出する。ゲート回路G5は、検出信号φ１に応答して活性
化されてインバータとして機能し、制御信号φ２を反転
して出力する。インバータIV1は、ゲート回路G5出力を
反転して第１のリング発振器１の発振動作を制御する制
御信号φ３を発生する。この制御信号φ３により第１の
基板電圧発生回路（第１のリング発振器１および第１の
チャージポンプ回路３から構成される）を活性／不活性
を制御する。
力を受けるインバータIND2と、電源投入検出回路８から
の検出信号φ１とインバータIND2出力とを受けるゲート
回路G5と、ゲート回路G5出力を受けるインバータIV1
と、電源投入検出回路８からの検出信号φ１を受けるイ
ンバータIV2と、インバータIV2出力とインバータIND2出
力とを受けるゲート回路G6と、ゲート回路G6出力を受け
るインバータIV3とを含む。インバータIND2は基板電圧
検出回路７からの検出信号を反転し、制御信号φ２を導
出する。ゲート回路G5は、検出信号φ１に応答して活性
化されてインバータとして機能し、制御信号φ２を反転
して出力する。インバータIV1は、ゲート回路G5出力を
反転して第１のリング発振器１の発振動作を制御する制
御信号φ３を発生する。この制御信号φ３により第１の
基板電圧発生回路（第１のリング発振器１および第１の
チャージポンプ回路３から構成される）を活性／不活性
を制御する。
インバータIV2は、検出信号φ１を反転して出力す
る。ゲート回路G6は、制御信号φ２に応答して活性化さ
れてインバータとして機能し、インバータIV2出力を反
転する。インバータIV3は、ゲート回路G6出力を反転し
て第２のリング発振器２の発振動作を制御する制御信号
φ４を導出する。この制御信号φ４により第２の基板電
圧発生回路（第２のリング発振器２および第２のチャー
ジポンプ回路４から構成される）の活性／不活性が制御
される。次に動作について説明する。
る。ゲート回路G6は、制御信号φ２に応答して活性化さ
れてインバータとして機能し、インバータIV2出力を反
転する。インバータIV3は、ゲート回路G6出力を反転し
て第２のリング発振器２の発振動作を制御する制御信号
φ４を導出する。この制御信号φ４により第２の基板電
圧発生回路（第２のリング発振器２および第２のチャー
ジポンプ回路４から構成される）の活性／不活性が制御
される。次に動作について説明する。
（ｉ） 制御信号φ１が“H"であり、制御信号φ２が
“H"の場合、 この状態は外部電源電圧Voccが投入された直後であ
り、まだ内部電源電圧Viccが安定しておらずかつ基板電
位VBBが所定のバイアス値よりも浅い状態である。この
とき、ゲート回路G5はインバータとして機能し“L"の信
号を出力する。インバータIV1からの制御信号φ３は
“H"となり、第１のリング発振器１が発振動作を実行す
る。第１のチャージポンプ回路３はこの発振信号f1に応
答してチャージポンプ動作を行ない、基板電位VBBを低
下させる。
“H"の場合、 この状態は外部電源電圧Voccが投入された直後であ
り、まだ内部電源電圧Viccが安定しておらずかつ基板電
位VBBが所定のバイアス値よりも浅い状態である。この
とき、ゲート回路G5はインバータとして機能し“L"の信
号を出力する。インバータIV1からの制御信号φ３は
“H"となり、第１のリング発振器１が発振動作を実行す
る。第１のチャージポンプ回路３はこの発振信号f1に応
答してチャージポンプ動作を行ない、基板電位VBBを低
下させる。
一方、ゲート回路G6はインバータとして機能し、“H"
の信号を出力する。インバータIV3からの制御信号φ４
は“L"となり、第２のリング発振器２は発振動作が禁止
され、“H"固定の信号φ２を出力する。したがって、第
２のチャージポンプ回路４はチャージポンプ動作を禁止
される。
の信号を出力する。インバータIV3からの制御信号φ４
は“L"となり、第２のリング発振器２は発振動作が禁止
され、“H"固定の信号φ２を出力する。したがって、第
２のチャージポンプ回路４はチャージポンプ動作を禁止
される。
（ii） 制御信号φ１が“H"、制御信号φ２が“L"の場
合、 この状態は、外部電源電圧Voccが投入され、まだ内部
動作電源電圧Viccが安定しておらずかつ基板電位VBBが
所定のバイアスよりも深くなった状態である。
合、 この状態は、外部電源電圧Voccが投入され、まだ内部
動作電源電圧Viccが安定しておらずかつ基板電位VBBが
所定のバイアスよりも深くなった状態である。
この場合、ゲート回路G5はインバータとして機能し
“H"の信号を出力する。インバータIV1からの制御信号
φ３は“L"となり、第１のリング発振器１は発振動作を
停止し、“H"固定の信号f1を発生する。これにより第１
のチャージポンプ回路４はそのチャージポンプ動作が禁
止される。
“H"の信号を出力する。インバータIV1からの制御信号
φ３は“L"となり、第１のリング発振器１は発振動作を
停止し、“H"固定の信号f1を発生する。これにより第１
のチャージポンプ回路４はそのチャージポンプ動作が禁
止される。
一方、ゲート回路G6はインバータIV2の出力にかかわ
らず“H"の信号を出力する。インバータIV3からの制御
信号φ４は“L"となる。これにより、第２のリング発振
器２からの信号f2は“H"となり、第２のチャージポンプ
回路４はチャージポンプ動作が禁止される。
らず“H"の信号を出力する。インバータIV3からの制御
信号φ４は“L"となる。これにより、第２のリング発振
器２からの信号f2は“H"となり、第２のチャージポンプ
回路４はチャージポンプ動作が禁止される。
（iii） 制御信号φ１が“L"、制御信号φ２が“H"の
場合、 この状態は、内部電源電圧Viccが安定状態にありかつ
基板電位VBBが所定のバイアス値よりも浅い状態であ
る。
場合、 この状態は、内部電源電圧Viccが安定状態にありかつ
基板電位VBBが所定のバイアス値よりも浅い状態であ
る。
ゲート回路G5の出力はインバータIND2の出力レベルに
かかわらず“H"となり、制御信号φ３は“L"となる。こ
れにより、第１のリング発振器１からの信号f1は“H"固
定となり、第１のチャージポンプ回路１はそのチャージ
ポンプ動作が禁止される。
かかわらず“H"となり、制御信号φ３は“L"となる。こ
れにより、第１のリング発振器１からの信号f1は“H"固
定となり、第１のチャージポンプ回路１はそのチャージ
ポンプ動作が禁止される。
ゲート回路G6は、インバータとして機能し、“L"の制
御信号f1に応答して“L"の信号を出力する。インバータ
IV3は“H"の制御信号φ４を出力する。これにより第２
のリング発振器２が発振し、発振信号f2を出力する。第
２のチャージポンプ回路４はこの発振信号f2に応答して
チャージポンプ動作を実行し基板電位VBBを低下させ
る。
御信号f1に応答して“L"の信号を出力する。インバータ
IV3は“H"の制御信号φ４を出力する。これにより第２
のリング発振器２が発振し、発振信号f2を出力する。第
２のチャージポンプ回路４はこの発振信号f2に応答して
チャージポンプ動作を実行し基板電位VBBを低下させ
る。
（iv） 制御信号φ１が“L"、制御信号φ２が“L"の場
合、 この状態は、内部電源電圧Viccが安定状態にありかつ
基板電位VBBが所定のバイアス値よりも深い状態であ
る。
合、 この状態は、内部電源電圧Viccが安定状態にありかつ
基板電位VBBが所定のバイアス値よりも深い状態であ
る。
ゲート回路G5は“L"の制御信号φ１に応答して“H"の
信号を出力する。インバータIV1は、したがって“L"の
制御信号φ３を出力する。第１のリング発振器１は、こ
の“L"の制御信号φ３に応答してその発振動作が禁止さ
れ“H"固定の信号f1を出力する。第１のチャージポンプ
回路３はこの“H"固定の信号f1によりそのチャージポン
プ動作が禁止される。
信号を出力する。インバータIV1は、したがって“L"の
制御信号φ３を出力する。第１のリング発振器１は、こ
の“L"の制御信号φ３に応答してその発振動作が禁止さ
れ“H"固定の信号f1を出力する。第１のチャージポンプ
回路３はこの“H"固定の信号f1によりそのチャージポン
プ動作が禁止される。
ゲート回路G6は、この“L"の制御信号φ２に応答して
“Ｈの信号を出力する。インバータIV3は“L"の制御信
号φ４を出力する。第２のリング発振器２はこの“L"の
制御信号φ４に応答してその発振動作が禁止され“H"の
信号f2を出力する。第２のチャージポンプ回路４はこの
“H"固定の信号f2に応答してチャージポンプ動作が禁止
される。
“Ｈの信号を出力する。インバータIV3は“L"の制御信
号φ４を出力する。第２のリング発振器２はこの“L"の
制御信号φ４に応答してその発振動作が禁止され“H"の
信号f2を出力する。第２のチャージポンプ回路４はこの
“H"固定の信号f2に応答してチャージポンプ動作が禁止
される。
第７図はこの発明のさらに他の実施例である基板電圧
発生回路の構成を示す図である。第７図においてリング
発振器300は、偶数個の縦続接続されたインバータIN
と、最終段のインバータINからの出力を調整信号φＸと
ともに受けるゲート回路G10とを含む。ゲート回路G10の
出力はまた初段のインバータINの入力部に結合される。
チャージポンプ回路310は、ゲート回路G10出力に応答し
てチャージポンプ動作を行なう。調整信号φＸは、第13
図および第14図に示されるフィードバック信号と同様の
ものである。
発生回路の構成を示す図である。第７図においてリング
発振器300は、偶数個の縦続接続されたインバータIN
と、最終段のインバータINからの出力を調整信号φＸと
ともに受けるゲート回路G10とを含む。ゲート回路G10の
出力はまた初段のインバータINの入力部に結合される。
チャージポンプ回路310は、ゲート回路G10出力に応答し
てチャージポンプ動作を行なう。調整信号φＸは、第13
図および第14図に示されるフィードバック信号と同様の
ものである。
第14図から見られるように、調整信号φＸが“L"のと
き、トランジスタP15を介して外部電源電圧Voccから内
部電源電圧供給線Viccへ電流が供給され、内部電源電圧
Viccの低下を防止している。この状態は半導体装置の内
部回路が動作状態にあり、内部電源電圧Viccから電流を
消費している状態を示している。この状態は、基板電位
VBBが浅くなりやすいため（基板電流等に起因する）、
この期間基板電圧発生回路の駆動能力を大きくし、それ
以外はこの基板電圧発生回路の駆動能力を小さくすれば
消費電力低減を図ることができる。
き、トランジスタP15を介して外部電源電圧Voccから内
部電源電圧供給線Viccへ電流が供給され、内部電源電圧
Viccの低下を防止している。この状態は半導体装置の内
部回路が動作状態にあり、内部電源電圧Viccから電流を
消費している状態を示している。この状態は、基板電位
VBBが浅くなりやすいため（基板電流等に起因する）、
この期間基板電圧発生回路の駆動能力を大きくし、それ
以外はこの基板電圧発生回路の駆動能力を小さくすれば
消費電力低減を図ることができる。
第７図において、ゲート回路G10は、調整信号φＸが
“L"の場合インバータとして機能し、リング発振器300
は発振信号ｆを出力する。調整信号φＸが“H"の場合、
ゲート回路G10の出力は“L"固定となる。これにより、
調整信号φＸが“H"のとき、チャージポンプ回路310は
チャージポンプ動作が禁止され、調整信号φＸが“L"の
ときチャージポンプ動作を実行する。
“L"の場合インバータとして機能し、リング発振器300
は発振信号ｆを出力する。調整信号φＸが“H"の場合、
ゲート回路G10の出力は“L"固定となる。これにより、
調整信号φＸが“H"のとき、チャージポンプ回路310は
チャージポンプ動作が禁止され、調整信号φＸが“L"の
ときチャージポンプ動作を実行する。
この第７図に示す構成において、調整信号φＸは外部
電源電圧投入御内部電源電圧Viccが安定化するまでは
“L"であるため、このリング発振器300に含まれるイン
バータINが外部電源電圧Voccを動作電源電圧として動作
しておれば、電源投入時における基板電圧の浮き上がり
をも防止することができる。
電源電圧投入御内部電源電圧Viccが安定化するまでは
“L"であるため、このリング発振器300に含まれるイン
バータINが外部電源電圧Voccを動作電源電圧として動作
しておれば、電源投入時における基板電圧の浮き上がり
をも防止することができる。
第８図はこの発明のさらに他の実施例である基板電圧
発生回路の構成を示す図である。この第８図に示す基板
電圧発生回路は、駆動能力の大きい第１の基板電圧発生
回路50と、駆動能力の小さい第２の基板電圧発生回路50
を含む。第１の基板電圧発生回路50は、リング発振器50
0と、リング発振器500出力に応答してチャージポンプ動
作を実行するチャージポンプ回路510とを含む。リング
発振器500は、偶数段の縦続接続されたインバータIN
と、最終段のインバータIN出力と調整信号φＸを浮ける
NOR回路G11とを含む。NOR回路G11の出力は初段のインバ
ータINへも結合される。
発生回路の構成を示す図である。この第８図に示す基板
電圧発生回路は、駆動能力の大きい第１の基板電圧発生
回路50と、駆動能力の小さい第２の基板電圧発生回路50
を含む。第１の基板電圧発生回路50は、リング発振器50
0と、リング発振器500出力に応答してチャージポンプ動
作を実行するチャージポンプ回路510とを含む。リング
発振器500は、偶数段の縦続接続されたインバータIN
と、最終段のインバータIN出力と調整信号φＸを浮ける
NOR回路G11とを含む。NOR回路G11の出力は初段のインバ
ータINへも結合される。
第２の基板電圧発生回路60は、リング発振器600と、
リング発振器600出力に応答してチャージポンプ動作を
行なうチャージポンプ回路610とを含む。リング発振器6
00は、偶数段の縦続接続されたインバータIN′と、最終
段のインバータIN′出力と調整信号φＸとを受けるNAND
回路G12とを含む。NAND回路G12出力はまた初段インバー
タIN′の入力部に結合される。
リング発振器600出力に応答してチャージポンプ動作を
行なうチャージポンプ回路610とを含む。リング発振器6
00は、偶数段の縦続接続されたインバータIN′と、最終
段のインバータIN′出力と調整信号φＸとを受けるNAND
回路G12とを含む。NAND回路G12出力はまた初段インバー
タIN′の入力部に結合される。
この第１の基板電圧発生回路50と第２の基板電圧発生
回路60は、その発振周波数およびチャージポンプ回路に
含まれるキャパシタCaおよびCbの値を調整することによ
りその駆動能力に差が設けられている。この場合、リン
グ発振器500の発振周波数がリング発振器600の発振周波
数よりも高くされるかまたはチャージポンプ回路510の
キャパシタCaの容量値がチャージポンプ回路610のキャ
パシタCbの容量値よりも大きくされるかまたはこの両者
の条件を満たしている。
回路60は、その発振周波数およびチャージポンプ回路に
含まれるキャパシタCaおよびCbの値を調整することによ
りその駆動能力に差が設けられている。この場合、リン
グ発振器500の発振周波数がリング発振器600の発振周波
数よりも高くされるかまたはチャージポンプ回路510の
キャパシタCaの容量値がチャージポンプ回路610のキャ
パシタCbの容量値よりも大きくされるかまたはこの両者
の条件を満たしている。
調整信号φＸが“H"の場合、リング発振器500は“L"
レベルの信号を出力するため、チャージポンプ回路510
はチャージポンプ動作が禁止される。基板電圧発生回路
610においてはNAND回路G12はインバータとして機能する
ため、リング発振器600が発振動作をし、チャージポン
プ回路610がチャージポンプ動作を行なう。
レベルの信号を出力するため、チャージポンプ回路510
はチャージポンプ動作が禁止される。基板電圧発生回路
610においてはNAND回路G12はインバータとして機能する
ため、リング発振器600が発振動作をし、チャージポン
プ回路610がチャージポンプ動作を行なう。
調整信号φＸが“L"の場合、NOR回路G11がインバータ
として機能し、一方、NAND回路G12は“H"固定の信号を
出力する。これにより、駆動能力の大きい基板電圧発生
回路50が活性化され、急速に基板電位Vbbを所定バイア
スにまで低下させる。
として機能し、一方、NAND回路G12は“H"固定の信号を
出力する。これにより、駆動能力の大きい基板電圧発生
回路50が活性化され、急速に基板電位Vbbを所定バイア
スにまで低下させる。
ここで、第１の基板電圧発生回路50の動作電源電圧を
外部電源電圧Vocc,第２の基板電圧発生回路60の動作電
源電圧を内部電源電圧Viccとしてもよい。
外部電源電圧Vocc,第２の基板電圧発生回路60の動作電
源電圧を内部電源電圧Viccとしてもよい。
この第７図および第８図に示す構成において、さらに
基板電圧検出回路出力をさらに制御信号とし、基板電位
が所定バイアスよりも浅い場合には基板電圧発生回路を
動作させ、一方、基板電位VBBが所定のバイアス値より
も深い場合には基板電圧発生回路の動作をともに禁止す
る構成としてもよい。この場合、第８図に示すように駆
動能力が異なる２つの基板電圧発生回路を有する基板電
圧発生器の場合、基板バイアスが深くなった場合には両
方の発生回路50および60をともに動作を停止させてもよ
くまた一方の駆動能力の小さい基板電圧発生回路のみを
駆動させる構成としてもよい。また、基板バイアスが深
い場合においてはこの両方の基板電圧発生回路50,60を
同時に動作させる構成としてもよい。
基板電圧検出回路出力をさらに制御信号とし、基板電位
が所定バイアスよりも浅い場合には基板電圧発生回路を
動作させ、一方、基板電位VBBが所定のバイアス値より
も深い場合には基板電圧発生回路の動作をともに禁止す
る構成としてもよい。この場合、第８図に示すように駆
動能力が異なる２つの基板電圧発生回路を有する基板電
圧発生器の場合、基板バイアスが深くなった場合には両
方の発生回路50および60をともに動作を停止させてもよ
くまた一方の駆動能力の小さい基板電圧発生回路のみを
駆動させる構成としてもよい。また、基板バイアスが深
い場合においてはこの両方の基板電圧発生回路50,60を
同時に動作させる構成としてもよい。
さらに、上述の構成においては調整信号φＸを制御信
号として用いているが、第９図に示すように内部電源電
圧Viccのレベルを検出し、この内部電源電圧Viccの電位
レベルに応じて基板電圧発生回路の動作を制御するよう
に構成してもよい。
号として用いているが、第９図に示すように内部電源電
圧Viccのレベルを検出し、この内部電源電圧Viccの電位
レベルに応じて基板電圧発生回路の動作を制御するよう
に構成してもよい。
第９図は内部電源電圧Viccのレベルに応じて基板電圧
発生回路の動作を制御する信号を発生するための回路構
成を示す図である。第９図において、制御信号発生回路
は、外部電源電圧Voccと接地電位Vssとの間に相補接続
されたｐチャネルMOSトランジスタQ20と、ｎチャネルMO
SトランジスタQ30とを含む。トランジスタQ20およびQ30
のゲートに内部電源電圧Viccが印加される。このトラン
ジスタQ20およびQ30のしきい値電圧またはオン抵抗を調
整することにより、この制御信号発生回路の入力論理し
きい値を適当な値に設定することができる。したがっ
て、この第９図に示す回路構成において、内部電源電圧
Viccがこの制御信号発生回路が有する入力論理しきい値
よりも低い場合には“H"の制御信号φ５が発生され、逆
に内部電源電圧Viccがこの入力論理しきい値よりも高い
場合には“L"の制御信号φ５が出力される。この制御信
号φ５の反転信号を第７図および第８図に示す基板電圧
発生回路の調整信号φＸの代わりに用いれば、内部電源
電圧Viccのレベルに応じた基板電圧発生回路の動作を制
御することができ、内部電源電圧Vocc投入時における基
板電位浮上がりの防止のみならず低消費電力化をも得る
ことができる。
発生回路の動作を制御する信号を発生するための回路構
成を示す図である。第９図において、制御信号発生回路
は、外部電源電圧Voccと接地電位Vssとの間に相補接続
されたｐチャネルMOSトランジスタQ20と、ｎチャネルMO
SトランジスタQ30とを含む。トランジスタQ20およびQ30
のゲートに内部電源電圧Viccが印加される。このトラン
ジスタQ20およびQ30のしきい値電圧またはオン抵抗を調
整することにより、この制御信号発生回路の入力論理し
きい値を適当な値に設定することができる。したがっ
て、この第９図に示す回路構成において、内部電源電圧
Viccがこの制御信号発生回路が有する入力論理しきい値
よりも低い場合には“H"の制御信号φ５が発生され、逆
に内部電源電圧Viccがこの入力論理しきい値よりも高い
場合には“L"の制御信号φ５が出力される。この制御信
号φ５の反転信号を第７図および第８図に示す基板電圧
発生回路の調整信号φＸの代わりに用いれば、内部電源
電圧Viccのレベルに応じた基板電圧発生回路の動作を制
御することができ、内部電源電圧Vocc投入時における基
板電位浮上がりの防止のみならず低消費電力化をも得る
ことができる。
この制御信号φ５はまた、その入力論理しきい値を内
部電源電圧Viccの設計仕様値（安定状態に達した値）に
設定しておけば、電源投入検出回路８（第２図参照）か
らの制御信号φ１の変わりに用いることもできる。
部電源電圧Viccの設計仕様値（安定状態に達した値）に
設定しておけば、電源投入検出回路８（第２図参照）か
らの制御信号φ１の変わりに用いることもできる。
なお上記実施例のいずれにおいても、第10図に示すよ
うに、CMOSトランジスタが形成されたｐ型半導体基板70
0に負電位のバイアスを印加している。ここで、第10図
において、ｎチャネルMOSトランジスタNQはＰ型ウェル6
10に形成され、ｐチャネルMOSトランジスタPQはｎ型ウ
ェル620に形成される。このｐ型ウェル610およびＮ型ウ
ェル620はともにｐ型半導体基板700上に形成されてお
り、このｐ型半導体基板700に基板バイアス電位VBBが印
加されている。このようなｐ型半導体基板上にウェル領
域を形成し、ｐチャネルMOSトランジスタとｎチャネルM
OSトランジスタとをそれぞれ別々のウェル領域に形成す
る構成の場合、ｎ型半導体基板を用いることも可能であ
る。このようなｎ型半導体基板を用いる場合、動作電源
電圧Vccに応じてウェル領域を別々に設け、各ウェル領
域に異なる基板バイアスを印加することも可能である。
うに、CMOSトランジスタが形成されたｐ型半導体基板70
0に負電位のバイアスを印加している。ここで、第10図
において、ｎチャネルMOSトランジスタNQはＰ型ウェル6
10に形成され、ｐチャネルMOSトランジスタPQはｎ型ウ
ェル620に形成される。このｐ型ウェル610およびＮ型ウ
ェル620はともにｐ型半導体基板700上に形成されてお
り、このｐ型半導体基板700に基板バイアス電位VBBが印
加されている。このようなｐ型半導体基板上にウェル領
域を形成し、ｐチャネルMOSトランジスタとｎチャネルM
OSトランジスタとをそれぞれ別々のウェル領域に形成す
る構成の場合、ｎ型半導体基板を用いることも可能であ
る。このようなｎ型半導体基板を用いる場合、動作電源
電圧Vccに応じてウェル領域を別々に設け、各ウェル領
域に異なる基板バイアスを印加することも可能である。
第11図はこのようなｎ型半導体基板を用いた場合のウ
ェル領域およびそこに印加される基板バイアスの関係を
示す図である。第11図において、ｎ型半導体基板650上
に第１のｐ型ウェル660と第２のｐ型ウェル670が形成さ
れ、このｐ型ウェル660および670の間にｎ型ウェル680
が形成される。第１のｐ型ウェル660には第１の基板バ
イアス電位VBB1が印加され、第２のｐ型ウェル670には
第２の基板バイアス電位VBB2が印加される。ｎ型半導体
基板650およびｎ型ウェル680にはともに外部電源電圧Vo
ccが印加される。このようなウェル構造を有する場合、
第１のｐ型ウェル660に外部電源電圧Voccを動作電源電
圧とする回路素子を形成し、第２のｐ型ウェル670に内
部電源電圧Viccで動作する回路素子を配置する。この基
板バイアス電位VBB1およびVBB2をそれぞれの動作電源電
圧に応じて設定する。この場合、基板電圧発生回路の構
成方法としては以下のようになる。
ェル領域およびそこに印加される基板バイアスの関係を
示す図である。第11図において、ｎ型半導体基板650上
に第１のｐ型ウェル660と第２のｐ型ウェル670が形成さ
れ、このｐ型ウェル660および670の間にｎ型ウェル680
が形成される。第１のｐ型ウェル660には第１の基板バ
イアス電位VBB1が印加され、第２のｐ型ウェル670には
第２の基板バイアス電位VBB2が印加される。ｎ型半導体
基板650およびｎ型ウェル680にはともに外部電源電圧Vo
ccが印加される。このようなウェル構造を有する場合、
第１のｐ型ウェル660に外部電源電圧Voccを動作電源電
圧とする回路素子を形成し、第２のｐ型ウェル670に内
部電源電圧Viccで動作する回路素子を配置する。この基
板バイアス電位VBB1およびVBB2をそれぞれの動作電源電
圧に応じて設定する。この場合、基板電圧発生回路の構
成方法としては以下のようになる。
（ａ） 第１のｐ型ウェル660には外部動作電源電圧を
動作電源電圧とする基板電圧発生回路のみを用い、第２
のｐ型ウェル670に対しては内部電源電圧Viccを動作電
源電圧とする基板電圧発生回路のみによりそれぞれ所定
の基板バイアスを印加する。それぞれの基板電圧発生回
路に対し基板電位検出回路出力に応答してその動作を制
御する回路を設けておいてもよい。このときそれぞれ駆
動能力の異なる基板電圧発生回路を設けておき、基板電
位に応答して択一的に動作させる構成としてもよい。
動作電源電圧とする基板電圧発生回路のみを用い、第２
のｐ型ウェル670に対しては内部電源電圧Viccを動作電
源電圧とする基板電圧発生回路のみによりそれぞれ所定
の基板バイアスを印加する。それぞれの基板電圧発生回
路に対し基板電位検出回路出力に応答してその動作を制
御する回路を設けておいてもよい。このときそれぞれ駆
動能力の異なる基板電圧発生回路を設けておき、基板電
位に応答して択一的に動作させる構成としてもよい。
（ｂ） 第１のｐ型ウェル660および第２のｐ型ウェル6
70両者に対し、外部電源電圧Voccおよび内部電源電圧Vi
ccで動作する基板電圧発生回路を設ける。この場合、制
御信号の発生の態様をそれぞれ第１のｐ型ウェル660お
よび第２のｐ型ウェル670で独立に代えることによりそ
れぞれの基板電位を動作電源電圧に対応した値に設定す
る。この場合、第１のｐ型ウェル660に形成された内部
電源電圧を動作電源電圧として動作する基板電圧発生回
路のｎ型MOSトランジスタのしきい値電圧を小さく設定
しておけば、内部電源電圧Viccで動作する基板電圧発生
回路のバイアス到達電位も外部電源電圧Voccに対応した
値に設定することができる。また同様に、第２のｐ型ウ
ェル670における外部電源電圧Voccを動作電源電圧とし
て動作する基板電圧発生回路において、そのｎチャネル
MOSトランジスタのしきい値電圧を大きくしておけば、
この外部電源電圧Voccを動作電源電圧として動作する基
板電圧発生回路の到達バイアス電位を内部電源電圧Vicc
に対応した値に設定することができる。この場合、制御
信号の制御の仕方は第１図ないし第９図を参照して説明
した手法を用いることができる。
70両者に対し、外部電源電圧Voccおよび内部電源電圧Vi
ccで動作する基板電圧発生回路を設ける。この場合、制
御信号の発生の態様をそれぞれ第１のｐ型ウェル660お
よび第２のｐ型ウェル670で独立に代えることによりそ
れぞれの基板電位を動作電源電圧に対応した値に設定す
る。この場合、第１のｐ型ウェル660に形成された内部
電源電圧を動作電源電圧として動作する基板電圧発生回
路のｎ型MOSトランジスタのしきい値電圧を小さく設定
しておけば、内部電源電圧Viccで動作する基板電圧発生
回路のバイアス到達電位も外部電源電圧Voccに対応した
値に設定することができる。また同様に、第２のｐ型ウ
ェル670における外部電源電圧Voccを動作電源電圧とし
て動作する基板電圧発生回路において、そのｎチャネル
MOSトランジスタのしきい値電圧を大きくしておけば、
この外部電源電圧Voccを動作電源電圧として動作する基
板電圧発生回路の到達バイアス電位を内部電源電圧Vicc
に対応した値に設定することができる。この場合、制御
信号の制御の仕方は第１図ないし第９図を参照して説明
した手法を用いることができる。
またこのようなチャージポンプ回路に含まれるｎチャ
ネルMOSトランジスタのしきい値電圧を調整せずに、単
に制御信号の発生手法を適当に調整することにより最適
な基板バイアス電位を印加することもできる。この場合
の制御信号の印加態様は、上述の第１図ないし第９図を
参照して説明した基板電圧発生回路の動作態様から種々
の組合わせを用いることができる。
ネルMOSトランジスタのしきい値電圧を調整せずに、単
に制御信号の発生手法を適当に調整することにより最適
な基板バイアス電位を印加することもできる。この場合
の制御信号の印加態様は、上述の第１図ないし第９図を
参照して説明した基板電圧発生回路の動作態様から種々
の組合わせを用いることができる。
上述のようなｎ型半導体基板を用いた半導体装置であ
っても、ｐ型ウェル領域に対する最適な基板バイアス電
位を印加することができ、ｐ型半導体基板における場合
と同様に、電子の注入防止、ソフトエラーの低減、ラッ
チアップ現象の防止等同様の効果を得ることができる。
っても、ｐ型ウェル領域に対する最適な基板バイアス電
位を印加することができ、ｐ型半導体基板における場合
と同様に、電子の注入防止、ソフトエラーの低減、ラッ
チアップ現象の防止等同様の効果を得ることができる。
さらに、上記実施例においては、外部電源電圧Voccで
動作する基板電圧発生回路と内部電源電圧Viccで動作す
る基板電圧発生回路とを設ける場合および駆動能力が大
小異なる基板電圧発生回路を用いる場合を説明したが、
それぞれの基板電圧発生回路におけるリング発振器の発
振周波数は一定にされている。この場合、制御信号を用
いてリング発振器の発振周波数を変更することも可能で
ある。
動作する基板電圧発生回路と内部電源電圧Viccで動作す
る基板電圧発生回路とを設ける場合および駆動能力が大
小異なる基板電圧発生回路を用いる場合を説明したが、
それぞれの基板電圧発生回路におけるリング発振器の発
振周波数は一定にされている。この場合、制御信号を用
いてリング発振器の発振周波数を変更することも可能で
ある。
リング発振器の発振周波数を変更はこのリング発振器
を構成するインバータの接続段数を変更することにより
実現することができる。すなわち、リング発振器の場合
インバータの段数が少なくなれば発振周波数が大きくな
り、逆に接続段数が大きくなれば発振周波数は小さくな
る。したがって、この最終段のインバータ出力と出力端
子との間に１つのスイッチング素子を設けかつ中間の任
意のインバータ出力を出力端子に接続するスイッチング
素子を設け、それぞれを制御信号により、相補的に動作
させることによりその発振周波数を変更することができ
る。
を構成するインバータの接続段数を変更することにより
実現することができる。すなわち、リング発振器の場合
インバータの段数が少なくなれば発振周波数が大きくな
り、逆に接続段数が大きくなれば発振周波数は小さくな
る。したがって、この最終段のインバータ出力と出力端
子との間に１つのスイッチング素子を設けかつ中間の任
意のインバータ出力を出力端子に接続するスイッチング
素子を設け、それぞれを制御信号により、相補的に動作
させることによりその発振周波数を変更することができ
る。
さらに、上記実施例においては、駆動能力が大小異な
る基板電圧発生回路を用いる場合において、このリング
発振器の発振周波数により基板電圧発生回路の駆動能力
を可変とすることができるため、１個の基板電圧発生回
路を用い、そこに含まれるリング発振器のインバータの
接続段数を制御信号により切換えることによりその駆動
能力を可変とすることもできる。
る基板電圧発生回路を用いる場合において、このリング
発振器の発振周波数により基板電圧発生回路の駆動能力
を可変とすることができるため、１個の基板電圧発生回
路を用い、そこに含まれるリング発振器のインバータの
接続段数を制御信号により切換えることによりその駆動
能力を可変とすることもできる。
［発明の効果］ 以上のようにこの発明によれば、外部電源電圧投入後
外部電源電圧が安定するまでの間は外部電源電圧で動作
する基板電圧発生回路を動作させ、かつ内部電源電圧が
安定した後は内部電源電圧を動作電源電圧とする基板電
圧発生回路を動作させるように構成したので、外部電源
電圧投入時における基板電位の浮き上がりを防止するこ
とができかつ動作電源電圧に対応する最適な基板バイア
ス電圧を供給することのできる信頼性の高い低消費電流
の基板電圧発生回路を得ることができる。
外部電源電圧が安定するまでの間は外部電源電圧で動作
する基板電圧発生回路を動作させ、かつ内部電源電圧が
安定した後は内部電源電圧を動作電源電圧とする基板電
圧発生回路を動作させるように構成したので、外部電源
電圧投入時における基板電位の浮き上がりを防止するこ
とができかつ動作電源電圧に対応する最適な基板バイア
ス電圧を供給することのできる信頼性の高い低消費電流
の基板電圧発生回路を得ることができる。
また、基板電位レベルに応じて基板電圧発生回路の動
作電源電圧を切換えるように構成したので、さらに低消
費電流で安定に基板バイアス電圧を半導体基板へ供給す
ることのできる基板電圧発生回路を得ることができる。
作電源電圧を切換えるように構成したので、さらに低消
費電流で安定に基板バイアス電圧を半導体基板へ供給す
ることのできる基板電圧発生回路を得ることができる。
また、内部電源電圧の電位レベルにより基板電圧発生
回路の動作電源電圧を切換えるかまたは駆動能力の異な
る基板電圧発生回路を選択的に動作させるように構成し
たので、低消費電流が最適な基板バイアス電圧を安定に
半導体基板へ供給することのできる基板電圧発生回路を
得ることができる。
回路の動作電源電圧を切換えるかまたは駆動能力の異な
る基板電圧発生回路を選択的に動作させるように構成し
たので、低消費電流が最適な基板バイアス電圧を安定に
半導体基板へ供給することのできる基板電圧発生回路を
得ることができる。
第１図はこの発明の一実施例である基板電圧発生回路の
構成を示す図である。第２図は第１図に示される電源投
入検出信号を発生するための回路構成の一例を示す図で
ある。第３図は第２図に示す電源投入検出回路の動作を
示す信号波形図である。第４図はこの発明の第２の実施
例である基板電圧発生回路の構成を示す図である。第５
図は基板電圧発生回路をその基板電位に応じて切換える
ための制御信号を発生するための基板電圧検出回路の構
成の一例を示す図である。第６図はこの発明のさらに他
の実施例である基板電圧発生回路の構成を示す図であ
る。第７図はこの発明のさらに他の実施例である基板電
圧発生回路の構成を示す図である。第８図はこの発明の
さらに他の実施例である基板電圧発生回路の構成を示す
図である。 第９図は内部電源電圧のレベルに応じて基板電圧発生回
路の動作を切換えるための制御信号を発生する回路構成
の一例を示す図である。第10図はこの発明が適用される
半導体装置の概略断面構造を示す図である。第11図はこ
の発明のさらに他の実施例である半導体基板電圧発生回
路が適用される半導体装置の概略断面構造を示す図であ
る。第12図は内部降圧回路を備える従来の半導体装置の
全体の構成を概略的に示す図である。第13図は第12図に
示す内部降圧回路の概略構成を示すブロック図である。
第14図は第13図に示す内部降圧回路の具体的回路構成の
一例を示す図である。第15図は第14図に示す内部降圧回
路の外部電源電圧と内部電源電圧との関係を示す図であ
る。第16A図は従来の基板電圧発生回路の構成の一例を
示す図である。第16B図は第16A図に示すインバータの具
体的構成を示す図である。 図において、１は第１のリング発振器、２は第２のリン
グ発振器、３は第１のチャージポンプ回路、４は第２の
チャージポンプ回路、５はリング発振器、６はチャージ
ポンプ回路、７は基板電圧検出回路、８は電源投入検出
回路、50は第１の基板電圧発生回路、60は第２の基板電
圧発生回路、110は基準電圧発生回路、111は差動増幅
器、112は出力回路、300,500,600はリング発振器、700
はｐ型半導体基板、610はｐ型ウェル、620はｎ型ウェ
ル、650はｎ型半導体基板、660は第１のｐ型ウェル、67
0は第２のｐ型ウェル、680はｎ型ウェル、IN,IN30〜IN3
3,IN′,IND1〜IND3,IV1〜IV3はインバータ、G1,G2,G10,
G11,G12はゲート回路、Q20,Q30は内部電源電圧のレベル
を検出するためのトランジスタである。 なお、図中、同一符号は同一または相当部分を示す。
構成を示す図である。第２図は第１図に示される電源投
入検出信号を発生するための回路構成の一例を示す図で
ある。第３図は第２図に示す電源投入検出回路の動作を
示す信号波形図である。第４図はこの発明の第２の実施
例である基板電圧発生回路の構成を示す図である。第５
図は基板電圧発生回路をその基板電位に応じて切換える
ための制御信号を発生するための基板電圧検出回路の構
成の一例を示す図である。第６図はこの発明のさらに他
の実施例である基板電圧発生回路の構成を示す図であ
る。第７図はこの発明のさらに他の実施例である基板電
圧発生回路の構成を示す図である。第８図はこの発明の
さらに他の実施例である基板電圧発生回路の構成を示す
図である。 第９図は内部電源電圧のレベルに応じて基板電圧発生回
路の動作を切換えるための制御信号を発生する回路構成
の一例を示す図である。第10図はこの発明が適用される
半導体装置の概略断面構造を示す図である。第11図はこ
の発明のさらに他の実施例である半導体基板電圧発生回
路が適用される半導体装置の概略断面構造を示す図であ
る。第12図は内部降圧回路を備える従来の半導体装置の
全体の構成を概略的に示す図である。第13図は第12図に
示す内部降圧回路の概略構成を示すブロック図である。
第14図は第13図に示す内部降圧回路の具体的回路構成の
一例を示す図である。第15図は第14図に示す内部降圧回
路の外部電源電圧と内部電源電圧との関係を示す図であ
る。第16A図は従来の基板電圧発生回路の構成の一例を
示す図である。第16B図は第16A図に示すインバータの具
体的構成を示す図である。 図において、１は第１のリング発振器、２は第２のリン
グ発振器、３は第１のチャージポンプ回路、４は第２の
チャージポンプ回路、５はリング発振器、６はチャージ
ポンプ回路、７は基板電圧検出回路、８は電源投入検出
回路、50は第１の基板電圧発生回路、60は第２の基板電
圧発生回路、110は基準電圧発生回路、111は差動増幅
器、112は出力回路、300,500,600はリング発振器、700
はｐ型半導体基板、610はｐ型ウェル、620はｎ型ウェ
ル、650はｎ型半導体基板、660は第１のｐ型ウェル、67
0は第２のｐ型ウェル、680はｎ型ウェル、IN,IN30〜IN3
3,IN′,IND1〜IND3,IV1〜IV3はインバータ、G1,G2,G10,
G11,G12はゲート回路、Q20,Q30は内部電源電圧のレベル
を検出するためのトランジスタである。 なお、図中、同一符号は同一または相当部分を示す。
Claims (5)
- 【請求項１】半導体基板上に形成されかつ外部から与え
られる電源電圧を所定の電圧に降圧して内部降圧電源電
圧を発生する降圧回路を有する半導体装置の基板電圧発
生回路であって、 前記外部から与えられる電源電圧を動作電源電圧として
動作し、前記外部から与えられる電源電圧に応じた電圧
レベルの第１のバイアス電圧を前記半導体基板へ印加す
る第１の基板バイアス印加手段、 前記内部降圧電源電圧を動作電源電圧として動作し、前
記内部降圧電源電圧に応じた電圧レベルの第２のバイア
ス電圧を前記半導体基板へ印加する第２の基板バイアス
印加手段、 前記外部電源電圧の前記半導体装置への印加を検出する
手段、および 前記検出手段からの前記外部からの電源電圧印加検出信
号に応答して、前記第１および第２の基板バイアス印加
手段を選択的に活性化する手段を備える、内部降圧電源
電圧を有する半導体装置における基板電圧発生回路。 - 【請求項２】半導体基板上に形成されかつ外部から与え
られる電源電圧を降圧して内部降圧電源電圧を発生する
降圧回路を有する半導体装置の基板電圧発生回路であっ
て、 前記外部から与えられる電源電圧を動作電源電圧として
動作し、前記外部から与えられる電源電圧に応じた第１
のバイアス電圧を発生して前記半導体基板へ印加する第
１の基板バイアス印加手段、 前記内部降圧電源電圧を動作電源電圧として動作し、前
記内部降圧電源電圧に応じた電圧レベルの第２のバイア
ス電圧を発生して前記半導体基板へ印加する第２の基板
バイアス印加手段、 前記半導体基板に結合され、前記半導体基板の電位を検
出する手段、および 前記基板電位検出手段からの出力信号に応答して前記第
１および第２の基板バイアス印加手段を選択的に活性化
する手段を備える、内部降圧電源電圧を有する半導体装
置における基板電圧発生回路。 - 【請求項３】半導体基板上に形成されかつ外部から与え
られる電源電圧を降圧して内部降圧電源電圧を発生する
降圧回路を有する半導体装置の基板電圧発生回路であっ
て、前記降圧回路は前記内部降圧電源電圧を発生する回
路手段（112:P15）と、前記発生された内部降圧電源電
圧に応答して前記内部降圧電源電圧発生回路手段の発生
電圧レベルを調整する調整信号（φＸ）を発生して前記
内部降圧電源電圧発生回路手段へ印加する調整手段（11
0,111）とを含み、 第１の駆動能力を有し、前記半導体基板へ第１のバイア
ス電圧を印加する第１の基板バイアス印加手段、 前記第１の駆動能力よりも大きな駆動能力を有し、第２
のバイアス電圧を発生して前記半導体基板へ印加する第
２の基板バイアス印加手段、および 前記調整信号に応答して、前記第１および第２の基板バ
イアス印加手段を選択的に活性化する手段を備える、内
部降圧電源電圧を有する半導体装置における基板電圧発
生回路。 - 【請求項４】半導体基板上に形成されかつ外部から与え
られる電源電圧を降圧して内部降圧電源電圧を発生する
降圧回路を有する半導体装置の基板電圧発生回路であっ
て、 動作時前記半導体基板へバイアス電圧を印加する基板バ
イアス印加手段、 前記半導体装置への前記外部からの電源電圧の印加を検
出するための手段、および 前記検出手段からの外部からの電源電圧印加検出信号に
応答して前記外部電源電圧および前記内部降圧電源電圧
を所定の順序で選択して動作電源電圧として前記基板バ
イアス印加手段へ供給する手段を備える、内部降圧電源
電圧を有する半導体装置における基板電圧発生回路。 - 【請求項５】外部から印加される外部電源電圧が所定電
圧より低いとき前記外部電源電圧と同じとなりかつ前記
外部電源電圧が前記所定電圧より高いとき前記外部電源
電圧と独立な電圧レベルとなる内部電源電圧を生成する
手段と、 半導体基板に結合され、動作時前記半導体基板に第１の
バイアス電圧を供給する第１の基板バイアス印加手段、
および 前記半導体基板に結合され、動作時前記外部電源電圧が
所定電圧よりも低いときには前記第１のバイアス電圧と
同じ電圧レベルとなりかつ前記外部電源電圧が前記所定
電圧よりも高いときには前記第１のバイアス電圧と異な
る電圧レベルとなる第２のバイアス電圧を発生して前記
半導体基板へ供給する第２の基板バイアス印加手段とを
備える、内部降圧電源電圧を有する半導体装置における
基板電圧発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2092546A JP2557271B2 (ja) | 1990-04-06 | 1990-04-06 | 内部降圧電源電圧を有する半導体装置における基板電圧発生回路 |
| DE4039524A DE4039524C2 (de) | 1990-04-06 | 1990-12-11 | Substratspannungserzeuger für eine Halbleitereinrichtung und Verfahren zum Erzeugen einer Substratspannung |
| KR1019900021168A KR940001491B1 (ko) | 1990-04-06 | 1990-12-20 | 내부강압 전원전압을 가지는 반도체 장치에 있어서의 기판전압 발생회로 |
| US07/974,840 US5304859A (en) | 1990-04-06 | 1992-11-16 | Substrate voltage generator and method therefor in a semiconductor device having internal stepped-down power supply voltage |
| US08/053,532 US5315166A (en) | 1990-04-06 | 1993-04-28 | Substrate voltage generator and method therefor in a semiconductor device having selectively activated internal stepped-down power supply voltages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2092546A JP2557271B2 (ja) | 1990-04-06 | 1990-04-06 | 内部降圧電源電圧を有する半導体装置における基板電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03290894A JPH03290894A (ja) | 1991-12-20 |
| JP2557271B2 true JP2557271B2 (ja) | 1996-11-27 |
Family
ID=14057393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2092546A Expired - Lifetime JP2557271B2 (ja) | 1990-04-06 | 1990-04-06 | 内部降圧電源電圧を有する半導体装置における基板電圧発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5304859A (ja) |
| JP (1) | JP2557271B2 (ja) |
| KR (1) | KR940001491B1 (ja) |
| DE (1) | DE4039524C2 (ja) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2870277B2 (ja) * | 1991-01-29 | 1999-03-17 | 日本電気株式会社 | ダイナミック型ランダムアクセスメモリ装置 |
| EP0545266A3 (en) * | 1991-11-29 | 1993-08-04 | Nec Corporation | Semiconductor integrated circuit |
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