JPH0695534B2 - ヘテロ構造半導体装置およびその製造方法 - Google Patents
ヘテロ構造半導体装置およびその製造方法Info
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- JPH0695534B2 JPH0695534B2 JP1263208A JP26320889A JPH0695534B2 JP H0695534 B2 JPH0695534 B2 JP H0695534B2 JP 1263208 A JP1263208 A JP 1263208A JP 26320889 A JP26320889 A JP 26320889A JP H0695534 B2 JPH0695534 B2 JP H0695534B2
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- Japan
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- buffer layer
- inx
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- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はヘテロ構造半導体装置およびその製造方法に関
するものである。
するものである。
従来の技術 ノンドープのGaAs層上にＮ型のAlGaAs層を形成したヘテ
ロ構造のヘテロ接合界面には高い移動度の２次元電子ガ
スが形成される。この２次元電子ガスの濃度をゲート電
極により制御してトランジスタ動作をさせる電子移動度
トランジスタ（HEMT）は、高速スイッチング素子、マイ
クロ波・ミリ波素子として有望であり、その特性を一層
向上させるための材料面、構造面からの多くの研究が盛
んに行われている。材料面からは、GaAsのかわりにInP
を基板として用い、InPに格子整合したIn0.53Ga0.47As
とＮ型のIn0.52Al0.48Asよりなるヘテロ構造が、GaAs/A
lGaAs系のHEMTよりも高い電子移動度、高い電子飽和速
度および高い２次元電子ガス濃度を示すため、AlGaAs/G
aAs系HEMTにかわる高性能HEMTを実現できるものとして
注目されている。しかしながら、基板として用いるInP
は現在のところGaAsに比較して高価であること、基板の
品質がGaAsに比べて劣ること、不要な不純物がInP基板
上に形成された結晶層に取り込まれること、またGaAsよ
り割れ易いなどの不利な点を有している。このことか
ら、より結晶品質に優れたGaAs基板を用いてInGaAsやIn
AlAsを良好な結晶品質で結晶成長できるような新しい技
術が望まれている。このような技術は受光・発光デバイ
スと高速電子デバイスの集積回路を作製する上でも重要
である。InGaAsやInAlAs基板上に形成する場合に問題と
なるのは、InGaAsやInAlAsとGaAsとの格子定数の差異で
あり、InAs組成比が0.53の場合3.8％と非常に大きい。
このため、通常の手段でInGaAsをGaAs上に形成した場合
には、InGaAs層中に多数のディスロケーションが生じ、
その結晶性は著しく低下する。本発明者らは、InAs組成
比ＸをGaAs基板側からInGaAsを含む活性層側へ徐々に増
加させたInxGa1-xAsバッファー層を用いることにより、
活性層の結晶性を著しく向上せしめることが可能である
ことを見出した。このInxGa1-xAsバッファー層を通常の
分子線エピタキシー法で結晶成長する場合、成長温度と
して450℃以下の温度を採用することを、InxGa1-xAsバ
ッファー層の成長方向におけるInAs組成比Ｘを1.5x10-3
/nm以下とすることにより活性層の結晶性は更に良好と
なることを見出した。第２図にこのような方法を用いて
形成したHEMT構造の断面を示す。第２図において１は半
絶縁性GaAs基板、２は膜厚が200mm程度のノンドープGaA
s層であり、この上にInAs組成比が０から例えば0.5まで
変化するInxGa1-xAsバッファー層13が形成される。0.5
というInAs組成はInxGa1-xAsバッファー層13上に形成さ
れる活性層のうちのInGaAsチャンネル層５におけるInAs
組成比と等しくなるように決められるもので、特にこの
値に限定されることはない。このInxGa1-xAsバッファー
層13上にノンドープのInAlAsバリア層４が形成される。
InAlAsバリア層４のInAs組成InxGa1-xAsバッファー層13
の最表面側のInAs組成（いまの場合0.5）で決定される
れる。In0.5Ga0.5Asの格子定数とほぼ一致するように決
められる。このInAlAsバリア層４より表面側の各層5,6,
7,8,9は格子整合する条件で形成される。５はノンドー
プInGaAsチャンネル層で厚さが20nm〜100nmのものが用
いられる。６は厚さ3nm程度のノンドープInGaAs層、７
は厚さ25nm程度のＮ型InAlAs層、８は厚さ10nm程度のノ
ンドープInAlAs層、９は厚さ10nm〜50nm程度のＮ型InGa
As層である。
ロ構造のヘテロ接合界面には高い移動度の２次元電子ガ
スが形成される。この２次元電子ガスの濃度をゲート電
極により制御してトランジスタ動作をさせる電子移動度
トランジスタ（HEMT）は、高速スイッチング素子、マイ
クロ波・ミリ波素子として有望であり、その特性を一層
向上させるための材料面、構造面からの多くの研究が盛
んに行われている。材料面からは、GaAsのかわりにInP
を基板として用い、InPに格子整合したIn0.53Ga0.47As
とＮ型のIn0.52Al0.48Asよりなるヘテロ構造が、GaAs/A
lGaAs系のHEMTよりも高い電子移動度、高い電子飽和速
度および高い２次元電子ガス濃度を示すため、AlGaAs/G
aAs系HEMTにかわる高性能HEMTを実現できるものとして
注目されている。しかしながら、基板として用いるInP
は現在のところGaAsに比較して高価であること、基板の
品質がGaAsに比べて劣ること、不要な不純物がInP基板
上に形成された結晶層に取り込まれること、またGaAsよ
り割れ易いなどの不利な点を有している。このことか
ら、より結晶品質に優れたGaAs基板を用いてInGaAsやIn
AlAsを良好な結晶品質で結晶成長できるような新しい技
術が望まれている。このような技術は受光・発光デバイ
スと高速電子デバイスの集積回路を作製する上でも重要
である。InGaAsやInAlAs基板上に形成する場合に問題と
なるのは、InGaAsやInAlAsとGaAsとの格子定数の差異で
あり、InAs組成比が0.53の場合3.8％と非常に大きい。
このため、通常の手段でInGaAsをGaAs上に形成した場合
には、InGaAs層中に多数のディスロケーションが生じ、
その結晶性は著しく低下する。本発明者らは、InAs組成
比ＸをGaAs基板側からInGaAsを含む活性層側へ徐々に増
加させたInxGa1-xAsバッファー層を用いることにより、
活性層の結晶性を著しく向上せしめることが可能である
ことを見出した。このInxGa1-xAsバッファー層を通常の
分子線エピタキシー法で結晶成長する場合、成長温度と
して450℃以下の温度を採用することを、InxGa1-xAsバ
ッファー層の成長方向におけるInAs組成比Ｘを1.5x10-3
/nm以下とすることにより活性層の結晶性は更に良好と
なることを見出した。第２図にこのような方法を用いて
形成したHEMT構造の断面を示す。第２図において１は半
絶縁性GaAs基板、２は膜厚が200mm程度のノンドープGaA
s層であり、この上にInAs組成比が０から例えば0.5まで
変化するInxGa1-xAsバッファー層13が形成される。0.5
というInAs組成はInxGa1-xAsバッファー層13上に形成さ
れる活性層のうちのInGaAsチャンネル層５におけるInAs
組成比と等しくなるように決められるもので、特にこの
値に限定されることはない。このInxGa1-xAsバッファー
層13上にノンドープのInAlAsバリア層４が形成される。
InAlAsバリア層４のInAs組成InxGa1-xAsバッファー層13
の最表面側のInAs組成（いまの場合0.5）で決定される
れる。In0.5Ga0.5Asの格子定数とほぼ一致するように決
められる。このInAlAsバリア層４より表面側の各層5,6,
7,8,9は格子整合する条件で形成される。５はノンドー
プInGaAsチャンネル層で厚さが20nm〜100nmのものが用
いられる。６は厚さ3nm程度のノンドープInGaAs層、７
は厚さ25nm程度のＮ型InAlAs層、８は厚さ10nm程度のノ
ンドープInAlAs層、９は厚さ10nm〜50nm程度のＮ型InGa
As層である。
この構造においてノンドープInGaAsチャンネル層５にＮ
型InAlAs層７から電子が供給され、高移動度の２次元電
子ガスがInGaAsチャンネル層５に形成される。実際に測
定される２次元電子ガスの移動度は、InGaAsチャンネル
層５のInAs組成が0.5の場合、室温で9000〜10000cm2/v
・ｓと良好な値を示す。
型InAlAs層７から電子が供給され、高移動度の２次元電
子ガスがInGaAsチャンネル層５に形成される。実際に測
定される２次元電子ガスの移動度は、InGaAsチャンネル
層５のInAs組成が0.5の場合、室温で9000〜10000cm2/v
・ｓと良好な値を示す。
発明が解決しようとする課題 従来例で示した構造における２次元電子ガスの移動度は
高く、活性層の結晶性は非常に良好であるが、実際にこ
の構造を用いて電界効果型トランジスタ（FET）を作製
すると次のような問題が生じることが明らかとなった。
すなわち、FETを作製する際に、素子形成のための島領
域を選択的に残して、他の領域は第２図のノンドープIn
AlAsバリア層４の付近までエッチング除去されるが、そ
れぞれの島領域間でリーク電流が流れ、素子分離が難し
いこと、この基板に流れるリーク電流のため、FETのピ
ンチオフ特性が良くないということが明らかとなった。
高く、活性層の結晶性は非常に良好であるが、実際にこ
の構造を用いて電界効果型トランジスタ（FET）を作製
すると次のような問題が生じることが明らかとなった。
すなわち、FETを作製する際に、素子形成のための島領
域を選択的に残して、他の領域は第２図のノンドープIn
AlAsバリア層４の付近までエッチング除去されるが、そ
れぞれの島領域間でリーク電流が流れ、素子分離が難し
いこと、この基板に流れるリーク電流のため、FETのピ
ンチオフ特性が良くないということが明らかとなった。
課題を解決するための手段 このような基板リーク電流の原因として考えられる事
は、InxGa1-xAsバッファー層13のエネルギーバンドギャ
ップがGaAsに比べ小さく、InAs組成Ｘが大きくなる程小
さくなるという事である。実際に、第２図の従来例にお
いてＮ型InAlAs層７およびＮ型InGaAs層９をＮ型とせ
ず、ノンドープとし、試料を作製すると、すべての層が
ノンドープであるにもかかわらず、試料中には1x1012／
cm2の面密度でキャリア（電子）が存在していることが
判明した。この残留キャリアの原因としては、ノンドー
プ層でも1015／cm3程度のドーピングが実際には自然に
される事や、格子不整合を緩和するためのInxGa1-xAsバ
ッファー層13内に多数発生する格子欠陥に関連したキャ
リアの発生などが考えられるが、本発明者らは、InxGa
1-xAsバッファー層13のエネルギーバンドキャップが本
来小さいという事が、主原因であると推定し、InxGa1-x
Asバッファー層13のかわりに、より大きなエネルギーバ
ンドギャップを有する材料であるInx（GayAl1-y）1-xAs
四元混晶を用いることを考案した。本発明は、GaAs基板
上に結晶性の良いInGaAs層を形成する場合に、GaAsとIn
GaAsの格子不整合を緩和するために、In,Ga,Alの組成が
基板側から目的のInGaAs層まで徐々に変化するInx（Gay
Al1-y）1-xAs四元混晶のバッファー層を用いるものであ
る。
は、InxGa1-xAsバッファー層13のエネルギーバンドギャ
ップがGaAsに比べ小さく、InAs組成Ｘが大きくなる程小
さくなるという事である。実際に、第２図の従来例にお
いてＮ型InAlAs層７およびＮ型InGaAs層９をＮ型とせ
ず、ノンドープとし、試料を作製すると、すべての層が
ノンドープであるにもかかわらず、試料中には1x1012／
cm2の面密度でキャリア（電子）が存在していることが
判明した。この残留キャリアの原因としては、ノンドー
プ層でも1015／cm3程度のドーピングが実際には自然に
される事や、格子不整合を緩和するためのInxGa1-xAsバ
ッファー層13内に多数発生する格子欠陥に関連したキャ
リアの発生などが考えられるが、本発明者らは、InxGa
1-xAsバッファー層13のエネルギーバンドキャップが本
来小さいという事が、主原因であると推定し、InxGa1-x
Asバッファー層13のかわりに、より大きなエネルギーバ
ンドギャップを有する材料であるInx（GayAl1-y）1-xAs
四元混晶を用いることを考案した。本発明は、GaAs基板
上に結晶性の良いInGaAs層を形成する場合に、GaAsとIn
GaAsの格子不整合を緩和するために、In,Ga,Alの組成が
基板側から目的のInGaAs層まで徐々に変化するInx（Gay
Al1-y）1-xAs四元混晶のバッファー層を用いるものであ
る。
作用 従来のInxGa1-xAsバッファー層に比べ、エネルギーバン
ドギャップの大きなInx（GayAl1-y）1-xAs四元混晶のバ
ッファー層を用いることにより、残留キャリア濃度を著
しく低下させることが可能となり、基板リーク電流を抑
制し素子分離が容易となるばかりでなく、FETのピンチ
オフ特性も改善できる。本発明により、GaAs基板上に形
成したInGaAs活性層を用いて、特性の良好なFETおよ
び、これを用いた集積回路を実現できる。
ドギャップの大きなInx（GayAl1-y）1-xAs四元混晶のバ
ッファー層を用いることにより、残留キャリア濃度を著
しく低下させることが可能となり、基板リーク電流を抑
制し素子分離が容易となるばかりでなく、FETのピンチ
オフ特性も改善できる。本発明により、GaAs基板上に形
成したInGaAs活性層を用いて、特性の良好なFETおよ
び、これを用いた集積回路を実現できる。
実施例 本発明の実施例を第１図に従って詳細に述べる。第１図
は、本発明のヘテロ構造の断面図であり、１は半絶縁性
GaAs基板、２はノンドープGaAs層で省いても良いもので
ある。３は、本発明の中心となるノンドープInx（GayAl
1-y）1-xAsバッファー層、４は層厚が200nm程度のノン
ドープInGaAsバリア層、５は層厚が200nm〜100nm程度の
ノンドープInAlAsチャンネル層（あるいは活性層）、６
は、ノンドープInAlAsスペーサ層で層厚は０〜10nm程度
のもの、７はSi不純物を1x1018〜1x1019／cm3程度ドー
プした厚さが10〜30nm程度のＮ型InAlAs層、８はショッ
トキー電極を得るための10〜30nm程度の厚さのノンドー
プInAlAs層、９はSi不純物を1x1018〜1x1019／cm3程度
ドープしたＮ型InGaAs層である。この構造において、Ｎ
型InAlAs層７より電子がノンドープのInGaAsチャンネル
層５に供給され、移動度の大きい２次元電子ガスが、ノ
ンドープInGaAsチャンネル層５内に形成される。第１図
のヘテロ構造の分子線エピタキシー（MBE）法で作製す
る場合、結晶成長時の基板温度は重要であり、Inx（Gay
Al1-y）1-xAsバッファ層３を形成する時は従来例と同様
に450℃以下、ノンドープInAlAsバリア層４より上の5,
6,7,8,9の各層を形成する時は500℃程度がよいことがわ
かった。特にバッファー層３の成長温度は重要であり、
450℃以上の温度では表面モホロジー及び電子移動度の
低下が著しいことが実験により明らかとなった。Inx（G
ayAl1-y）1-xAsバッファー層３のInAs組成Ｘは、GaAs基
板１側で０とし、ノンドープInAlAsバリア層４側でInAl
As層４とほぼ格子整合する値Ｚとし、ＯからＺまでほぼ
直線的に変化させた。Ｘの変化率も目的のノンドープの
InGaAsチャンネル層５の結晶性に大きな影響を及ぼす
が、バッファー層厚100nm当り0.15の変化率、すなわち
1.5x10-3/nm、以下とする必要がある。通常、Ｚ＝0.5の
時に800nmのバッファー層厚を用いた、つまり〜6x10-4/
nmの変化率とした。一方、Ｙの値については、GaAlAsの
格子不整合が無視できる程に小さいので０〜１までの任
意の値を設定することができる。Ｙの値をInx（GayAl
1-y）1-xAsバッファー層内で固定しても良いし、変化さ
せても良く、特にＹの値に関しては制限はない。本実施
例では、Ｙの値をGaAs基板側で１とし、ノンドープInAl
Asバリア層４側で０となるように、１から０までInx（G
ayAl1-y）1-xAsバッファー層３内でほぼ直線的に変化さ
せた。本発明によれば、ノンドープのInGaAsチャンネル
層５のInAs組成Ｚは、０から１まで任意に変化させ得る
が、実際には0.2≦Ｚ≦0.7程度の範囲が応用上重要とな
る。本発明のInx（GayAl1-y）1-xAsバッファー層３の効
果を示す実験データとしてＺ＝0.53の場合を一例として
示す。本発明の目的である基板リーク電流の抑制あるい
は残留キャリア濃度の低減を示すために、第１図および
第２図におけるＮ型InAlAs層７及びＮ型InGaAs層９のSi
不純物ドープ量を0/cm3としヘテロ構造の各層がすべて
ノンドープである構造を作製し、残留キャリア濃度を調
べた。その結果を次表に示す。
は、本発明のヘテロ構造の断面図であり、１は半絶縁性
GaAs基板、２はノンドープGaAs層で省いても良いもので
ある。３は、本発明の中心となるノンドープInx（GayAl
1-y）1-xAsバッファー層、４は層厚が200nm程度のノン
ドープInGaAsバリア層、５は層厚が200nm〜100nm程度の
ノンドープInAlAsチャンネル層（あるいは活性層）、６
は、ノンドープInAlAsスペーサ層で層厚は０〜10nm程度
のもの、７はSi不純物を1x1018〜1x1019／cm3程度ドー
プした厚さが10〜30nm程度のＮ型InAlAs層、８はショッ
トキー電極を得るための10〜30nm程度の厚さのノンドー
プInAlAs層、９はSi不純物を1x1018〜1x1019／cm3程度
ドープしたＮ型InGaAs層である。この構造において、Ｎ
型InAlAs層７より電子がノンドープのInGaAsチャンネル
層５に供給され、移動度の大きい２次元電子ガスが、ノ
ンドープInGaAsチャンネル層５内に形成される。第１図
のヘテロ構造の分子線エピタキシー（MBE）法で作製す
る場合、結晶成長時の基板温度は重要であり、Inx（Gay
Al1-y）1-xAsバッファ層３を形成する時は従来例と同様
に450℃以下、ノンドープInAlAsバリア層４より上の5,
6,7,8,9の各層を形成する時は500℃程度がよいことがわ
かった。特にバッファー層３の成長温度は重要であり、
450℃以上の温度では表面モホロジー及び電子移動度の
低下が著しいことが実験により明らかとなった。Inx（G
ayAl1-y）1-xAsバッファー層３のInAs組成Ｘは、GaAs基
板１側で０とし、ノンドープInAlAsバリア層４側でInAl
As層４とほぼ格子整合する値Ｚとし、ＯからＺまでほぼ
直線的に変化させた。Ｘの変化率も目的のノンドープの
InGaAsチャンネル層５の結晶性に大きな影響を及ぼす
が、バッファー層厚100nm当り0.15の変化率、すなわち
1.5x10-3/nm、以下とする必要がある。通常、Ｚ＝0.5の
時に800nmのバッファー層厚を用いた、つまり〜6x10-4/
nmの変化率とした。一方、Ｙの値については、GaAlAsの
格子不整合が無視できる程に小さいので０〜１までの任
意の値を設定することができる。Ｙの値をInx（GayAl
1-y）1-xAsバッファー層内で固定しても良いし、変化さ
せても良く、特にＹの値に関しては制限はない。本実施
例では、Ｙの値をGaAs基板側で１とし、ノンドープInAl
Asバリア層４側で０となるように、１から０までInx（G
ayAl1-y）1-xAsバッファー層３内でほぼ直線的に変化さ
せた。本発明によれば、ノンドープのInGaAsチャンネル
層５のInAs組成Ｚは、０から１まで任意に変化させ得る
が、実際には0.2≦Ｚ≦0.7程度の範囲が応用上重要とな
る。本発明のInx（GayAl1-y）1-xAsバッファー層３の効
果を示す実験データとしてＺ＝0.53の場合を一例として
示す。本発明の目的である基板リーク電流の抑制あるい
は残留キャリア濃度の低減を示すために、第１図および
第２図におけるＮ型InAlAs層７及びＮ型InGaAs層９のSi
不純物ドープ量を0/cm3としヘテロ構造の各層がすべて
ノンドープである構造を作製し、残留キャリア濃度を調
べた。その結果を次表に示す。
次表から明らかな様に、残留キャリア濃度は、従来のIn
xGa1-xAsバッファー層を用いた時に比べ本発明のInx（G
ayAl1-y）1-xAsバッファー層を用いた場合は、約1/10に
低下していることがわかる。測定された移動度の値は従
来の場合の方が高くなっているが、これは本発明の結晶
性が従来に比べ劣っているためではなく、残留キャリア
の依存する場所と濃度に移動度の値が依存するためであ
る。実際に、第１図の構造において、Ｎ型InAlAs層７と
Ｎ型InAlAs層９にSiを2x1018／cm3ドープして２次元電
子ガスをノンドープのInGaAsチャンネル層５内に形成す
ると、キャリア濃度として、〜2x1012／cm2、移動度と
して室温において10000cm2/v・ｓの良好な値が得られ
た。また本発明のヘテロ構造を用いてFET（HEMT）を作
製した時、メサエッチングにより形成した素子形成のた
めの島領域間でのリーク電流は、従来構造の場合に比べ
1/20〜1/100程度に減少することも確認できた。
xGa1-xAsバッファー層を用いた時に比べ本発明のInx（G
ayAl1-y）1-xAsバッファー層を用いた場合は、約1/10に
低下していることがわかる。測定された移動度の値は従
来の場合の方が高くなっているが、これは本発明の結晶
性が従来に比べ劣っているためではなく、残留キャリア
の依存する場所と濃度に移動度の値が依存するためであ
る。実際に、第１図の構造において、Ｎ型InAlAs層７と
Ｎ型InAlAs層９にSiを2x1018／cm3ドープして２次元電
子ガスをノンドープのInGaAsチャンネル層５内に形成す
ると、キャリア濃度として、〜2x1012／cm2、移動度と
して室温において10000cm2/v・ｓの良好な値が得られ
た。また本発明のヘテロ構造を用いてFET（HEMT）を作
製した時、メサエッチングにより形成した素子形成のた
めの島領域間でのリーク電流は、従来構造の場合に比べ
1/20〜1/100程度に減少することも確認できた。
発明の効果 以上述べた様に、本発明のGaAs基板側よりInAs組成が徐
々に増加するInx（GayAl1-y）1-xAsバッファー層を用い
ることによりGaAs基板上に結晶性の良好なInGaAs層を活
性層とするヘテロ構造を形成できるばかりでなく、残留
キャリア濃度の低減と基板リーク電流の抑制が著しく図
られGaAs上に形成したInGaAs/InAlAs系の電気デバイス
の特性向上とそれらの集積比が可能となるなどの効果が
ある。また、本発明の実施例では主にHEMTについて述べ
たが、本発明の適用範囲はこれに限られるものではな
く、MESFETやHBTなどの電気デバイス、受光素子などの
光デバイスへの対応も可能であることは言うまでもな
い。
々に増加するInx（GayAl1-y）1-xAsバッファー層を用い
ることによりGaAs基板上に結晶性の良好なInGaAs層を活
性層とするヘテロ構造を形成できるばかりでなく、残留
キャリア濃度の低減と基板リーク電流の抑制が著しく図
られGaAs上に形成したInGaAs/InAlAs系の電気デバイス
の特性向上とそれらの集積比が可能となるなどの効果が
ある。また、本発明の実施例では主にHEMTについて述べ
たが、本発明の適用範囲はこれに限られるものではな
く、MESFETやHBTなどの電気デバイス、受光素子などの
光デバイスへの対応も可能であることは言うまでもな
い。
第１図は本発明の実施例を説明するためのヘテロ構造断
面図、第２図は従来例を説明するためのヘテロ構造断面
図である。 １……半絶縁性GaAs基板、２……ノンドープGaAs層、３
……Inx（GayAl1-y）1-xAsバッファー層、４……ノンド
ープInAlAsバリア層、５……ノンドープのInGaAsチャン
ネル層、６……ノンドープInAlAsスペーサ層、７……Ｎ
型InAlAs層、８……ノンドープInAlAs層、９……Ｎ型In
GaAs層。
面図、第２図は従来例を説明するためのヘテロ構造断面
図である。 １……半絶縁性GaAs基板、２……ノンドープGaAs層、３
……Inx（GayAl1-y）1-xAsバッファー層、４……ノンド
ープInAlAsバリア層、５……ノンドープのInGaAsチャン
ネル層、６……ノンドープInAlAsスペーサ層、７……Ｎ
型InAlAs層、８……ノンドープInAlAs層、９……Ｎ型In
GaAs層。
Claims (2)
- 【請求項１】GaAs基板上にInx（AlyGa1-y）1-xAsバッフ
ァー層を介してInzGa1-zAsを含む活性層が形成されてな
る半導体ヘテロ構造において、前記Inx（AlyGa1-y）1-x
Asバッファー層のInAs組成比ＸがGaAs基板側から前記活
性層の間でＯからＺまで厚さ方向に対してほぼ直線的に
変化し、かつＸの変化率が1.5x10-3/nm以下であること
を特徴とするヘテロ構造半導体装置。 - 【請求項２】GaAs基板上にInAs組成比ＸをＯからＺまで
厚みと共にほぼ直線的にかつ1.5x10-3/nm以下の変化率
で変化せしめたInx（AlyGa1-y）1-xAsバッファー層を形
成する工程と、このInx（AlyGa1-y）1-xAsバッファー層
上にInzGa1-zAsを含む活性層を形成する工程とを少なく
とも含み、かつ、前記Inx（AlyGa1-y）1-xAsバッファー
層と前記活性層が分子線エピタキシー法により、450℃
以下の成長温度で形成されることを特徴とするヘテロ構
造半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1263208A JPH0695534B2 (ja) | 1989-10-09 | 1989-10-09 | ヘテロ構造半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1263208A JPH0695534B2 (ja) | 1989-10-09 | 1989-10-09 | ヘテロ構造半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03125436A JPH03125436A (ja) | 1991-05-28 |
| JPH0695534B2 true JPH0695534B2 (ja) | 1994-11-24 |
Family
ID=17386285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1263208A Expired - Fee Related JPH0695534B2 (ja) | 1989-10-09 | 1989-10-09 | ヘテロ構造半導体装置およびその製造方法 |
Country Status (1)
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| JP (1) | JPH0695534B2 (ja) |
Families Citing this family (2)
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-
1989
- 1989-10-09 JP JP1263208A patent/JPH0695534B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03125436A (ja) | 1991-05-28 |
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