JPH07183494A - ヘテロ接合ｆｅｔ - Google Patents
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- JPH07183494A JPH07183494A JP5324967A JP32496793A JPH07183494A JP H07183494 A JPH07183494 A JP H07183494A JP 5324967 A JP5324967 A JP 5324967A JP 32496793 A JP32496793 A JP 32496793A JP H07183494 A JPH07183494 A JP H07183494A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Abstract
(57)【要約】
【目的】ミリ波帯で使用するヘテロ接合ＦＥＴ半導体装
置において、半絶縁性ＧａＡｓ基板上に形成でき、か
つ、高利得を得る事。 【構成】半絶縁性ＧａＡｓ基板１上にノンドープＩｎ
0.25Ａｌ0.75Ａｓ層（２）を介してノンドープＡｌＡｓ
層、ノンドープＩｎ0.5 Ａｌ0.5 Ａｓ層、ノンドープＩ
ｎ0.5 Ｇａ0.5 Ａｓ層を堆積する。チャネル層のＩｎ組
成比をこの例のように０．５まで大きくでき、高ｇｍを
実現する。
置において、半絶縁性ＧａＡｓ基板上に形成でき、か
つ、高利得を得る事。 【構成】半絶縁性ＧａＡｓ基板１上にノンドープＩｎ
0.25Ａｌ0.75Ａｓ層（２）を介してノンドープＡｌＡｓ
層、ノンドープＩｎ0.5 Ａｌ0.5 Ａｓ層、ノンドープＩ
ｎ0.5 Ｇａ0.5 Ａｓ層を堆積する。チャネル層のＩｎ組
成比をこの例のように０．５まで大きくでき、高ｇｍを
実現する。
Description
【０００１】
【産業上の利用分野】本発明は、ヘテロ接合ＦＥＴに関
し、特に、ＧａＡｓ基板上に形成したミリ波帯で高利得
が得られるヘテロ接合ＦＥＴに関する。
し、特に、ＧａＡｓ基板上に形成したミリ波帯で高利得
が得られるヘテロ接合ＦＥＴに関する。
【０００２】
【従来の技術】図２は、ミリ波帯で高利得のヘテロ接合
ＦＥＴの第１の従来例を示す断面図である。この従来例
は半絶縁性ＧａＡｓ基板１、膜厚１０００ｎｍのノンド
ープグレーディッドＩｎ(0〜0.5)Ａｌ(1〜0.5)Ａｓ層
（バッファ層２Ａ）、膜厚１００ｎｍのノンドープＩｎ
0.5 Ａｌ0.5 Ａｓ層（第１の障壁層３Ａ）膜厚１５ｎｍ
のＩｎ0.5 Ｇａ0.5 Ａｓ層（チャネル層４Ａ）、膜厚５
０ｎｍのシリコンドープのＮ型Ｉｎ0.5 Ａｌ0.5 Ａｓ層
（第２の障壁層５Ａ）膜厚１００ｎｍのシリコンドープ
のＮ型Ｉｎ0.5 Ｇａ0.5 Ａｓ層（コンタクト層６Ａ）、
第２の障壁層５Ａにショットキー接合するゲート電極
７、コンタクト層６Ａにオーミック接合をなすソース電
極８、ドレイン電極９を有している。
ＦＥＴの第１の従来例を示す断面図である。この従来例
は半絶縁性ＧａＡｓ基板１、膜厚１０００ｎｍのノンド
ープグレーディッドＩｎ(0〜0.5)Ａｌ(1〜0.5)Ａｓ層
（バッファ層２Ａ）、膜厚１００ｎｍのノンドープＩｎ
0.5 Ａｌ0.5 Ａｓ層（第１の障壁層３Ａ）膜厚１５ｎｍ
のＩｎ0.5 Ｇａ0.5 Ａｓ層（チャネル層４Ａ）、膜厚５
０ｎｍのシリコンドープのＮ型Ｉｎ0.5 Ａｌ0.5 Ａｓ層
（第２の障壁層５Ａ）膜厚１００ｎｍのシリコンドープ
のＮ型Ｉｎ0.5 Ｇａ0.5 Ａｓ層（コンタクト層６Ａ）、
第２の障壁層５Ａにショットキー接合するゲート電極
７、コンタクト層６Ａにオーミック接合をなすソース電
極８、ドレイン電極９を有している。
【０００３】図３を参照すると、チャネル層４Ａとして
Ｉｎx Ｇａ1-x Ａｓ層を用い、これをＡｌx Ｇ1-x Ａｓ
層で挟む場合特にｘ≦０．５で両者のバッドギャップ差
が大きくとれ格子定数もよく一致しているのでチャネル
層内に電子を閉じ込めるのに都合がよい。チャネル層４
Ａは２つの障壁層３Ａ、５Ａで挟まれて伝導帯に量子井
戸が形成される。図２の従来例ではＩｎ組成比ｘは０．
５と大きいため、低Ｉｎ組成比との場合に比べ、チャネ
ル層のバンドギャップは約０．７ｅＶと小さく、電子の
有効質量も小さいため、モビリティは高い。また、障壁
層とチャネル層との間の電位差は約０．３ｅＶと大き
く、電子のバッファ側への染みだしを低減し、ドレイン
コンダクタンス（ｇｄ）の低減、相互コンダクタンス
（ｇｍ）の向上を生み出そうとしている。これらは、高
周波動作時に利得を向上させる。ここで、これらの効果
はチャネル層と障壁層のＩｎ比が高い事に起因している
が、これらは格子定数がＧａＡｓと約０．０２ｎｍ異な
っているため、半絶縁性ＧａＡｓ基板１上に直接臨界膜
厚である約５ｎｍ以上積層すると、転位を発生させてし
まう。ここでは、そのために、バッファ層２Ａの成長温
度を通常の５２０℃から４５０℃に下げストイキオメト
リからの微少なずれを発生させる事、Ｉｎ組成比を１側
で０とし厚さとともに０．５まで徐々に増加させる事お
よび膜厚を１０００ｎｍと大きくする事により転位、歪
の発生を抑えようとしている。
Ｉｎx Ｇａ1-x Ａｓ層を用い、これをＡｌx Ｇ1-x Ａｓ
層で挟む場合特にｘ≦０．５で両者のバッドギャップ差
が大きくとれ格子定数もよく一致しているのでチャネル
層内に電子を閉じ込めるのに都合がよい。チャネル層４
Ａは２つの障壁層３Ａ、５Ａで挟まれて伝導帯に量子井
戸が形成される。図２の従来例ではＩｎ組成比ｘは０．
５と大きいため、低Ｉｎ組成比との場合に比べ、チャネ
ル層のバンドギャップは約０．７ｅＶと小さく、電子の
有効質量も小さいため、モビリティは高い。また、障壁
層とチャネル層との間の電位差は約０．３ｅＶと大き
く、電子のバッファ側への染みだしを低減し、ドレイン
コンダクタンス（ｇｄ）の低減、相互コンダクタンス
（ｇｍ）の向上を生み出そうとしている。これらは、高
周波動作時に利得を向上させる。ここで、これらの効果
はチャネル層と障壁層のＩｎ比が高い事に起因している
が、これらは格子定数がＧａＡｓと約０．０２ｎｍ異な
っているため、半絶縁性ＧａＡｓ基板１上に直接臨界膜
厚である約５ｎｍ以上積層すると、転位を発生させてし
まう。ここでは、そのために、バッファ層２Ａの成長温
度を通常の５２０℃から４５０℃に下げストイキオメト
リからの微少なずれを発生させる事、Ｉｎ組成比を１側
で０とし厚さとともに０．５まで徐々に増加させる事お
よび膜厚を１０００ｎｍと大きくする事により転位、歪
の発生を抑えようとしている。
【０００４】図４は、第２の従来例を示す断面図であ
る。この従来例は半絶縁性ＧａＡｓ基板１、膜厚１００
０ｎｍのＩｎ0.2 Ｇａ0.8 Ａｓ層（バッファ層２Ｂ）、
膜厚５０ｎｍのノンドープＧａＡｓ層（第１の障壁層３
Ｂ）、膜厚１５ｎｍのＩｎ0.4Ｇａ0.6 Ａｓ層（チャネ
ル層４Ｂ）、膜厚５０ｎｍのシリコンドープＩｎ0.4 Ａ
ｌ0.6 Ａｓ層（第２の障壁層５Ｂ）、膜厚１００ｎｍの
シリコンドープＩｎ0.4Ｇａ0.6 Ａｓ層（コンタクト層
６Ｂ）及び、ソース電極８、ドレイン電極９、ゲート電
極７を有している。第１の従来例に準じた電気的特性が
期待される。
る。この従来例は半絶縁性ＧａＡｓ基板１、膜厚１００
０ｎｍのＩｎ0.2 Ｇａ0.8 Ａｓ層（バッファ層２Ｂ）、
膜厚５０ｎｍのノンドープＧａＡｓ層（第１の障壁層３
Ｂ）、膜厚１５ｎｍのＩｎ0.4Ｇａ0.6 Ａｓ層（チャネ
ル層４Ｂ）、膜厚５０ｎｍのシリコンドープＩｎ0.4 Ａ
ｌ0.6 Ａｓ層（第２の障壁層５Ｂ）、膜厚１００ｎｍの
シリコンドープＩｎ0.4Ｇａ0.6 Ａｓ層（コンタクト層
６Ｂ）及び、ソース電極８、ドレイン電極９、ゲート電
極７を有している。第１の従来例に準じた電気的特性が
期待される。
【０００５】この場合、第１の障壁層３ＢをＧａＡｓに
してバッファ層を不要にすることを狙ったものである
が、チャネル層４Ｂ、第２の障壁層５Ｂの厚さを臨界膜
厚以上にすることができない。そこで、チャネル層４Ｂ
の半分のＩｎ比０．２を有し、格子定数がＧａＡｓに近
いＩｎ0.2 Ｇａ0.4 Ａｓをバッファ層として挿入しその
膜厚を１０００ｎｍと大きくすることにより、特に第２
の障壁層５Ｂを臨界膜厚以上にしたときの歪や転移を緩
和している。
してバッファ層を不要にすることを狙ったものである
が、チャネル層４Ｂ、第２の障壁層５Ｂの厚さを臨界膜
厚以上にすることができない。そこで、チャネル層４Ｂ
の半分のＩｎ比０．２を有し、格子定数がＧａＡｓに近
いＩｎ0.2 Ｇａ0.4 Ａｓをバッファ層として挿入しその
膜厚を１０００ｎｍと大きくすることにより、特に第２
の障壁層５Ｂを臨界膜厚以上にしたときの歪や転移を緩
和している。
【０００６】Ｉｎ組成比ｘが０．２以下ならば、半絶縁
性ＧａＡｓ基板上に直接あるいはＧａＡｓバッファ層を
介してＩｎx Ａｌ1-x Ａｓ層を障壁層として更にＩｎx
Ｇａ1-x Ａｓ層をチャネル層として積層してヘテロ接合
ＦＥＴを形成することができる。しかし、それではチャ
ネル層のバンドギャップが大きすぎて十分なｇｍが得ら
れない。また電子のチャネル層内への閉じ込めも十分で
はない。以上説明した第１，第２の従来例は、この欠点
を克服しようとして提案されたものであるが、必ずしも
それに成功していない。
性ＧａＡｓ基板上に直接あるいはＧａＡｓバッファ層を
介してＩｎx Ａｌ1-x Ａｓ層を障壁層として更にＩｎx
Ｇａ1-x Ａｓ層をチャネル層として積層してヘテロ接合
ＦＥＴを形成することができる。しかし、それではチャ
ネル層のバンドギャップが大きすぎて十分なｇｍが得ら
れない。また電子のチャネル層内への閉じ込めも十分で
はない。以上説明した第１，第２の従来例は、この欠点
を克服しようとして提案されたものであるが、必ずしも
それに成功していない。
【０００７】
【発明が解決しようとする課題】上述した第１の従来例
では成長温度を下げて、ストイキオメトリからのずれを
制御しようとするため実質的には制御困難で、結晶性は
劣化する。また、グレーディッド成長に大膜厚を必要と
するため、成長途中で転位が発生してしまう。これらに
より、実際には正常な結晶成長、トランジスタ動作は実
現されていない。
では成長温度を下げて、ストイキオメトリからのずれを
制御しようとするため実質的には制御困難で、結晶性は
劣化する。また、グレーディッド成長に大膜厚を必要と
するため、成長途中で転位が発生してしまう。これらに
より、実際には正常な結晶成長、トランジスタ動作は実
現されていない。
【０００８】また、第２の従来例では、転位等は低減さ
れ、結晶性に問題は小さいが、第１の実施例よりバンド
ギャップの小さいＧａＡｓやＩｎ0.4 Ａｌ0.6 Ａｓを障
壁層に用いているため、チャネル層中の電子が障壁層に
流れて漏れ電流成分となるため、ｇｄの低減、ｇｍの向
上は実現できず、トランジスタ特性としては改善されて
いない。
れ、結晶性に問題は小さいが、第１の実施例よりバンド
ギャップの小さいＧａＡｓやＩｎ0.4 Ａｌ0.6 Ａｓを障
壁層に用いているため、チャネル層中の電子が障壁層に
流れて漏れ電流成分となるため、ｇｄの低減、ｇｍの向
上は実現できず、トランジスタ特性としては改善されて
いない。
【０００９】すなわちＩｎ組成比０．２のヘテロ接合Ｆ
ＥＴより良好なＦＥＴの実現は困難である。
ＥＴより良好なＦＥＴの実現は困難である。
【００１０】
【課題を解決するための手段】本発明のヘテロ接合ＦＥ
Ｔは、半絶縁性ＧａＡｓ基板と、前記半絶縁性ＧａＡｓ
基板の一表面を被覆する高々臨界膜厚のノンドープＩｎ
y/2 Ａｌ1-y/2 Ａｓ層（０＜ｙ＜１）からなるバッファ
層と、ノンドープＡｌＡｓ層およびノンドープＩｎy Ａ
ｌ1-y Ａｓ層（０＜ｙ＜１）からなり前記第１の障壁層
を被覆するチャネル層と、Ｎ型Ｉｎy Ａｌ1-y Ａｓ層
（０＜ｙ＜１）からなり前記チャネル層を被覆する第２
の障壁層と、前記第２の障壁層を選択的に被覆してショ
ットキー接合をなすゲート電極と、前記第２の障壁層を
それぞれコンタクト層を介して被覆し前記ゲート電極を
間に挟んで配置されたドレイン電極およびソース電極と
を有しているというものである。
Ｔは、半絶縁性ＧａＡｓ基板と、前記半絶縁性ＧａＡｓ
基板の一表面を被覆する高々臨界膜厚のノンドープＩｎ
y/2 Ａｌ1-y/2 Ａｓ層（０＜ｙ＜１）からなるバッファ
層と、ノンドープＡｌＡｓ層およびノンドープＩｎy Ａ
ｌ1-y Ａｓ層（０＜ｙ＜１）からなり前記第１の障壁層
を被覆するチャネル層と、Ｎ型Ｉｎy Ａｌ1-y Ａｓ層
（０＜ｙ＜１）からなり前記チャネル層を被覆する第２
の障壁層と、前記第２の障壁層を選択的に被覆してショ
ットキー接合をなすゲート電極と、前記第２の障壁層を
それぞれコンタクト層を介して被覆し前記ゲート電極を
間に挟んで配置されたドレイン電極およびソース電極と
を有しているというものである。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。図１は一実施例を示す断面図である。
る。図１は一実施例を示す断面図である。
【００１２】この実施例のヘテロ接合ＦＥＴは、半絶縁
性ＧａＡｓ基板１と、半絶縁性ＧａＡｓ基板１の一表面
を被覆する臨界膜厚１５ｎｍののノンドープＩｎ0.25Ａ
ｌ0.75Ａｓ層からなるバッファ層２と、厚さ２０ｎｍの
ノンドープＡｌＡｓ層３−１および厚さ１５ｎｍのノン
ドープＩｎ0.5 Ａｌ0.5 Ａｓ層３−２からなりバッファ
層２を被覆する第１の障壁層３と、厚さ１５ｎｍ以上、
例えば２０ｎｍのノンドープＩｎ0.5 Ｇａ0.5 Ａｓ層か
らなり第１の障壁層３を被覆するチャネル層４と、厚さ
５０ｎｍのＮ型Ｉｎ0.5 Ａｌ0.5 Ａｓ層（１×１０18ｃ
ｍ-3のシリコンがドーピングされている）からなりチャ
ネル層４を被覆する第２の障壁層５と、第２の障壁層５
を選択的に被覆してショットキー接合をなすゲート電極
７と、第２の障壁層５をそれぞれコンタクト層６（厚さ
６０ｎｍのＮ型Ｉｎ0.5 Ｇａ0.5Ａｓ層）を介して被覆
しゲート電極７を間に挟んで配置されたドレイン電極９
およびソース電極８とを有している。
性ＧａＡｓ基板１と、半絶縁性ＧａＡｓ基板１の一表面
を被覆する臨界膜厚１５ｎｍののノンドープＩｎ0.25Ａ
ｌ0.75Ａｓ層からなるバッファ層２と、厚さ２０ｎｍの
ノンドープＡｌＡｓ層３−１および厚さ１５ｎｍのノン
ドープＩｎ0.5 Ａｌ0.5 Ａｓ層３−２からなりバッファ
層２を被覆する第１の障壁層３と、厚さ１５ｎｍ以上、
例えば２０ｎｍのノンドープＩｎ0.5 Ｇａ0.5 Ａｓ層か
らなり第１の障壁層３を被覆するチャネル層４と、厚さ
５０ｎｍのＮ型Ｉｎ0.5 Ａｌ0.5 Ａｓ層（１×１０18ｃ
ｍ-3のシリコンがドーピングされている）からなりチャ
ネル層４を被覆する第２の障壁層５と、第２の障壁層５
を選択的に被覆してショットキー接合をなすゲート電極
７と、第２の障壁層５をそれぞれコンタクト層６（厚さ
６０ｎｍのＮ型Ｉｎ0.5 Ｇａ0.5Ａｓ層）を介して被覆
しゲート電極７を間に挟んで配置されたドレイン電極９
およびソース電極８とを有している。
【００１３】チャネル層４は第１の従来例と同じ組成比
のＩｎ0.5 Ｇａ0.5 Ａｓ層であるので、バンドギャップ
は０．７ｅＶと小さく電子の有効質量は小さいため、高
移動度を有する。障壁層の１部にバンドギャップが２．
２ｅｖと大きいノンドープＡｌＡｓ層３−１を有してい
るので伝導帯側では、チャネル層との間の差は０．６ｅ
Ｖ近くになり、チャネル層内への電子の閉じこめ作用は
大きく、Ｉｎ比０．２の場合に比べ、ｇｄは約１／２、
ｇｍは約２倍に向上する。これにより、ミリ波帯で利得
は２倍以上に向上する。
のＩｎ0.5 Ｇａ0.5 Ａｓ層であるので、バンドギャップ
は０．７ｅＶと小さく電子の有効質量は小さいため、高
移動度を有する。障壁層の１部にバンドギャップが２．
２ｅｖと大きいノンドープＡｌＡｓ層３−１を有してい
るので伝導帯側では、チャネル層との間の差は０．６ｅ
Ｖ近くになり、チャネル層内への電子の閉じこめ作用は
大きく、Ｉｎ比０．２の場合に比べ、ｇｄは約１／２、
ｇｍは約２倍に向上する。これにより、ミリ波帯で利得
は２倍以上に向上する。
【００１４】図３を参照すると、Ｉｎ0.5 Ｇａ0.5 Ａ
ｓ、Ｉｎ0.5 Ａｌ0.5 ＡｓはＧａＡｓと格子定数が約
０．０２ｎｍ異なるため、ＧａＡｓ基板上に直接臨界膜
厚である５ｎｍ以上成長すると歪や転位を生じてしま
う。ＡｌＡｓはＧａＡｓと殆ど同じ格子定数を有してい
る。従ってノンドープＡｌＡｓ層３−１はＧａＡｓ基板
１上に直接成長できるが、３−２や４を臨界膜厚以上に
成長させることはできない。しかし、本実施例のよう
に、臨界膜厚以下のＩｎ0.25Ａｌ0.75Ａｓ層（バッファ
層２）を介して３−１，３−２を成長させると、３−
１，３−２間の歪、転位につながる応力を緩和させるこ
とができ、各々の臨界膜厚より大きい前述の膜厚まで成
長を可能にしている。また、バッファ層の臨界膜厚以下
にする事で、半絶縁性ＧａＡｓ基板１上に転位無く直接
成長可能となっている。
ｓ、Ｉｎ0.5 Ａｌ0.5 ＡｓはＧａＡｓと格子定数が約
０．０２ｎｍ異なるため、ＧａＡｓ基板上に直接臨界膜
厚である５ｎｍ以上成長すると歪や転位を生じてしま
う。ＡｌＡｓはＧａＡｓと殆ど同じ格子定数を有してい
る。従ってノンドープＡｌＡｓ層３−１はＧａＡｓ基板
１上に直接成長できるが、３−２や４を臨界膜厚以上に
成長させることはできない。しかし、本実施例のよう
に、臨界膜厚以下のＩｎ0.25Ａｌ0.75Ａｓ層（バッファ
層２）を介して３−１，３−２を成長させると、３−
１，３−２間の歪、転位につながる応力を緩和させるこ
とができ、各々の臨界膜厚より大きい前述の膜厚まで成
長を可能にしている。また、バッファ層の臨界膜厚以下
にする事で、半絶縁性ＧａＡｓ基板１上に転位無く直接
成長可能となっている。
【００１５】本実施例は、第１の従来例のように成長温
度を下げて形成する必要は無く、バッファ層２の膜厚も
臨界膜厚以下で、さらにバッファ層２によりノンドープ
ＡｌＡｓ層３−１，ノンドープＩｎ0.5 Ａｌ0.5 Ａｓ層
３−２間の応力は緩和されるため、ストイキオメトリか
らのずれに起因した結晶性の劣化、成長中の転位の発生
は防止される。さらに、第２の従来例において問題とな
る漏れ電流は、障壁層にすべて同一Ｉｎ比でＩｎＧａＡ
ｓ系に比べバンドギャップの大きいＩｎＡｌＡｓ系を用
いている事により１／２以下に低減される。
度を下げて形成する必要は無く、バッファ層２の膜厚も
臨界膜厚以下で、さらにバッファ層２によりノンドープ
ＡｌＡｓ層３−１，ノンドープＩｎ0.5 Ａｌ0.5 Ａｓ層
３−２間の応力は緩和されるため、ストイキオメトリか
らのずれに起因した結晶性の劣化、成長中の転位の発生
は防止される。さらに、第２の従来例において問題とな
る漏れ電流は、障壁層にすべて同一Ｉｎ比でＩｎＧａＡ
ｓ系に比べバンドギャップの大きいＩｎＡｌＡｓ系を用
いている事により１／２以下に低減される。
【００１６】この実施例において、バッファ層２として
厚さ２０ｎｍのノンドープＩｎ0.2Ａｌ0.8 Ａｓ層、第
１の障壁層３として厚さ２０ｎｍのノンドープＡｌＡｓ
層と厚さ１５ｎｍのノンドープＩｎ0.4 Ａｌ0.6 Ａｓ層
との積層膜、チャネル層４として厚さ１５ｎｍのノンド
ープＩｎ0.4 Ｇａ0.6 Ａｓ層、第２の障壁層５として厚
さ５０ｎｍのＮ型Ｉｎ0.4 Ａｌ0.6 Ａｓ層、コンタクト
層６として厚さ６０ｎｍのＮ型Ｉｎ0.4 Ｇａ0.6 Ａｓ層
をそれぞれ用いることにより、ほぼ同様の電気的特性の
ヘテロ接合ＦＥＴを実現できるが、バッファ層のＩｎ組
成比が０．２と小さく格子定数がＧａＡｓに近くなるの
で臨界膜厚は２０ｎｍとなりそれだけ厚く堆積でき格子
不整合による歪や転位の発生を一層確実に達成できる利
点がある。
厚さ２０ｎｍのノンドープＩｎ0.2Ａｌ0.8 Ａｓ層、第
１の障壁層３として厚さ２０ｎｍのノンドープＡｌＡｓ
層と厚さ１５ｎｍのノンドープＩｎ0.4 Ａｌ0.6 Ａｓ層
との積層膜、チャネル層４として厚さ１５ｎｍのノンド
ープＩｎ0.4 Ｇａ0.6 Ａｓ層、第２の障壁層５として厚
さ５０ｎｍのＮ型Ｉｎ0.4 Ａｌ0.6 Ａｓ層、コンタクト
層６として厚さ６０ｎｍのＮ型Ｉｎ0.4 Ｇａ0.6 Ａｓ層
をそれぞれ用いることにより、ほぼ同様の電気的特性の
ヘテロ接合ＦＥＴを実現できるが、バッファ層のＩｎ組
成比が０．２と小さく格子定数がＧａＡｓに近くなるの
で臨界膜厚は２０ｎｍとなりそれだけ厚く堆積でき格子
不整合による歪や転位の発生を一層確実に達成できる利
点がある。
【００１７】
【発明の効果】以上説明したように本発明は半絶縁性Ｇ
ａＡｓ基板上に臨界膜厚以下のノンドープＩｎy/2 Ａｌ
1-y/2 Ａｓ層を設けて、ノンドープＡｌＡｓおよびノン
ドープＩｎy Ａｌ1-y Ａｓ層からなる第１の障壁層、Ｉ
ｎy Ｇａ1-y Ａｓ層からなるチャネル層およびＮ型Ｉｎ
y Ａｌ1-y Ａｓ層からなる第２の障壁層を設けることに
より、０．２＜ｙ≦０．５の組成比の範囲で良質のチャ
ネル層を１５ｎｍ以上の厚さに形成することができるの
で、ｙ＝０．２のヘテロ接合ＦＥＴに比べて漏れ電流お
よびドレインコンダクタンスｇｄが１／２以下で相互コ
ンダクタンスｇｍが２倍以上のミリ波帯で動作するヘテ
ロ接合ＦＥＴが実現できるという効果がある。
ａＡｓ基板上に臨界膜厚以下のノンドープＩｎy/2 Ａｌ
1-y/2 Ａｓ層を設けて、ノンドープＡｌＡｓおよびノン
ドープＩｎy Ａｌ1-y Ａｓ層からなる第１の障壁層、Ｉ
ｎy Ｇａ1-y Ａｓ層からなるチャネル層およびＮ型Ｉｎ
y Ａｌ1-y Ａｓ層からなる第２の障壁層を設けることに
より、０．２＜ｙ≦０．５の組成比の範囲で良質のチャ
ネル層を１５ｎｍ以上の厚さに形成することができるの
で、ｙ＝０．２のヘテロ接合ＦＥＴに比べて漏れ電流お
よびドレインコンダクタンスｇｄが１／２以下で相互コ
ンダクタンスｇｍが２倍以上のミリ波帯で動作するヘテ
ロ接合ＦＥＴが実現できるという効果がある。
【図１】本発明の一実施例を示す断面図である。
【図２】第１の従来例を示す断面図である。
【図３】本発明の説明に使用するグラフである。
【図４】第２の従来例を示す断面図である。
１ 半絶縁性ＧａＡｓ基板 ２，２Ａ，２Ｂ バッファ層 ３，３Ａ，３Ｂ 第１の障壁層 ４，４Ａ，４Ｂ チャネル層 ５，５Ａ，５Ｂ 第２の障壁層 ６，６Ａ，６Ｂ コンタクト層 ７ ゲート電極 ８ ソース電極 ９ ドレイン電極
Claims (2)
- 【請求項１】 半絶縁性ＧａＡｓ基板と、前記半絶縁性
ＧａＡｓ基板の一表面を被覆する高々臨界膜厚のノンド
ープＩｎy/2 Ａｌ1-y/2 Ａｓ層（０＜ｙ＜１）からなる
バッファ層と、ノンドープＡｌＡｓ層およびノンドープ
Ｉｎy Ａｌ1-y Ａｓ層（０＜ｙ＜１）からなり前記第１
の障壁層を被覆するチャネル層と、Ｎ型Ｉｎy Ａｌ1-y
Ａｓ層（０＜ｙ＜１）からなり前記チャネル層を被覆す
る第２の障壁層と、前記第２の障壁層を選択的に被覆し
てショットキー接合をなすゲート電極と、前記第２の障
壁層をそれぞれコンタクト層を介して被覆し前記ゲート
電極を間に挟んで配置されたドレイン電極およびソース
電極とを有していることを特徴とするヘテロ接合ＦＥ
Ｔ。 - 【請求項２】 ０＜ｙ≦０．５であり、ＡｌＡｓ層の膜
厚が高々２０ｎｍ、ノンドープＩｎy Ｇａ1-y Ａｓ層の
膜厚が高々１５ｎｍである請求項１記載のヘテロ接合Ｆ
ＥＴ。
Priority Applications (2)
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|---|---|---|---|
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| US08/359,905 US5550388A (en) | 1993-12-22 | 1994-12-20 | Heterojunction FET having barrier layer consisting of two layers between channel and buffer layers |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324967A JP2611735B2 (ja) | 1993-12-22 | 1993-12-22 | ヘテロ接合ｆｅｔ |
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|---|---|
| JPH07183494A true JPH07183494A (ja) | 1995-07-21 |
| JP2611735B2 JP2611735B2 (ja) | 1997-05-21 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5324967A Expired - Fee Related JP2611735B2 (ja) | 1993-12-22 | 1993-12-22 | ヘテロ接合ｆｅｔ |
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| JP (1) | JP2611735B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245345A (ja) * | 2005-03-03 | 2006-09-14 | Nec Corp | 半導体受光素子 |
| KR100548047B1 (ko) * | 1996-12-25 | 2007-11-09 | 가부시키가이샤 무라타 세이사쿠쇼 | 전계효과트랜지스터 |
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|---|---|---|---|---|
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| US6242293B1 (en) * | 1998-06-30 | 2001-06-05 | The Whitaker Corporation | Process for fabricating double recess pseudomorphic high electron mobility transistor structures |
| US6307221B1 (en) | 1998-11-18 | 2001-10-23 | The Whitaker Corporation | InxGa1-xP etch stop layer for double recess pseudomorphic high electron mobility transistor structures |
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| US11309412B1 (en) * | 2017-05-17 | 2022-04-19 | Northrop Grumman Systems Corporation | Shifting the pinch-off voltage of an InP high electron mobility transistor with a metal ring |
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|---|---|---|---|---|
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| JPH01143270A (ja) * | 1987-11-27 | 1989-06-05 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP3044399B2 (ja) * | 1990-05-23 | 2000-05-22 | 富士通株式会社 | Ｈｅｍｔ及びその製造方法 |
| FR2679071B1 (fr) * | 1991-07-08 | 1997-04-11 | France Telecom | Transistor a effet de champ, a couches minces de bande d'energie controlee. |
| JP3173080B2 (ja) * | 1991-12-05 | 2001-06-04 | 日本電気株式会社 | 電界効果トランジスタ |
| US5367182A (en) * | 1992-03-25 | 1994-11-22 | Nippondenso Co., Ltd. | Compound semiconductor device for reducing the influence of resistance anisotropy on operating characteristics thereof |
-
1993
- 1993-12-22 JP JP5324967A patent/JP2611735B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-20 US US08/359,905 patent/US5550388A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100548047B1 (ko) * | 1996-12-25 | 2007-11-09 | 가부시키가이샤 무라타 세이사쿠쇼 | 전계효과트랜지스터 |
| JP2006245345A (ja) * | 2005-03-03 | 2006-09-14 | Nec Corp | 半導体受光素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2611735B2 (ja) | 1997-05-21 |
| US5550388A (en) | 1996-08-27 |
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