JPH07183494A - ヘテロ接合fet - Google Patents
ヘテロ接合fetInfo
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- JPH07183494A JPH07183494A JP5324967A JP32496793A JPH07183494A JP H07183494 A JPH07183494 A JP H07183494A JP 5324967 A JP5324967 A JP 5324967A JP 32496793 A JP32496793 A JP 32496793A JP H07183494 A JPH07183494 A JP H07183494A
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- 239000000758 substrate Substances 0.000 claims abstract description 18
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- 230000000694 effects Effects 0.000 description 3
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- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
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- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Abstract
(57)【要約】
【目的】ミリ波帯で使用するヘテロ接合FET半導体装
置において、半絶縁性GaAs基板上に形成でき、か
つ、高利得を得る事。 【構成】半絶縁性GaAs基板1上にノンドープIn
0.25Al0.75As層(2)を介してノンドープAlAs
層、ノンドープIn0.5 Al0.5 As層、ノンドープI
n0.5 Ga0.5 As層を堆積する。チャネル層のIn組
成比をこの例のように0.5まで大きくでき、高gmを
実現する。
置において、半絶縁性GaAs基板上に形成でき、か
つ、高利得を得る事。 【構成】半絶縁性GaAs基板1上にノンドープIn
0.25Al0.75As層(2)を介してノンドープAlAs
層、ノンドープIn0.5 Al0.5 As層、ノンドープI
n0.5 Ga0.5 As層を堆積する。チャネル層のIn組
成比をこの例のように0.5まで大きくでき、高gmを
実現する。
Description
【0001】
【産業上の利用分野】本発明は、ヘテロ接合FETに関
し、特に、GaAs基板上に形成したミリ波帯で高利得
が得られるヘテロ接合FETに関する。
し、特に、GaAs基板上に形成したミリ波帯で高利得
が得られるヘテロ接合FETに関する。
【0002】
【従来の技術】図2は、ミリ波帯で高利得のヘテロ接合
FETの第1の従来例を示す断面図である。この従来例
は半絶縁性GaAs基板1、膜厚1000nmのノンド
ープグレーディッドIn(0〜0.5)Al(1〜0.5)As層
(バッファ層2A)、膜厚100nmのノンドープIn
0.5 Al0.5 As層(第1の障壁層3A)膜厚15nm
のIn0.5 Ga0.5 As層(チャネル層4A)、膜厚5
0nmのシリコンドープのN型In0.5 Al0.5 As層
(第2の障壁層5A)膜厚100nmのシリコンドープ
のN型In0.5 Ga0.5 As層(コンタクト層6A)、
第2の障壁層5Aにショットキー接合するゲート電極
7、コンタクト層6Aにオーミック接合をなすソース電
極8、ドレイン電極9を有している。
FETの第1の従来例を示す断面図である。この従来例
は半絶縁性GaAs基板1、膜厚1000nmのノンド
ープグレーディッドIn(0〜0.5)Al(1〜0.5)As層
(バッファ層2A)、膜厚100nmのノンドープIn
0.5 Al0.5 As層(第1の障壁層3A)膜厚15nm
のIn0.5 Ga0.5 As層(チャネル層4A)、膜厚5
0nmのシリコンドープのN型In0.5 Al0.5 As層
(第2の障壁層5A)膜厚100nmのシリコンドープ
のN型In0.5 Ga0.5 As層(コンタクト層6A)、
第2の障壁層5Aにショットキー接合するゲート電極
7、コンタクト層6Aにオーミック接合をなすソース電
極8、ドレイン電極9を有している。
【0003】図3を参照すると、チャネル層4Aとして
Inx Ga1-x As層を用い、これをAlx G1-x As
層で挟む場合特にx≦0.5で両者のバッドギャップ差
が大きくとれ格子定数もよく一致しているのでチャネル
層内に電子を閉じ込めるのに都合がよい。チャネル層4
Aは2つの障壁層3A、5Aで挟まれて伝導帯に量子井
戸が形成される。図2の従来例ではIn組成比xは0.
5と大きいため、低In組成比との場合に比べ、チャネ
ル層のバンドギャップは約0.7eVと小さく、電子の
有効質量も小さいため、モビリティは高い。また、障壁
層とチャネル層との間の電位差は約0.3eVと大き
く、電子のバッファ側への染みだしを低減し、ドレイン
コンダクタンス(gd)の低減、相互コンダクタンス
(gm)の向上を生み出そうとしている。これらは、高
周波動作時に利得を向上させる。ここで、これらの効果
はチャネル層と障壁層のIn比が高い事に起因している
が、これらは格子定数がGaAsと約0.02nm異な
っているため、半絶縁性GaAs基板1上に直接臨界膜
厚である約5nm以上積層すると、転位を発生させてし
まう。ここでは、そのために、バッファ層2Aの成長温
度を通常の520℃から450℃に下げストイキオメト
リからの微少なずれを発生させる事、In組成比を1側
で0とし厚さとともに0.5まで徐々に増加させる事お
よび膜厚を1000nmと大きくする事により転位、歪
の発生を抑えようとしている。
Inx Ga1-x As層を用い、これをAlx G1-x As
層で挟む場合特にx≦0.5で両者のバッドギャップ差
が大きくとれ格子定数もよく一致しているのでチャネル
層内に電子を閉じ込めるのに都合がよい。チャネル層4
Aは2つの障壁層3A、5Aで挟まれて伝導帯に量子井
戸が形成される。図2の従来例ではIn組成比xは0.
5と大きいため、低In組成比との場合に比べ、チャネ
ル層のバンドギャップは約0.7eVと小さく、電子の
有効質量も小さいため、モビリティは高い。また、障壁
層とチャネル層との間の電位差は約0.3eVと大き
く、電子のバッファ側への染みだしを低減し、ドレイン
コンダクタンス(gd)の低減、相互コンダクタンス
(gm)の向上を生み出そうとしている。これらは、高
周波動作時に利得を向上させる。ここで、これらの効果
はチャネル層と障壁層のIn比が高い事に起因している
が、これらは格子定数がGaAsと約0.02nm異な
っているため、半絶縁性GaAs基板1上に直接臨界膜
厚である約5nm以上積層すると、転位を発生させてし
まう。ここでは、そのために、バッファ層2Aの成長温
度を通常の520℃から450℃に下げストイキオメト
リからの微少なずれを発生させる事、In組成比を1側
で0とし厚さとともに0.5まで徐々に増加させる事お
よび膜厚を1000nmと大きくする事により転位、歪
の発生を抑えようとしている。
【0004】図4は、第2の従来例を示す断面図であ
る。この従来例は半絶縁性GaAs基板1、膜厚100
0nmのIn0.2 Ga0.8 As層(バッファ層2B)、
膜厚50nmのノンドープGaAs層(第1の障壁層3
B)、膜厚15nmのIn0.4Ga0.6 As層(チャネ
ル層4B)、膜厚50nmのシリコンドープIn0.4 A
l0.6 As層(第2の障壁層5B)、膜厚100nmの
シリコンドープIn0.4Ga0.6 As層(コンタクト層
6B)及び、ソース電極8、ドレイン電極9、ゲート電
極7を有している。第1の従来例に準じた電気的特性が
期待される。
る。この従来例は半絶縁性GaAs基板1、膜厚100
0nmのIn0.2 Ga0.8 As層(バッファ層2B)、
膜厚50nmのノンドープGaAs層(第1の障壁層3
B)、膜厚15nmのIn0.4Ga0.6 As層(チャネ
ル層4B)、膜厚50nmのシリコンドープIn0.4 A
l0.6 As層(第2の障壁層5B)、膜厚100nmの
シリコンドープIn0.4Ga0.6 As層(コンタクト層
6B)及び、ソース電極8、ドレイン電極9、ゲート電
極7を有している。第1の従来例に準じた電気的特性が
期待される。
【0005】この場合、第1の障壁層3BをGaAsに
してバッファ層を不要にすることを狙ったものである
が、チャネル層4B、第2の障壁層5Bの厚さを臨界膜
厚以上にすることができない。そこで、チャネル層4B
の半分のIn比0.2を有し、格子定数がGaAsに近
いIn0.2 Ga0.4 Asをバッファ層として挿入しその
膜厚を1000nmと大きくすることにより、特に第2
の障壁層5Bを臨界膜厚以上にしたときの歪や転移を緩
和している。
してバッファ層を不要にすることを狙ったものである
が、チャネル層4B、第2の障壁層5Bの厚さを臨界膜
厚以上にすることができない。そこで、チャネル層4B
の半分のIn比0.2を有し、格子定数がGaAsに近
いIn0.2 Ga0.4 Asをバッファ層として挿入しその
膜厚を1000nmと大きくすることにより、特に第2
の障壁層5Bを臨界膜厚以上にしたときの歪や転移を緩
和している。
【0006】In組成比xが0.2以下ならば、半絶縁
性GaAs基板上に直接あるいはGaAsバッファ層を
介してInx Al1-x As層を障壁層として更にInx
Ga1-x As層をチャネル層として積層してヘテロ接合
FETを形成することができる。しかし、それではチャ
ネル層のバンドギャップが大きすぎて十分なgmが得ら
れない。また電子のチャネル層内への閉じ込めも十分で
はない。以上説明した第1,第2の従来例は、この欠点
を克服しようとして提案されたものであるが、必ずしも
それに成功していない。
性GaAs基板上に直接あるいはGaAsバッファ層を
介してInx Al1-x As層を障壁層として更にInx
Ga1-x As層をチャネル層として積層してヘテロ接合
FETを形成することができる。しかし、それではチャ
ネル層のバンドギャップが大きすぎて十分なgmが得ら
れない。また電子のチャネル層内への閉じ込めも十分で
はない。以上説明した第1,第2の従来例は、この欠点
を克服しようとして提案されたものであるが、必ずしも
それに成功していない。
【0007】
【発明が解決しようとする課題】上述した第1の従来例
では成長温度を下げて、ストイキオメトリからのずれを
制御しようとするため実質的には制御困難で、結晶性は
劣化する。また、グレーディッド成長に大膜厚を必要と
するため、成長途中で転位が発生してしまう。これらに
より、実際には正常な結晶成長、トランジスタ動作は実
現されていない。
では成長温度を下げて、ストイキオメトリからのずれを
制御しようとするため実質的には制御困難で、結晶性は
劣化する。また、グレーディッド成長に大膜厚を必要と
するため、成長途中で転位が発生してしまう。これらに
より、実際には正常な結晶成長、トランジスタ動作は実
現されていない。
【0008】また、第2の従来例では、転位等は低減さ
れ、結晶性に問題は小さいが、第1の実施例よりバンド
ギャップの小さいGaAsやIn0.4 Al0.6 Asを障
壁層に用いているため、チャネル層中の電子が障壁層に
流れて漏れ電流成分となるため、gdの低減、gmの向
上は実現できず、トランジスタ特性としては改善されて
いない。
れ、結晶性に問題は小さいが、第1の実施例よりバンド
ギャップの小さいGaAsやIn0.4 Al0.6 Asを障
壁層に用いているため、チャネル層中の電子が障壁層に
流れて漏れ電流成分となるため、gdの低減、gmの向
上は実現できず、トランジスタ特性としては改善されて
いない。
【0009】すなわちIn組成比0.2のヘテロ接合F
ETより良好なFETの実現は困難である。
ETより良好なFETの実現は困難である。
【0010】
【課題を解決するための手段】本発明のヘテロ接合FE
Tは、半絶縁性GaAs基板と、前記半絶縁性GaAs
基板の一表面を被覆する高々臨界膜厚のノンドープIn
y/2 Al1-y/2 As層(0<y<1)からなるバッファ
層と、ノンドープAlAs層およびノンドープIny A
l1-y As層(0<y<1)からなり前記第1の障壁層
を被覆するチャネル層と、N型Iny Al1-y As層
(0<y<1)からなり前記チャネル層を被覆する第2
の障壁層と、前記第2の障壁層を選択的に被覆してショ
ットキー接合をなすゲート電極と、前記第2の障壁層を
それぞれコンタクト層を介して被覆し前記ゲート電極を
間に挟んで配置されたドレイン電極およびソース電極と
を有しているというものである。
Tは、半絶縁性GaAs基板と、前記半絶縁性GaAs
基板の一表面を被覆する高々臨界膜厚のノンドープIn
y/2 Al1-y/2 As層(0<y<1)からなるバッファ
層と、ノンドープAlAs層およびノンドープIny A
l1-y As層(0<y<1)からなり前記第1の障壁層
を被覆するチャネル層と、N型Iny Al1-y As層
(0<y<1)からなり前記チャネル層を被覆する第2
の障壁層と、前記第2の障壁層を選択的に被覆してショ
ットキー接合をなすゲート電極と、前記第2の障壁層を
それぞれコンタクト層を介して被覆し前記ゲート電極を
間に挟んで配置されたドレイン電極およびソース電極と
を有しているというものである。
【0011】
【実施例】次に、本発明について図面を参照して説明す
る。図1は一実施例を示す断面図である。
る。図1は一実施例を示す断面図である。
【0012】この実施例のヘテロ接合FETは、半絶縁
性GaAs基板1と、半絶縁性GaAs基板1の一表面
を被覆する臨界膜厚15nmののノンドープIn0.25A
l0.75As層からなるバッファ層2と、厚さ20nmの
ノンドープAlAs層3−1および厚さ15nmのノン
ドープIn0.5 Al0.5 As層3−2からなりバッファ
層2を被覆する第1の障壁層3と、厚さ15nm以上、
例えば20nmのノンドープIn0.5 Ga0.5 As層か
らなり第1の障壁層3を被覆するチャネル層4と、厚さ
50nmのN型In0.5 Al0.5 As層(1×1018c
m-3のシリコンがドーピングされている)からなりチャ
ネル層4を被覆する第2の障壁層5と、第2の障壁層5
を選択的に被覆してショットキー接合をなすゲート電極
7と、第2の障壁層5をそれぞれコンタクト層6(厚さ
60nmのN型In0.5 Ga0.5As層)を介して被覆
しゲート電極7を間に挟んで配置されたドレイン電極9
およびソース電極8とを有している。
性GaAs基板1と、半絶縁性GaAs基板1の一表面
を被覆する臨界膜厚15nmののノンドープIn0.25A
l0.75As層からなるバッファ層2と、厚さ20nmの
ノンドープAlAs層3−1および厚さ15nmのノン
ドープIn0.5 Al0.5 As層3−2からなりバッファ
層2を被覆する第1の障壁層3と、厚さ15nm以上、
例えば20nmのノンドープIn0.5 Ga0.5 As層か
らなり第1の障壁層3を被覆するチャネル層4と、厚さ
50nmのN型In0.5 Al0.5 As層(1×1018c
m-3のシリコンがドーピングされている)からなりチャ
ネル層4を被覆する第2の障壁層5と、第2の障壁層5
を選択的に被覆してショットキー接合をなすゲート電極
7と、第2の障壁層5をそれぞれコンタクト層6(厚さ
60nmのN型In0.5 Ga0.5As層)を介して被覆
しゲート電極7を間に挟んで配置されたドレイン電極9
およびソース電極8とを有している。
【0013】チャネル層4は第1の従来例と同じ組成比
のIn0.5 Ga0.5 As層であるので、バンドギャップ
は0.7eVと小さく電子の有効質量は小さいため、高
移動度を有する。障壁層の1部にバンドギャップが2.
2evと大きいノンドープAlAs層3−1を有してい
るので伝導帯側では、チャネル層との間の差は0.6e
V近くになり、チャネル層内への電子の閉じこめ作用は
大きく、In比0.2の場合に比べ、gdは約1/2、
gmは約2倍に向上する。これにより、ミリ波帯で利得
は2倍以上に向上する。
のIn0.5 Ga0.5 As層であるので、バンドギャップ
は0.7eVと小さく電子の有効質量は小さいため、高
移動度を有する。障壁層の1部にバンドギャップが2.
2evと大きいノンドープAlAs層3−1を有してい
るので伝導帯側では、チャネル層との間の差は0.6e
V近くになり、チャネル層内への電子の閉じこめ作用は
大きく、In比0.2の場合に比べ、gdは約1/2、
gmは約2倍に向上する。これにより、ミリ波帯で利得
は2倍以上に向上する。
【0014】図3を参照すると、In0.5 Ga0.5 A
s、In0.5 Al0.5 AsはGaAsと格子定数が約
0.02nm異なるため、GaAs基板上に直接臨界膜
厚である5nm以上成長すると歪や転位を生じてしま
う。AlAsはGaAsと殆ど同じ格子定数を有してい
る。従ってノンドープAlAs層3−1はGaAs基板
1上に直接成長できるが、3−2や4を臨界膜厚以上に
成長させることはできない。しかし、本実施例のよう
に、臨界膜厚以下のIn0.25Al0.75As層(バッファ
層2)を介して3−1,3−2を成長させると、3−
1,3−2間の歪、転位につながる応力を緩和させるこ
とができ、各々の臨界膜厚より大きい前述の膜厚まで成
長を可能にしている。また、バッファ層の臨界膜厚以下
にする事で、半絶縁性GaAs基板1上に転位無く直接
成長可能となっている。
s、In0.5 Al0.5 AsはGaAsと格子定数が約
0.02nm異なるため、GaAs基板上に直接臨界膜
厚である5nm以上成長すると歪や転位を生じてしま
う。AlAsはGaAsと殆ど同じ格子定数を有してい
る。従ってノンドープAlAs層3−1はGaAs基板
1上に直接成長できるが、3−2や4を臨界膜厚以上に
成長させることはできない。しかし、本実施例のよう
に、臨界膜厚以下のIn0.25Al0.75As層(バッファ
層2)を介して3−1,3−2を成長させると、3−
1,3−2間の歪、転位につながる応力を緩和させるこ
とができ、各々の臨界膜厚より大きい前述の膜厚まで成
長を可能にしている。また、バッファ層の臨界膜厚以下
にする事で、半絶縁性GaAs基板1上に転位無く直接
成長可能となっている。
【0015】本実施例は、第1の従来例のように成長温
度を下げて形成する必要は無く、バッファ層2の膜厚も
臨界膜厚以下で、さらにバッファ層2によりノンドープ
AlAs層3−1,ノンドープIn0.5 Al0.5 As層
3−2間の応力は緩和されるため、ストイキオメトリか
らのずれに起因した結晶性の劣化、成長中の転位の発生
は防止される。さらに、第2の従来例において問題とな
る漏れ電流は、障壁層にすべて同一In比でInGaA
s系に比べバンドギャップの大きいInAlAs系を用
いている事により1/2以下に低減される。
度を下げて形成する必要は無く、バッファ層2の膜厚も
臨界膜厚以下で、さらにバッファ層2によりノンドープ
AlAs層3−1,ノンドープIn0.5 Al0.5 As層
3−2間の応力は緩和されるため、ストイキオメトリか
らのずれに起因した結晶性の劣化、成長中の転位の発生
は防止される。さらに、第2の従来例において問題とな
る漏れ電流は、障壁層にすべて同一In比でInGaA
s系に比べバンドギャップの大きいInAlAs系を用
いている事により1/2以下に低減される。
【0016】この実施例において、バッファ層2として
厚さ20nmのノンドープIn0.2Al0.8 As層、第
1の障壁層3として厚さ20nmのノンドープAlAs
層と厚さ15nmのノンドープIn0.4 Al0.6 As層
との積層膜、チャネル層4として厚さ15nmのノンド
ープIn0.4 Ga0.6 As層、第2の障壁層5として厚
さ50nmのN型In0.4 Al0.6 As層、コンタクト
層6として厚さ60nmのN型In0.4 Ga0.6 As層
をそれぞれ用いることにより、ほぼ同様の電気的特性の
ヘテロ接合FETを実現できるが、バッファ層のIn組
成比が0.2と小さく格子定数がGaAsに近くなるの
で臨界膜厚は20nmとなりそれだけ厚く堆積でき格子
不整合による歪や転位の発生を一層確実に達成できる利
点がある。
厚さ20nmのノンドープIn0.2Al0.8 As層、第
1の障壁層3として厚さ20nmのノンドープAlAs
層と厚さ15nmのノンドープIn0.4 Al0.6 As層
との積層膜、チャネル層4として厚さ15nmのノンド
ープIn0.4 Ga0.6 As層、第2の障壁層5として厚
さ50nmのN型In0.4 Al0.6 As層、コンタクト
層6として厚さ60nmのN型In0.4 Ga0.6 As層
をそれぞれ用いることにより、ほぼ同様の電気的特性の
ヘテロ接合FETを実現できるが、バッファ層のIn組
成比が0.2と小さく格子定数がGaAsに近くなるの
で臨界膜厚は20nmとなりそれだけ厚く堆積でき格子
不整合による歪や転位の発生を一層確実に達成できる利
点がある。
【0017】
【発明の効果】以上説明したように本発明は半絶縁性G
aAs基板上に臨界膜厚以下のノンドープIny/2 Al
1-y/2 As層を設けて、ノンドープAlAsおよびノン
ドープIny Al1-y As層からなる第1の障壁層、I
ny Ga1-y As層からなるチャネル層およびN型In
y Al1-y As層からなる第2の障壁層を設けることに
より、0.2<y≦0.5の組成比の範囲で良質のチャ
ネル層を15nm以上の厚さに形成することができるの
で、y=0.2のヘテロ接合FETに比べて漏れ電流お
よびドレインコンダクタンスgdが1/2以下で相互コ
ンダクタンスgmが2倍以上のミリ波帯で動作するヘテ
ロ接合FETが実現できるという効果がある。
aAs基板上に臨界膜厚以下のノンドープIny/2 Al
1-y/2 As層を設けて、ノンドープAlAsおよびノン
ドープIny Al1-y As層からなる第1の障壁層、I
ny Ga1-y As層からなるチャネル層およびN型In
y Al1-y As層からなる第2の障壁層を設けることに
より、0.2<y≦0.5の組成比の範囲で良質のチャ
ネル層を15nm以上の厚さに形成することができるの
で、y=0.2のヘテロ接合FETに比べて漏れ電流お
よびドレインコンダクタンスgdが1/2以下で相互コ
ンダクタンスgmが2倍以上のミリ波帯で動作するヘテ
ロ接合FETが実現できるという効果がある。
【図1】本発明の一実施例を示す断面図である。
【図2】第1の従来例を示す断面図である。
【図3】本発明の説明に使用するグラフである。
【図4】第2の従来例を示す断面図である。
1 半絶縁性GaAs基板 2,2A,2B バッファ層 3,3A,3B 第1の障壁層 4,4A,4B チャネル層 5,5A,5B 第2の障壁層 6,6A,6B コンタクト層 7 ゲート電極 8 ソース電極 9 ドレイン電極
Claims (2)
- 【請求項1】 半絶縁性GaAs基板と、前記半絶縁性
GaAs基板の一表面を被覆する高々臨界膜厚のノンド
ープIny/2 Al1-y/2 As層(0<y<1)からなる
バッファ層と、ノンドープAlAs層およびノンドープ
Iny Al1-y As層(0<y<1)からなり前記第1
の障壁層を被覆するチャネル層と、N型Iny Al1-y
As層(0<y<1)からなり前記チャネル層を被覆す
る第2の障壁層と、前記第2の障壁層を選択的に被覆し
てショットキー接合をなすゲート電極と、前記第2の障
壁層をそれぞれコンタクト層を介して被覆し前記ゲート
電極を間に挟んで配置されたドレイン電極およびソース
電極とを有していることを特徴とするヘテロ接合FE
T。 - 【請求項2】 0<y≦0.5であり、AlAs層の膜
厚が高々20nm、ノンドープIny Ga1-y As層の
膜厚が高々15nmである請求項1記載のヘテロ接合F
ET。
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