JP2808671B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP2808671B2 JP2808671B2 JP13542889A JP13542889A JP2808671B2 JP 2808671 B2 JP2808671 B2 JP 2808671B2 JP 13542889 A JP13542889 A JP 13542889A JP 13542889 A JP13542889 A JP 13542889A JP 2808671 B2 JP2808671 B2 JP 2808671B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、化合物半導体を用いた電界効果トランジス
タに関し、特に、InPを電流チャネル層としたヘテロ接
合を有する電界効果トランジスタに関する。
タに関し、特に、InPを電流チャネル層としたヘテロ接
合を有する電界効果トランジスタに関する。
従来の技術 InPは、電子の飽和速度がGaAsよりも速く、且つ熱伝
導率が大きく、衝突イオン化傾数が小さい等の特徴を持
つ化合物半導体であり、高周波帯での高速・高出力の電
界効果トランジスタ（以下FETとする）に適した半導体
材料であることから、これまで多くの構造のFETが試み
られている。
導率が大きく、衝突イオン化傾数が小さい等の特徴を持
つ化合物半導体であり、高周波帯での高速・高出力の電
界効果トランジスタ（以下FETとする）に適した半導体
材料であることから、これまで多くの構造のFETが試み
られている。
発明が解決しようとする課題 しかしながら、金属とInPとのショットキーバリアハ
イトは通常0.3〜0.4eVと低く、GaAsでは実用化されてい
るショットキー接合トゲートFETではゲートリーク電流
が大きいという課題がある。また、金属／絶縁体／半導
体（MIS）FET構造においてはInPと絶縁体界面の界面準
位密度の低い適当な絶縁体がなく、これまで良好な特性
のMIS FETは作られていない。
イトは通常0.3〜0.4eVと低く、GaAsでは実用化されてい
るショットキー接合トゲートFETではゲートリーク電流
が大きいという課題がある。また、金属／絶縁体／半導
体（MIS）FET構造においてはInPと絶縁体界面の界面準
位密度の低い適当な絶縁体がなく、これまで良好な特性
のMIS FETは作られていない。
InxAl1-xAs（ｘ＝0.52）はInPと格子整合し、しかも
周知の、分子線エピタキシャル結晶成長法（以下MBE法
とする）を使って容易にInP上にエピタキシャル成長で
きる為に、アンドープのInxAl1-xAs（ｘ＝0.52）はInP
MIS FETのゲート絶縁層として使える可能性がある。と
ころが、混晶比ｘがｘ＝0.52ではショットキーバリアハ
イトが0.8eV程度しかなく、ゲート絶縁層として使うに
はリーク電流が大きいという欠点がある。
周知の、分子線エピタキシャル結晶成長法（以下MBE法
とする）を使って容易にInP上にエピタキシャル成長で
きる為に、アンドープのInxAl1-xAs（ｘ＝0.52）はInP
MIS FETのゲート絶縁層として使える可能性がある。と
ころが、混晶比ｘがｘ＝0.52ではショットキーバリアハ
イトが0.8eV程度しかなく、ゲート絶縁層として使うに
はリーク電流が大きいという欠点がある。
近年、この課題を解決する為に、InxAl1-xAsの混晶比
ｘをｘ＝0.43まで小さくしてショットキーバリアハイト
高くしたInP MIS FETが報告された（C.M.HANSON etal.,
IEEE Electron Device Letters,EDL−8,P53〜54,198
7）。
ｘをｘ＝0.43まで小さくしてショットキーバリアハイト
高くしたInP MIS FETが報告された（C.M.HANSON etal.,
IEEE Electron Device Letters,EDL−8,P53〜54,198
7）。
ところが、この場合には、InPとInxAl1-xAs（ｘ＝0.4
3）は格子不整合となり、InPとInxAl1-xAsとのヘテロ界
面で格子定数の差から結晶中に転位欠陥が生じFET特性
の変動、不安定性が新たな課題となる。
3）は格子不整合となり、InPとInxAl1-xAsとのヘテロ界
面で格子定数の差から結晶中に転位欠陥が生じFET特性
の変動、不安定性が新たな課題となる。
本発明は従来の上記実情に鑑みてなされたものであ
り、従って、発明の目的は、従来の技術に内在する上記
課題を解決することを可能とした新規な電界効果トラン
ジスタを提供することにある。
り、従って、発明の目的は、従来の技術に内在する上記
課題を解決することを可能とした新規な電界効果トラン
ジスタを提供することにある。
発明の従来技術に対する相違点 上述した従来のInP FETに対して、本発明では、InPと
の界面で結晶に転移欠陥が生じなく、ショットキーバリ
アハイトが高出力FETに使用可能なほど充分に高いゲー
ト絶縁層材料としてInAsの薄膜とAlAsの薄膜を交互に積
層した超格子を使うという相違点を有する。
の界面で結晶に転移欠陥が生じなく、ショットキーバリ
アハイトが高出力FETに使用可能なほど充分に高いゲー
ト絶縁層材料としてInAsの薄膜とAlAsの薄膜を交互に積
層した超格子を使うという相違点を有する。
課題を解決するための手段 前記目的を達成する為に、本発明に係る電界効果トラ
ンジスタは、InPを電流チャネル層とし、該電流チャネ
ル層上にAlAs薄膜とInAs薄膜を交互に積層し、隣り合う
該InAsの膜圧t1と該AlAsの膜圧t2の比T1/T2が上層に向
かって減少するように構成される。
ンジスタは、InPを電流チャネル層とし、該電流チャネ
ル層上にAlAs薄膜とInAs薄膜を交互に積層し、隣り合う
該InAsの膜圧t1と該AlAsの膜圧t2の比T1/T2が上層に向
かって減少するように構成される。
MBE法または有機金属気相成長法（以下MOCVD法とす
る）を用いると、格子定数の異なる化合物半導体薄膜を
結晶中に転位欠陥が発生し始める臨界膜厚を超えない厚
さで交互に積層していくことにより、その薄膜内に転位
欠陥を発生させることなく、積層して、エピタキシャル
成長できることが近年明らかになってきている。
る）を用いると、格子定数の異なる化合物半導体薄膜を
結晶中に転位欠陥が発生し始める臨界膜厚を超えない厚
さで交互に積層していくことにより、その薄膜内に転位
欠陥を発生させることなく、積層して、エピタキシャル
成長できることが近年明らかになってきている。
このことを用いて、格子定数の差が約７％であるInAs
とAlAsの薄膜でも約25Å程度の厚さ以下であれば転位欠
陥を発生させずに交互に積層させることができる。ま
た、InPと格子整合するInxAl1-xAsのIn組成ｘはｘ＝0.5
2であるが、このInxAl1-xAsと等価な化合物半導体をInA
sとAlAsの薄膜を交互に積層させた超格子で作ることが
できる。即ち、InAsの薄膜の厚さt1とAlAsの薄膜の厚さ
t2の比t1/t2が0.52/0.48≒1.08とすれば、これらを交互
に積層した超格子はIn0.52Ga0.48Asと等価となり、その
平均的な格子定数はInPの格子定数と一致すると見なせ
る。従って、InP MIS FETの電流チャネル層であるInP層
の上にこの超格子を成長させれば、InP層と超格子の界
面でミスフィット転位の発生を防ぐことができる。
とAlAsの薄膜でも約25Å程度の厚さ以下であれば転位欠
陥を発生させずに交互に積層させることができる。ま
た、InPと格子整合するInxAl1-xAsのIn組成ｘはｘ＝0.5
2であるが、このInxAl1-xAsと等価な化合物半導体をInA
sとAlAsの薄膜を交互に積層させた超格子で作ることが
できる。即ち、InAsの薄膜の厚さt1とAlAsの薄膜の厚さ
t2の比t1/t2が0.52/0.48≒1.08とすれば、これらを交互
に積層した超格子はIn0.52Ga0.48Asと等価となり、その
平均的な格子定数はInPの格子定数と一致すると見なせ
る。従って、InP MIS FETの電流チャネル層であるInP層
の上にこの超格子を成長させれば、InP層と超格子の界
面でミスフィット転位の発生を防ぐことができる。
その後、徐々にこの超格子におけるt1/t2を減らす方
向、即ちInAs薄膜の割合を減らすことにより、超格子の
平均的なバンドギャップは増加し、従って、金属ゲート
電極とのショットキーバリアハイトをAlAsの約1.2Vまで
自由に高くすることができる。
向、即ちInAs薄膜の割合を減らすことにより、超格子の
平均的なバンドギャップは増加し、従って、金属ゲート
電極とのショットキーバリアハイトをAlAsの約1.2Vまで
自由に高くすることができる。
実施例 次に本発明をその好ましい各実施例について図面を参
照しながら具体的に説明する。
照しながら具体的に説明する。
第１図は本発明に係る電界効果トランジスタの第１の
実施例を示した断面図である。
実施例を示した断面図である。
本実施例は、本発明を周知の有機金属気相成長法で成
長させたInPアクティブ層を電流チャネルとするInP MIS
FETで実施したものである。
長させたInPアクティブ層を電流チャネルとするInP MIS
FETで実施したものである。
第１図に示すように、Feを添加した面方位（100）の
半絶縁性InP基板１上へ約１μｍ厚の高抵抗InPバッファ
層２及び２×1017cm-3の濃度でＳが添加された3,000Å
の厚さのInPアクティブ層３が有機金属気相成長法を用
いてこの順に積層されている。ソース電極６及びドレイ
ン電極７は、AuGeNi合金から成り、InPアクティブ層３
上にInAsとAlAs薄膜を積層した超格子４を隔てて配置さ
れ、それぞれInPアクティブ層３と電気的にオーム接触
をなす。
半絶縁性InP基板１上へ約１μｍ厚の高抵抗InPバッファ
層２及び２×1017cm-3の濃度でＳが添加された3,000Å
の厚さのInPアクティブ層３が有機金属気相成長法を用
いてこの順に積層されている。ソース電極６及びドレイ
ン電極７は、AuGeNi合金から成り、InPアクティブ層３
上にInAsとAlAs薄膜を積層した超格子４を隔てて配置さ
れ、それぞれInPアクティブ層３と電気的にオーム接触
をなす。
超格子４上にはAlで形成されたゲート電極５が配置さ
れ、これによって超格子４を介してソース電極６とドレ
イン電極７間の電流を制御する。
れ、これによって超格子４を介してソース電極６とドレ
イン電極７間の電流を制御する。
第２図は超格子４の構造を詳しく示す為の断面図であ
る。
る。
超格子４は、第２図に示すように、InPアクティブ層
３上にInAs層８とAlAs層９を交互に有機金属気相成長法
を用いて成長させる。InAs層８はアルシン及びトリメチ
ルインジウムを原料とし、AlAs層９はアルシン及びトリ
メチルアルミニウムを原料とした。InPアクティブ層３
と接する最初のAlAs層９の厚さt2とそのAlAs層９と接す
るInAs層８の厚さt1の比t1/t2は、InPの格子定数とこの
AlAs層９とInAs層８の平均格子定数が一致する為に、t1
/t2＝0.52/0.48≒1.08とした。更に、t1,t2の厚さはそ
れぞれの界面でミスフィット転位が発生しないようにそ
れぞれ26Å,24Åとした。以後、その上層のAlAs層９とI
nAs層８は、隣り合う２つの層に分けたとき、それぞれ
の２層の膜厚の和が50Åとなり、且つt1/t2が上層にな
るにつれて、徐々に小さくなり、ゲート電極５と接する
最上部でt1/t2＝６（Å）/94（Å）≒0.64となるように
AlAs層９とInAs層８をそれぞれ10層ずつとした。
３上にInAs層８とAlAs層９を交互に有機金属気相成長法
を用いて成長させる。InAs層８はアルシン及びトリメチ
ルインジウムを原料とし、AlAs層９はアルシン及びトリ
メチルアルミニウムを原料とした。InPアクティブ層３
と接する最初のAlAs層９の厚さt2とそのAlAs層９と接す
るInAs層８の厚さt1の比t1/t2は、InPの格子定数とこの
AlAs層９とInAs層８の平均格子定数が一致する為に、t1
/t2＝0.52/0.48≒1.08とした。更に、t1,t2の厚さはそ
れぞれの界面でミスフィット転位が発生しないようにそ
れぞれ26Å,24Åとした。以後、その上層のAlAs層９とI
nAs層８は、隣り合う２つの層に分けたとき、それぞれ
の２層の膜厚の和が50Åとなり、且つt1/t2が上層にな
るにつれて、徐々に小さくなり、ゲート電極５と接する
最上部でt1/t2＝６（Å）/94（Å）≒0.64となるように
AlAs層９とInAs層８をそれぞれ10層ずつとした。
上記のInP MIS FET構造で、ゲート電極５と超格子４
のショットキーバリアハイトは約1eVとなり、ゲート電
極のリーク電流は、In0.52Al0.48Asを超格子４の代わり
に用いた場合と比べて大幅に減少し、良好な高出力FET
特性が得られた。
のショットキーバリアハイトは約1eVとなり、ゲート電
極のリーク電流は、In0.52Al0.48Asを超格子４の代わり
に用いた場合と比べて大幅に減少し、良好な高出力FET
特性が得られた。
第３図は、本発明に係る電界効果トランジスタの第２
の実施例を示す断面図である。
の実施例を示す断面図である。
第３図を参照するに、本第２の実施例では、FETの電
流チャネル層の形成にイオン注入法を用い、ゲート絶縁
層としてのInAsとAlAsの薄膜からなる超格子の形成は分
子線エピタキシイ法を用いた。
流チャネル層の形成にイオン注入法を用い、ゲート絶縁
層としてのInAsとAlAsの薄膜からなる超格子の形成は分
子線エピタキシイ法を用いた。
まず、Feを添加した面方位（100）の半絶縁性InP基板
１へｎ型不純物としてSiを注入エネルギー70KeVで注入
量４×1012cm-2だけイオン注入し、熱処理保護膜として
SiO2膜を半絶縁性InP基板１の表面へ周知の熱CVD法で2,
000Åの厚さに成長させる。その後、H2雰囲気中におい
て、700℃の温度で15分間熱処理を行い、ｎ型の導電性
を持つ電流チャネル層となるイオン注入層10を形成し
た。
１へｎ型不純物としてSiを注入エネルギー70KeVで注入
量４×1012cm-2だけイオン注入し、熱処理保護膜として
SiO2膜を半絶縁性InP基板１の表面へ周知の熱CVD法で2,
000Åの厚さに成長させる。その後、H2雰囲気中におい
て、700℃の温度で15分間熱処理を行い、ｎ型の導電性
を持つ電流チャネル層となるイオン注入層10を形成し
た。
次いで、熱処理保護膜のSiO2を除去し、周知の分子線
エピタキシイ法を用いて金属In,Al及びAsを原料として
上記第１の実施例と同一の超格子４を形成する。
エピタキシイ法を用いて金属In,Al及びAsを原料として
上記第１の実施例と同一の超格子４を形成する。
ソース電極６、ドレイン電極７及びゲート電極５は第
１の実施例と同一である。
１の実施例と同一である。
上記に従って形成したInP MIS FETにおいても第１の
実施例と同様にゲート電極５と超格子４のショットキー
バリアハイトは約1eVとなり、この実施例においても良
好な高出力FET特性が得られた。
実施例と同様にゲート電極５と超格子４のショットキー
バリアハイトは約1eVとなり、この実施例においても良
好な高出力FET特性が得られた。
発明の効果 以上説明したように、本発明によれば、電流チャネル
層のInPと接する面ではInPと格子整合し、且つゲート電
極とのショットキーバリアハイトが充分大きくなる超格
子を、InAsとAlAsの薄膜を交互に積層して形成し、これ
をMIS FETのゲート絶縁層として使うことにより、InPと
超格子界面では転位が発生することなく、FETのゲート
電極のリーク電流を充分に減らすことができ、InPが本
来持っている優れた電気的特性を充分に発揮することの
できる高周波帯で動作する高出力電界効果トランジスタ
を容易に製造することができる。
層のInPと接する面ではInPと格子整合し、且つゲート電
極とのショットキーバリアハイトが充分大きくなる超格
子を、InAsとAlAsの薄膜を交互に積層して形成し、これ
をMIS FETのゲート絶縁層として使うことにより、InPと
超格子界面では転位が発生することなく、FETのゲート
電極のリーク電流を充分に減らすことができ、InPが本
来持っている優れた電気的特性を充分に発揮することの
できる高周波帯で動作する高出力電界効果トランジスタ
を容易に製造することができる。
第１図は本発明に係る電界効果トランジスタの第１の実
施例を示す断面図、第２図は第１図中の超格子４の構造
を詳しく示す為の断面図、第３図は本発明に係る電界効
果トランジスタの第２の実施例を示す断面図である。 １……半絶縁性InP基板、２……高純度InPバッファ層、
３……InPアクティブ層、４……超格子、５……ゲート
電極、６……ソース電極、７……ドレイン電極、８……
InAs層、９……AlAs層、10……イオン注入層
施例を示す断面図、第２図は第１図中の超格子４の構造
を詳しく示す為の断面図、第３図は本発明に係る電界効
果トランジスタの第２の実施例を示す断面図である。 １……半絶縁性InP基板、２……高純度InPバッファ層、
３……InPアクティブ層、４……超格子、５……ゲート
電極、６……ソース電極、７……ドレイン電極、８……
InAs層、９……AlAs層、10……イオン注入層
Claims (2)
- 【請求項１】InPを電流チャネル層とし、該電流チャネ
ル層上にInAs薄膜とAlAs薄膜を交互に積層し、隣り合う
該InAsの膜圧t1と該AlAsの膜圧t2の比t1/t2が上層に向
かって減少することを特徴とする電界効果トランジス
タ。 - 【請求項２】前記電流チャネル層付近の前記比t1/t2がt
1/t2≒0.52/0.48であることを更に特徴とする特許請求
の範囲第（１）項に記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13542889A JP2808671B2 (ja) | 1989-05-29 | 1989-05-29 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13542889A JP2808671B2 (ja) | 1989-05-29 | 1989-05-29 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH031546A JPH031546A (ja) | 1991-01-08 |
| JP2808671B2 true JP2808671B2 (ja) | 1998-10-08 |
Family
ID=15151500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13542889A Expired - Fee Related JP2808671B2 (ja) | 1989-05-29 | 1989-05-29 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808671B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2964637B2 (ja) * | 1990-11-30 | 1999-10-18 | 日本電気株式会社 | 電界効果トランジスタ |
| EP0569259A3 (en) * | 1992-05-08 | 1995-03-01 | Furukawa Electric Co Ltd | Multiple quantum barrier field effect transistor. |
| JP3792390B2 (ja) * | 1998-02-24 | 2006-07-05 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
1989
- 1989-05-29 JP JP13542889A patent/JP2808671B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH031546A (ja) | 1991-01-08 |
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