JPH0669248A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH0669248A JPH0669248A JP21999492A JP21999492A JPH0669248A JP H0669248 A JPH0669248 A JP H0669248A JP 21999492 A JP21999492 A JP 21999492A JP 21999492 A JP21999492 A JP 21999492A JP H0669248 A JPH0669248 A JP H0669248A
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Abstract
(57)【要約】
【目的】 本発明の目的は、高性能が得られる化合物半
導体電解効果トランジスタ及びその製造方法を提供する
ことにある。 【構成】 本発明の化合物半導体電界効果トランジスタ
は、半絶縁性基板１、ノンドープ半導体バッファ層２、
ノンドープ半導体チャンネル層３、ノンドープ半導体ス
ペーサ層４、高不純物濃度ｎ型半導体電子供給層５、ノ
ンドープ半導体コンタクト層６、高不純物濃度ｎ型半導
体コンタクト層７、並びに制御電極８及び出力電極９、
１０より構成され、ノンドープチャンネル層３はノンド
ープスペーサ層４側がＩｎ組成が高くなるように形成さ
れ、しかもチャンネル層とスペーサ層との界面の組成の
遷移領域が３ｎｍ以下である。 【効果】 本発明による化合物半導体電界効果トランジ
スタの製造方法では、ＩｎＧａＡｓ層のＩｎ組成を上方
のスペーサ層側で高く出来、界面も急峻化が可能とな
り、従来素子に比べ良好なトランジスタ特性が得られる
ようになった。
導体電解効果トランジスタ及びその製造方法を提供する
ことにある。 【構成】 本発明の化合物半導体電界効果トランジスタ
は、半絶縁性基板１、ノンドープ半導体バッファ層２、
ノンドープ半導体チャンネル層３、ノンドープ半導体ス
ペーサ層４、高不純物濃度ｎ型半導体電子供給層５、ノ
ンドープ半導体コンタクト層６、高不純物濃度ｎ型半導
体コンタクト層７、並びに制御電極８及び出力電極９、
１０より構成され、ノンドープチャンネル層３はノンド
ープスペーサ層４側がＩｎ組成が高くなるように形成さ
れ、しかもチャンネル層とスペーサ層との界面の組成の
遷移領域が３ｎｍ以下である。 【効果】 本発明による化合物半導体電界効果トランジ
スタの製造方法では、ＩｎＧａＡｓ層のＩｎ組成を上方
のスペーサ層側で高く出来、界面も急峻化が可能とな
り、従来素子に比べ良好なトランジスタ特性が得られる
ようになった。
Description
【０００１】
【産業上の利用分野】本発明は、高性能化合物半導体電
界効果トランジスタ及びその製造方法に関する。
界効果トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】この種の高性能電界効果トランジスタ
は、図６（Electronics Letters 21,937(1985))に例示
するように、分子線エピタキシ法（ＭＢＥ法）または有
機金属気相成長法（ＭＯＣＶＤ法）で半絶縁性ＧａＡｓ
基板１上に、ノンドープＧａＡｓバッファ層２、Ｉｎ
0.15Ｇａ0.85Ａｓチャンネル層３、ノンドープＡｌ0.15
Ｇａ0.85Ａｓスペーサ層４、ｎ型Ａｌ0.15Ｇａ0.85Ａｓ
電子供給層５、ｎ型ＧａＡｓキャップ層６を順次形成し
た構造を一般にとっている。従来の化合物半導体電界効
果トランジスタに於いては、チャンネル層を構成するＩ
ｎＧａＡｓ中のＩｎが、基板を高温にした場合蒸発が起
こりやすいため、これが無視できる５００℃程度ですべ
ての層、或いは少なくともＩｎＧａＡｓ層を形成し、こ
れより上の層は基板温度を６００℃程度に昇温して成長
している。例えば特開平２−２４６３４５号に開示され
ている。更にまた、Ｉｎの比率を規定した公知例として
特開平３−２０５８３４号がある。
は、図６（Electronics Letters 21,937(1985))に例示
するように、分子線エピタキシ法（ＭＢＥ法）または有
機金属気相成長法（ＭＯＣＶＤ法）で半絶縁性ＧａＡｓ
基板１上に、ノンドープＧａＡｓバッファ層２、Ｉｎ
0.15Ｇａ0.85Ａｓチャンネル層３、ノンドープＡｌ0.15
Ｇａ0.85Ａｓスペーサ層４、ｎ型Ａｌ0.15Ｇａ0.85Ａｓ
電子供給層５、ｎ型ＧａＡｓキャップ層６を順次形成し
た構造を一般にとっている。従来の化合物半導体電界効
果トランジスタに於いては、チャンネル層を構成するＩ
ｎＧａＡｓ中のＩｎが、基板を高温にした場合蒸発が起
こりやすいため、これが無視できる５００℃程度ですべ
ての層、或いは少なくともＩｎＧａＡｓ層を形成し、こ
れより上の層は基板温度を６００℃程度に昇温して成長
している。例えば特開平２−２４６３４５号に開示され
ている。更にまた、Ｉｎの比率を規定した公知例として
特開平３−２０５８３４号がある。
【０００３】
【発明が解決しようとする課題】チャンネル層を構成す
るＩｎＧａＡｓ中のＩｎは、基板を高温にした場合蒸発
及びＩｎドロップが形成され易く、このためこれらが無
視できる５５０℃以下ですべての層、或いは少なくとも
ＩｎＧａＡｓチャンネル層までを形成している。
るＩｎＧａＡｓ中のＩｎは、基板を高温にした場合蒸発
及びＩｎドロップが形成され易く、このためこれらが無
視できる５５０℃以下ですべての層、或いは少なくとも
ＩｎＧａＡｓチャンネル層までを形成している。
【０００４】しかし、５５０℃以下ではＩｎの蒸発量が
少なくなり、スペーサ層のＡｌＧａＡｓとチャンネル層
のＩｎＧａＡｓとの間の電導帯ギャップは急峻になる
が、格子不整合が発生しやすくなる問題が有った。
少なくなり、スペーサ層のＡｌＧａＡｓとチャンネル層
のＩｎＧａＡｓとの間の電導帯ギャップは急峻になる
が、格子不整合が発生しやすくなる問題が有った。
【０００５】一方、低温で膜の成長を行なうとＩｎＡｓ
とＧａＡｓの格子不整合は７％にも及ぶため、格子不一
致に伴うクラックが発生する。このためにＩｎＧａＡｓ
のＩｎ組成は高々０．１５程度に抑えなければならず、
スペーサ層のＡｌＧａＡｓとの電導帯ギャップを十分大
きくできず、チャンネルのキャリア濃度を大きくできな
いといった欠点が有った。
とＧａＡｓの格子不整合は７％にも及ぶため、格子不一
致に伴うクラックが発生する。このためにＩｎＧａＡｓ
のＩｎ組成は高々０．１５程度に抑えなければならず、
スペーサ層のＡｌＧａＡｓとの電導帯ギャップを十分大
きくできず、チャンネルのキャリア濃度を大きくできな
いといった欠点が有った。
【０００６】
【課題を解決するための手段】上述した従来の形成方法
における欠点は、Ｖ族砒素とIII族ガリウム及びインジ
ウムとのビ−ムフラックス比が２．５以上となるように
して、５５０℃から６５０℃の温度範囲で前記のトラン
ジスタ構造を形成することにより改善される。また、ト
ランジスタ特性における欠点はチャンネル層を構成する
ＩｎＧａＡｓのＩｎ組成が０から０．８の間の任意の範
囲で変化し、上方の方が下方よりＩｎ組成を高くするこ
とにより改善される。
における欠点は、Ｖ族砒素とIII族ガリウム及びインジ
ウムとのビ−ムフラックス比が２．５以上となるように
して、５５０℃から６５０℃の温度範囲で前記のトラン
ジスタ構造を形成することにより改善される。また、ト
ランジスタ特性における欠点はチャンネル層を構成する
ＩｎＧａＡｓのＩｎ組成が０から０．８の間の任意の範
囲で変化し、上方の方が下方よりＩｎ組成を高くするこ
とにより改善される。
【０００７】
【作用】トランジスタを構成する各層の形成温度を５５
０℃〜６５０℃まで高くすることにより、各層の膜質が
向上するとともに、チャンネル層を構成するＩｎＧａＡ
ｓ層に上方が下方よりＩｎ組成が高くなる組成勾配が出
来、これよりチャンネル層の電子濃度を高くすることが
可能となり、特性の向上を図れる。また，ＩｎＧａＡｓ
層上にＧａＡｓ層を形成した場合、ＩｎＧａＡｓ層のＩ
ｎが、次に形成されるＧａＡｓ層のＧａと順次置換する
事により、成長表面側すなわちＧａＡｓ層側にＩｎが偏
析し、ＩｎＧａＡｓ層とＧａＡｓ層の界面でのＩｎ組成
のだれが生じることが知られている。本発明は、Ｉｎの
蒸発が顕著になる温度で各層を形成することにより、上
記のＩｎ組成のだれ（遷移領域）が小さくなる現象を利
用したものであり、本方法により、ＩｎＧａＡｓチャン
ネル層とスペ−サ層との界面でのＩｎのだれを３ｎｍ以
下に抑えることが可能となり、また界面での組成勾配も
急峻となり、トランジスタ特性の向上が図れる。また一
方、ドロップについては、Ｖ族砒素とIII族ガリウム及
びインジウムとのビームフラックス比を２．５以上とす
ることにより防止可能となった。
０℃〜６５０℃まで高くすることにより、各層の膜質が
向上するとともに、チャンネル層を構成するＩｎＧａＡ
ｓ層に上方が下方よりＩｎ組成が高くなる組成勾配が出
来、これよりチャンネル層の電子濃度を高くすることが
可能となり、特性の向上を図れる。また，ＩｎＧａＡｓ
層上にＧａＡｓ層を形成した場合、ＩｎＧａＡｓ層のＩ
ｎが、次に形成されるＧａＡｓ層のＧａと順次置換する
事により、成長表面側すなわちＧａＡｓ層側にＩｎが偏
析し、ＩｎＧａＡｓ層とＧａＡｓ層の界面でのＩｎ組成
のだれが生じることが知られている。本発明は、Ｉｎの
蒸発が顕著になる温度で各層を形成することにより、上
記のＩｎ組成のだれ（遷移領域）が小さくなる現象を利
用したものであり、本方法により、ＩｎＧａＡｓチャン
ネル層とスペ−サ層との界面でのＩｎのだれを３ｎｍ以
下に抑えることが可能となり、また界面での組成勾配も
急峻となり、トランジスタ特性の向上が図れる。また一
方、ドロップについては、Ｖ族砒素とIII族ガリウム及
びインジウムとのビームフラックス比を２．５以上とす
ることにより防止可能となった。
【０００８】
【実施例】以下図を用いて本発明になる化合物半導体電
界効果トランジスタの製造方法の一実施例を説明する。
界効果トランジスタの製造方法の一実施例を説明する。
【０００９】半絶縁性ＧａＡｓ基板１の上に、分子線エ
ピタキシ法により、基板温度を５８０℃に保持して、ノ
ンドープＧａＡｓよりなるバッファ層２を５００ｎｍ、
ノンドープＩｎＧａＡｓ（Ｉｎ組成が基板側で０．１
５、スペ−サ層側で０．３５となるように制御）よりな
るチャンネル層３を１５ｎｍ、ノンドープのＡｌ0.25Ｇ
ａ0.75Ａｓよりなるスペーサ層４を３ｎｍ、Ｓｉを２×
１０18ｃｍ~3程度にドープしたＡｌ0.25Ｇａ0.75Ａｓよ
りなる電子供給層５を３０ｎｍ、ノンドープＡｌ0.25Ｇ
ａ0.75Ａｓよりなるコンタクト層６を１０ｎｍ、さらに
Ｓｉを２×１０18ｃｍ~3程度にドープしたＧａＡｓより
なるコンタクト層７を５０ｎｍ順次形成する（図１）。
ピタキシ法により、基板温度を５８０℃に保持して、ノ
ンドープＧａＡｓよりなるバッファ層２を５００ｎｍ、
ノンドープＩｎＧａＡｓ（Ｉｎ組成が基板側で０．１
５、スペ−サ層側で０．３５となるように制御）よりな
るチャンネル層３を１５ｎｍ、ノンドープのＡｌ0.25Ｇ
ａ0.75Ａｓよりなるスペーサ層４を３ｎｍ、Ｓｉを２×
１０18ｃｍ~3程度にドープしたＡｌ0.25Ｇａ0.75Ａｓよ
りなる電子供給層５を３０ｎｍ、ノンドープＡｌ0.25Ｇ
ａ0.75Ａｓよりなるコンタクト層６を１０ｎｍ、さらに
Ｓｉを２×１０18ｃｍ~3程度にドープしたＧａＡｓより
なるコンタクト層７を５０ｎｍ順次形成する（図１）。
【００１０】図１の膜構造を分子線エピタキシ法で形成
する場合、第二の半導体層よりなるチャンネル層形成時
の基板温度を５５０〜６５０℃の範囲で保持あるいは徐
々に降温することが重要なポイントである。本発明の特
徴は、基板温度５５０℃以上でＩｎ原子の表面への偏析
ならびにＩｎの蒸発が顕著になる現象を利用することに
ある。即ち、Ｖ族砒素とIII族ガリウム及びインジウム
とのビ−ムフラックス比が２．５以上となるように制御
して、表面に偏析するＩｎのドロップ形成を防止するこ
とにより、良好な結晶成長を可能ならしめると共に、チ
ャンネル層を構成するＩｎＧａＡｓ層中のＩｎ濃度が表
面側ほど高くなる濃度勾配を形成し、しかもチャンネル
層を構成するＩｎＧａＡｓ層とスペ−サ層との界面での
組成のだれを図２に示したように３ｎｍ以下に制御し、
トランジスタ特性の向上を可能にするものである。図２
からも明らかなように、チャンネル層とスペーサ層との
界面における組成のだれは、約０．３（１／ｎｍ）であ
り、十分に急峻な界面が得られていることがわかる。な
お、図２には従来方法になるＩｎＧａＡｓ層とスペ−サ
層との界面での組成のだれを合わせて示した。図より明
らかなように従来方法では、Ｉｎの表面偏析により、Ｉ
ｎＧａＡｓ層と上部のスペ−サ層との界面の組成のだれ
は３ｎｍ以上、また組成勾配は０．０５（１／ｎｍ）以
下であり、チャンネル濃度および移動度の向上が図れ
ず、トランジスタ特性向上の障害になっていた。
する場合、第二の半導体層よりなるチャンネル層形成時
の基板温度を５５０〜６５０℃の範囲で保持あるいは徐
々に降温することが重要なポイントである。本発明の特
徴は、基板温度５５０℃以上でＩｎ原子の表面への偏析
ならびにＩｎの蒸発が顕著になる現象を利用することに
ある。即ち、Ｖ族砒素とIII族ガリウム及びインジウム
とのビ−ムフラックス比が２．５以上となるように制御
して、表面に偏析するＩｎのドロップ形成を防止するこ
とにより、良好な結晶成長を可能ならしめると共に、チ
ャンネル層を構成するＩｎＧａＡｓ層中のＩｎ濃度が表
面側ほど高くなる濃度勾配を形成し、しかもチャンネル
層を構成するＩｎＧａＡｓ層とスペ−サ層との界面での
組成のだれを図２に示したように３ｎｍ以下に制御し、
トランジスタ特性の向上を可能にするものである。図２
からも明らかなように、チャンネル層とスペーサ層との
界面における組成のだれは、約０．３（１／ｎｍ）であ
り、十分に急峻な界面が得られていることがわかる。な
お、図２には従来方法になるＩｎＧａＡｓ層とスペ−サ
層との界面での組成のだれを合わせて示した。図より明
らかなように従来方法では、Ｉｎの表面偏析により、Ｉ
ｎＧａＡｓ層と上部のスペ−サ層との界面の組成のだれ
は３ｎｍ以上、また組成勾配は０．０５（１／ｎｍ）以
下であり、チャンネル濃度および移動度の向上が図れ
ず、トランジスタ特性向上の障害になっていた。
【００１１】尚、この濃度勾配はＩｎＧａＡｓ層形成時
のＩｎフラックス量、基板温度、及びＶ族砒素とIII族
ガリウム及びインジウムとのビ−ムフラックス比を変化
することにより制御することが可能であるのみならず、
ＩｎＧａＡｓ成長時の基板温度を徐々に下げることによ
り、Ｉｎの蒸発量を抑制して、表面ほどＩｎ濃度が高い
ＩｎＧａＡｓ層を形成することも可能である。
のＩｎフラックス量、基板温度、及びＶ族砒素とIII族
ガリウム及びインジウムとのビ−ムフラックス比を変化
することにより制御することが可能であるのみならず、
ＩｎＧａＡｓ成長時の基板温度を徐々に下げることによ
り、Ｉｎの蒸発量を抑制して、表面ほどＩｎ濃度が高い
ＩｎＧａＡｓ層を形成することも可能である。
【００１２】しかし、基板温度６５０℃以上ではＩｎの
蒸発のため、ＩｎＧａＡｓ層の形成が困難となる。従っ
て、該第二の半導体層の形成温度は５５０〜６５０℃の
範囲が望ましい。
蒸発のため、ＩｎＧａＡｓ層の形成が困難となる。従っ
て、該第二の半導体層の形成温度は５５０〜６５０℃の
範囲が望ましい。
【００１３】より具体的に図３(ａ)、(ｂ)を用いて分子
線エピタキシ法で形成する薄膜の製造過程を以下に示
す。
線エピタキシ法で形成する薄膜の製造過程を以下に示
す。
【００１４】成長室に導入されたＧａＡｓ基板をｔ1時
間で６００℃までＡｓを供給しながら加熱し、表面の酸
化膜を除去した後ｔ2時にＧａの供給を開始してＧａＡ
ｓバッファ層２をｔ2からｔ3まで形成する。
間で６００℃までＡｓを供給しながら加熱し、表面の酸
化膜を除去した後ｔ2時にＧａの供給を開始してＧａＡ
ｓバッファ層２をｔ2からｔ3まで形成する。
【００１５】次にＩｎシャッタを開け、ｔ3からｔ4まで
ＩｎＧａＡｓチャンネル層３を形成する。即ちｔ3から
ｔ31までは温度を６００℃に保持し、その後４０℃／ｍ
ｉｎの傾きで６００℃から５６０℃まで温度を低下さ
せ、チャンネル層３を形成する。
ＩｎＧａＡｓチャンネル層３を形成する。即ちｔ3から
ｔ31までは温度を６００℃に保持し、その後４０℃／ｍ
ｉｎの傾きで６００℃から５６０℃まで温度を低下さ
せ、チャンネル層３を形成する。
【００１６】ｔ4で温度を５６０℃に保持しながらＩｎ
シャッタを閉じ、Ａｌシャッタを開けて、ＡｌＧａＡｓ
スペーサ層４をｔ4からｔ5まで、さらにｔ5でＳｉシャ
ッタを開け、ＳｉドープＡｌＧａＡｓ電子供給層５をｔ
5からｔ6まで形成する。
シャッタを閉じ、Ａｌシャッタを開けて、ＡｌＧａＡｓ
スペーサ層４をｔ4からｔ5まで、さらにｔ5でＳｉシャ
ッタを開け、ＳｉドープＡｌＧａＡｓ電子供給層５をｔ
5からｔ6まで形成する。
【００１７】次にｔ6でＳｉシャッタを閉じ、ＡｌＧａ
Ａｓコンタクト層６をｔ6からｔ7まで、さらにｔ7でＡ
ｌシャッタを閉じ、Ｓｉシャッタを開けてＳｉドープＡ
ｌＧａＡｓコンタクト層７をｔ7からｔ8まで形成する。
Ａｓコンタクト層６をｔ6からｔ7まで、さらにｔ7でＡ
ｌシャッタを閉じ、Ｓｉシャッタを開けてＳｉドープＡ
ｌＧａＡｓコンタクト層７をｔ7からｔ8まで形成する。
【００１８】図３(ａ)に示したチャンネル層３のＩｎ組
成と時間の変化を図３(ｂ)に示す。
成と時間の変化を図３(ｂ)に示す。
【００１９】Ｉｎ濃度はｔ3からｔ31の間に、例えば
０．１５から０．２まで上昇後、基板温度の低下ととも
に０．３５まで上昇する。また、チャンネル層３の形成
終了後は、図２に示したプロファイルと同様にチャンネ
ル層３とスペーサ層４の界面で急峻なＩｎプロファイル
が得られる。
０．１５から０．２まで上昇後、基板温度の低下ととも
に０．３５まで上昇する。また、チャンネル層３の形成
終了後は、図２に示したプロファイルと同様にチャンネ
ル層３とスペーサ層４の界面で急峻なＩｎプロファイル
が得られる。
【００２０】次に、ドライエッチングによりＧａＡｓコ
ンタクト層７を除去して制御電極部のリセス構造を形成
し、制御電極８を形成した後に、出力電極９，１０をＧ
ａＡｓコンタクト層上に蒸着法により形成する（図
４）。
ンタクト層７を除去して制御電極部のリセス構造を形成
し、制御電極８を形成した後に、出力電極９，１０をＧ
ａＡｓコンタクト層上に蒸着法により形成する（図
４）。
【００２１】図５に本発明になる電界効果トランジスタ
のチャンネル部近傍のエネルギーバンド構造を示す。図
に於いて、３、４、５はそれぞれチャンネル層、スペー
サ層、電子供給層を示す。また、Ａはフェルミレベル、
Ｂは価電子帯レベル、Ｃは電導帯レベルをそれぞれ示
す。本発明になるチャンネル層はＩｎの組成勾配のた
め、実線で示した如くのエネルギーバンド構造となり、
破線で示した従来方式による場合に比べ、スペーサ層を
構成するＡｌＧａＡｓとの間の電導帯不連続値を大きく
することが可能となり、このためチャンネルの電子濃度
が高くなり従来素子に比べ良好なトランジスタ特性が得
られるようになった。
のチャンネル部近傍のエネルギーバンド構造を示す。図
に於いて、３、４、５はそれぞれチャンネル層、スペー
サ層、電子供給層を示す。また、Ａはフェルミレベル、
Ｂは価電子帯レベル、Ｃは電導帯レベルをそれぞれ示
す。本発明になるチャンネル層はＩｎの組成勾配のた
め、実線で示した如くのエネルギーバンド構造となり、
破線で示した従来方式による場合に比べ、スペーサ層を
構成するＡｌＧａＡｓとの間の電導帯不連続値を大きく
することが可能となり、このためチャンネルの電子濃度
が高くなり従来素子に比べ良好なトランジスタ特性が得
られるようになった。
【００２２】なお本発明は、以上説明した実施例に限定
されるものではない。
されるものではない。
【００２３】
【発明の効果】本発明による化合物半導体電界効果トラ
ンジスタの製造方法では、ＩｎＧａＡｓ中のＩｎの偏析
及び蒸発が起こる温度でトランジスタを構成する各半導
体層を形成しているため、各層の膜質が良好であるのみ
ならず、ＩｎＧａＡｓ層のＩｎ組成を上方のスペーサ層
側で高く、またＩｎＧａＡｓ層とスペ−サ層との界面で
の組成のだれを３ｎｍ以下に抑える事が可能となり、こ
れにより電流の応答性が改善される。また、チャンネル
の電子濃度が高くなり、電流密度も高くなる。従来素子
に比べ良好なトランジスタ特性が得られるようになっ
た。
ンジスタの製造方法では、ＩｎＧａＡｓ中のＩｎの偏析
及び蒸発が起こる温度でトランジスタを構成する各半導
体層を形成しているため、各層の膜質が良好であるのみ
ならず、ＩｎＧａＡｓ層のＩｎ組成を上方のスペーサ層
側で高く、またＩｎＧａＡｓ層とスペ−サ層との界面で
の組成のだれを３ｎｍ以下に抑える事が可能となり、こ
れにより電流の応答性が改善される。また、チャンネル
の電子濃度が高くなり、電流密度も高くなる。従来素子
に比べ良好なトランジスタ特性が得られるようになっ
た。
【図１】本発明による電界効果トランジスタの膜構造を
示す断面図。
示す断面図。
【図２】チャンネル層とスペ−サ層の界面における組成
遷移領域を示す図。
遷移領域を示す図。
【図３】本発明の一実施例における膜形成時の温度プロ
ファイルおよびチャンネル層のＩｎ組成プロファイルを
示す図。
ファイルおよびチャンネル層のＩｎ組成プロファイルを
示す図。
【図４】本発明による電界効果トランジスタの断面図。
【図５】本発明による電界効果トランジスタのチャンネ
ル部近傍のエネルギーバンド構造図。
ル部近傍のエネルギーバンド構造図。
【図６】従来技術による電界効果トランジスタの断面
図。
図。
１…半絶縁性ＧａＡｓ基板、 ２…ノンドープＧａＡｓバッファ層、 ３…ノンドープＩｎＧａＡｓチャンネル層、 ４…ノンドープＡｌＧａＡｓスペーサ層、 ５…ＳｉドープＡｌＧａＡｓ電子供給層、 ６…ノンドープＡｌＧａＡｓコンタクト層、 ７…ＳｉドープＧａＡｓコンタクト層、 ８…制御電極、 ９、１０…出力電極、 Ａ…フェルミレベル、 Ｂ…価電子帯、 Ｃ…電導帯。
Claims (7)
- 【請求項１】半絶縁性基板上に、不純物を含有しない第
一の半導体層よりなるバッファ層を形成し、該バッファ
層上に不純物を含有しない第二の半導体層よりなるチャ
ンネル層を形成し、該チャンネル層上に第三の半導体層
よりなるスペーサ層を形成し、該スペーサ層上にＮ型不
純物を含有する第三の半導体層よりなる電子供給層を形
成し、該電子供給層上に第四の半導体層よりなるコンタ
クト層を形成し、該コンタクト層の上にショットキ型若
しくは絶縁ゲート型の制御電極を設け、該制御電極を挟
んで抵抗接続された複数の出力電極を設けてなる電界効
果トランジスタの製造方法に於いて、前記チャンネル層
を構成する第二の半導体層を基板温度が、５５０℃から
６５０℃の間で制御し、またＶ族砒素とIII族ガリウム
及びインジウムとのビームフラックス比が２．５以上と
なるように制御しながら形成することを特徴とする電界
効果トランジスタの製造方法。 - 【請求項２】前記第一、第三及び第四の半導体層が、Ｇ
ａＡｓ，ＩｎＰ、ＩｎＧａＰ、ＩｎＡｌＰ、ＩｎＡｌＡ
ｓ、ＧａＳｂＰ、ＩｎＧａＡｌＡｓ、ＡｌＧａＡｓのう
ちの一ないし二つの組み合わせからなる化合物半導体層
からなり、また前記第二の半導体層がＩｎＧａＡｓまた
はＧａＩｎＡｓＳｂからなることを特徴とする請求項１
記載の電界効果トランジスタの製造方法。 - 【請求項３】前記第二の半導体層と該第三の半導体層と
の界面における組成の遷移領域における組成勾配が、
０．０５（１／ｎｍ）以上であることを特徴とする請求
項１、２および３記載の電界効果トランジスタの製造方
法。 - 【請求項４】半絶縁性基板、該半絶縁性基板上に形成さ
れた不純物を含有しない第一の半導体層よりなるバッフ
ァ層、該バッファ層上に形成された不純物を含有しない
第二の半導体層よりなるチャンネル層、該チャンネル層
上に形成された第三の半導体層よりなるスペーサ層、該
スペーサ層上に形成されたＮ型不純物を含有する第三の
半導体層よりなる電子供給層、該電子供給層上に形成さ
れた第四の半導体層よりなるコンタクト層、該コンタク
ト層の上に設けられたショットキ型若しくは絶縁ゲート
型の制御電極、該制御電極を挟んで設けられた抵抗接続
された複数の出力電極からなる電界効果トランジスタに
於いて、前記チャンネル層を構成する第二の半導体層が
２種類以上の化合物の混晶で構成され、組成が下方から
上方に向かって徐々に変化していること、および該第二
の半導体層と該第三の半導体層との界面における組成の
遷移領域が３ｎｍ以下であることを特徴とする電界効果
トランジスタ。 - 【請求項５】前記第一、第三及び第四の半導体層が、Ｇ
ａＡｓ，ＩｎＰ，ＩｎＧａＰ、ＩｎＡｌＰ、ＩｎＡｌＡ
ｓ、ＧａＳｂＰ、ＩｎＧａＡｌＡｓ、ＡｌＧａＡｓのう
ちの一ないし二つの組み合わせからなる化合物半導体層
からなり、前記第二の半導体層がＩｎＧａＡｓまたはＧ
ａＩｎＡｓＳｂからなることを特徴とする請求項５記載
の電界効果トランジスタ。 - 【請求項６】前記第二の半導体層に含まれるのＩｎ組成
が０から０．８の間の任意の範囲で変化し、上方の方が
下方よりＩｎ組成が高くなっていることを特徴とする請
求項５および６記載の電界効果トランジスタ。 - 【請求項７】前記第二の半導体層と該第三の半導体層と
の界面における組成の遷移領域における組成勾配が、
０．０５（１／ｎｍ）以上であることを特徴とする請求
項５、６および７記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21999492A JPH0669248A (ja) | 1992-08-19 | 1992-08-19 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21999492A JPH0669248A (ja) | 1992-08-19 | 1992-08-19 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669248A true JPH0669248A (ja) | 1994-03-11 |
Family
ID=16744267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21999492A Pending JPH0669248A (ja) | 1992-08-19 | 1992-08-19 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669248A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349932A (en) * | 1990-03-02 | 1994-09-27 | Siemens Aktiengesellschaft | Method and device for control of the richness of the air/fuel feed mixture of an internal combustion engine |
| JP2002176169A (ja) * | 2000-12-05 | 2002-06-21 | Showa Denko Kk | ＧａＩｎＰ系積層構造体およびそれを用いて作製した電界効果型トランジスタ |
| WO2012029291A1 (ja) * | 2010-08-31 | 2012-03-08 | 住友化学株式会社 | 半導体基板および絶縁ゲート型電界効果トランジスタ |
| US20170229543A1 (en) * | 2014-09-19 | 2017-08-10 | Intel Corporation | Apparatus and methods to create an indium gallium arsenide active channel having indium rich surfaces |
| US10559683B2 (en) | 2014-09-19 | 2020-02-11 | Intel Corporation | Apparatus and methods to create a buffer to reduce leakage in microelectronic transistors |
-
1992
- 1992-08-19 JP JP21999492A patent/JPH0669248A/ja active Pending
Cited By (7)
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| US9379226B2 (en) | 2010-08-31 | 2016-06-28 | Sumitomo Chemical Company, Limited | Semiconductor wafer and insulated gate field effect transistor |
| US20170229543A1 (en) * | 2014-09-19 | 2017-08-10 | Intel Corporation | Apparatus and methods to create an indium gallium arsenide active channel having indium rich surfaces |
| US10290709B2 (en) * | 2014-09-19 | 2019-05-14 | Intel Corporation | Apparatus and methods to create an indium gallium arsenide active channel having indium rich surfaces |
| US10559683B2 (en) | 2014-09-19 | 2020-02-11 | Intel Corporation | Apparatus and methods to create a buffer to reduce leakage in microelectronic transistors |
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