JPH03125436A - ヘテロ構造半導体装置およびその製造方法 - Google Patents
ヘテロ構造半導体装置およびその製造方法Info
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- JPH03125436A JPH03125436A JP26320889A JP26320889A JPH03125436A JP H03125436 A JPH03125436 A JP H03125436A JP 26320889 A JP26320889 A JP 26320889A JP 26320889 A JP26320889 A JP 26320889A JP H03125436 A JPH03125436 A JP H03125436A
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はヘテロ構造半導体装置およびその製造方法に関
するものである。
するものである。
従来の技術
ノンドープのGaAs層上にN型のAlGaAs層を形
成したヘテロ構造のヘテロ接合界面には高い移動度の2
次元電子ガスが形成される。この2次元電子ガスの濃度
をゲート電極により制御してトランジスタ動作をさせる
高電子移動度トランジスタ(HEMT)i表 高速スイ
ッチング素子、マイクロ波・ミリ波素子として有望であ
り、その特性を一層向七さぜるだめの材料献 構造面か
らの多くの研究が盛んに行われている。材料面からli
、、 GaAsのかわりにInPを基板として用Lz
InPに格子整合したIn11.5sGa@、4v
ASとN型のInl1.52Al11.x*Asよりな
るヘテロ構造力(、GaAs/AlGaAs系のHEM
Tよりも高い電子移動度、高い電子飽和速度および高い
2次元電子ガス濃度を示すため、AlGaAs/GaA
s系HEMTにかわる高性能HEMTを実現できるもの
として注目されている。しかしながら、基板として用い
るInPは現在のところGaAsに比較して高価である
こと、基板の品質がGa、Asに比べて劣ること、不要
な不純物がInP基板上に形成された結晶層に取り込ま
れること、またGaAsより割れ易いなどの不利な点を
有している。このことから、より結晶品質に優れたGa
As基板を用いてInGaAsやInAlAsを良好な
結晶品質で結晶成長できるような新しい技術か望まれて
いる。このような技術は受光・発光デバイスと高速電子
デバイスの集積回路を作製する上でも重要である。In
GaAsやInAlAs基板上に形成する場合に問題と
なるのjl InGaAsやInAlAsとGaAs
との格子定数の差異であり、InAs組成比が0.53
の場合3.8χと非常に大きい。このた敦 通常の手段
でInGaAsをGaAs上に形成した場合にLt、
InGaAs層中に多数のディスロケーションが生改
その結晶性は著しく低下する。本発明者ら41 I
nAs組成比XをGaAs基板側からInGaAsを含
む活性層側へ徐々に増加さぜたInxGa+−xAsバ
ッファー層を用いることにより、活性層の結晶性を著し
く向上せしめることが可能であることを見出しμ この
InxGa+xAsバッファー層を通常の分子線エピタ
キシー法で結晶成長する場合、成長温度として450℃
以下の温度を採用することを、InxGa+−xAsバ
ッファー層の成長方向におけるInAs組成比Xを1.
5x10−’/nm以下とすることにより活性層の結晶
性は更に良好となることを見出し九 第2図にこのよう
な方法を用いて形成したH E M T構造の断面を示
す。第2図においてlは半絶縁性GaAs基板 2は膜
厚が200mm程度のノンドープGaAs層であり、
この上に1nAs組成比が0から例えば0.5まで変化
するInxGa+xAsバッファー層13が形成される
。0.5というInAs組成はInxGa+−xAsバ
ッファー層13上に形成される活性層のうちのInGa
Asチャンネル層5におけるInAs組成比と等しくな
るように決められるもので、特にこの値に限定されるこ
とはな(も このInxGa+xAsバッファー層13
上にノンドープのInAlAsバリア層4が形成される
。InAlAsバリア層4のInAs組成InxGa+
−xAsバッファー層13の最表面側のInAs組成(
いまの場合0.5)で決定されるIns、sGa@、s
ASの格子定数とほぼ一致するように決められる。この
InAlAsバリア層4より表面側の各層5,6,7,
8゜9は格子整合する条件で形成される。5はノンドブ
InGaAsチャンネル層で厚さが20nm 〜110
0nのものが用いられる。 6は厚さ3nm程度のノン
ドブT n G a A s 恩7は厚さ25nm程度
のN型InAIAsJi8は厚さ]Onm程度のノンド
ープInAIAsJi 9は厚さ]Onm 〜50n
m程度のN型I nGaAs層である。
成したヘテロ構造のヘテロ接合界面には高い移動度の2
次元電子ガスが形成される。この2次元電子ガスの濃度
をゲート電極により制御してトランジスタ動作をさせる
高電子移動度トランジスタ(HEMT)i表 高速スイ
ッチング素子、マイクロ波・ミリ波素子として有望であ
り、その特性を一層向七さぜるだめの材料献 構造面か
らの多くの研究が盛んに行われている。材料面からli
、、 GaAsのかわりにInPを基板として用Lz
InPに格子整合したIn11.5sGa@、4v
ASとN型のInl1.52Al11.x*Asよりな
るヘテロ構造力(、GaAs/AlGaAs系のHEM
Tよりも高い電子移動度、高い電子飽和速度および高い
2次元電子ガス濃度を示すため、AlGaAs/GaA
s系HEMTにかわる高性能HEMTを実現できるもの
として注目されている。しかしながら、基板として用い
るInPは現在のところGaAsに比較して高価である
こと、基板の品質がGa、Asに比べて劣ること、不要
な不純物がInP基板上に形成された結晶層に取り込ま
れること、またGaAsより割れ易いなどの不利な点を
有している。このことから、より結晶品質に優れたGa
As基板を用いてInGaAsやInAlAsを良好な
結晶品質で結晶成長できるような新しい技術か望まれて
いる。このような技術は受光・発光デバイスと高速電子
デバイスの集積回路を作製する上でも重要である。In
GaAsやInAlAs基板上に形成する場合に問題と
なるのjl InGaAsやInAlAsとGaAs
との格子定数の差異であり、InAs組成比が0.53
の場合3.8χと非常に大きい。このた敦 通常の手段
でInGaAsをGaAs上に形成した場合にLt、
InGaAs層中に多数のディスロケーションが生改
その結晶性は著しく低下する。本発明者ら41 I
nAs組成比XをGaAs基板側からInGaAsを含
む活性層側へ徐々に増加さぜたInxGa+−xAsバ
ッファー層を用いることにより、活性層の結晶性を著し
く向上せしめることが可能であることを見出しμ この
InxGa+xAsバッファー層を通常の分子線エピタ
キシー法で結晶成長する場合、成長温度として450℃
以下の温度を採用することを、InxGa+−xAsバ
ッファー層の成長方向におけるInAs組成比Xを1.
5x10−’/nm以下とすることにより活性層の結晶
性は更に良好となることを見出し九 第2図にこのよう
な方法を用いて形成したH E M T構造の断面を示
す。第2図においてlは半絶縁性GaAs基板 2は膜
厚が200mm程度のノンドープGaAs層であり、
この上に1nAs組成比が0から例えば0.5まで変化
するInxGa+xAsバッファー層13が形成される
。0.5というInAs組成はInxGa+−xAsバ
ッファー層13上に形成される活性層のうちのInGa
Asチャンネル層5におけるInAs組成比と等しくな
るように決められるもので、特にこの値に限定されるこ
とはな(も このInxGa+xAsバッファー層13
上にノンドープのInAlAsバリア層4が形成される
。InAlAsバリア層4のInAs組成InxGa+
−xAsバッファー層13の最表面側のInAs組成(
いまの場合0.5)で決定されるIns、sGa@、s
ASの格子定数とほぼ一致するように決められる。この
InAlAsバリア層4より表面側の各層5,6,7,
8゜9は格子整合する条件で形成される。5はノンドブ
InGaAsチャンネル層で厚さが20nm 〜110
0nのものが用いられる。 6は厚さ3nm程度のノン
ドブT n G a A s 恩7は厚さ25nm程度
のN型InAIAsJi8は厚さ]Onm程度のノンド
ープInAIAsJi 9は厚さ]Onm 〜50n
m程度のN型I nGaAs層である。
この構造においてノンドープInGaAsチャンネル層
5にN型1nA]4s層7から電子が供給され 高移動
度の2次元電子ガスがInGaAsチャンネル層5に形
成される。実際に測定される2次元電子ガスの移動度(
よ InGaAsチャンネル層5のI nAs組成が0
゜5の場合、室温で9000〜10000cm2/v−
sと良好な値を示づネ 発明が解決しようとする課題 従来例で示した構造における2次元電子ガスの移動度は
高く、活性層の結晶性は非常に良好である力丈 実際に
この構造を用いて電界効果型トランジスタ(FET)を
作製すると次のような問題が生じることが明らかとなっ
た すなわ−& FETを作製する際に 素子形成の
ための島領域を選択的に残して、他の領域は第2図のノ
ンドープInAlAsバリア層4の付近までエツチング
除去される力交それぞれの島領域間でリーク電流が流れ
素子分離が難しいこと、この基板に流れるリーク電流
のだ6 FETのピンヂオフ特性が良くないというこ
とが明らかとなっ島 課題を解決するための手段 このような基板リーク電流の原因として考えられる事(
よ InxGa+ −x Asバッファー層13のエネ
ルギバンドギャップがGaAsに比べ小さく、InAs
組成X組成きくなる程小さくなるという事である。実際
に 第2図の従来例においてN型InAlAs層7およ
びN型1 nGaAs層9をN型とせ咀 ノンドープと
し 試料を作製すると、すべての層がノンドープである
にもかかわら哄 試料中には1x10” 7cm2の面
密度でキャリア(電子)が存在していることが判明し八
この残留キャリアの原因としては ノンドープ層でも
10”/cm3程度のドーピングが実際には自然にされ
る事や、格子不整合を緩和するためのInxGa+ −
x Asバッファー層13内に多数発生する格子欠陥に
関連したキャリアの発生などが考えられる力(本発明者
らLL、 InxGa+−xAsバッファー層13の
エネルギーバンドギャップが本来小さいという車力(主
原因であると推定LInxGa+ −x Asバッファ
ー層13のかわりに より大きなエネルギーバンドギャ
ップを有する材料であるInx(GayAl+−v )
+−xAs四元混晶を用いることを考案した 本発明(
友GaAs基板上に結晶性の良いInGaAs層を形成
する場合4; GaAsとI nGaAsの格子不整
合を緩和するため4、、 In、Ga、Alの組成が
基板側から目的のInGaAs層まで徐々に変化するI
nx(GayA1+−y)+−Js四元混晶のバッファ
ー層を用いるものである。
5にN型1nA]4s層7から電子が供給され 高移動
度の2次元電子ガスがInGaAsチャンネル層5に形
成される。実際に測定される2次元電子ガスの移動度(
よ InGaAsチャンネル層5のI nAs組成が0
゜5の場合、室温で9000〜10000cm2/v−
sと良好な値を示づネ 発明が解決しようとする課題 従来例で示した構造における2次元電子ガスの移動度は
高く、活性層の結晶性は非常に良好である力丈 実際に
この構造を用いて電界効果型トランジスタ(FET)を
作製すると次のような問題が生じることが明らかとなっ
た すなわ−& FETを作製する際に 素子形成の
ための島領域を選択的に残して、他の領域は第2図のノ
ンドープInAlAsバリア層4の付近までエツチング
除去される力交それぞれの島領域間でリーク電流が流れ
素子分離が難しいこと、この基板に流れるリーク電流
のだ6 FETのピンヂオフ特性が良くないというこ
とが明らかとなっ島 課題を解決するための手段 このような基板リーク電流の原因として考えられる事(
よ InxGa+ −x Asバッファー層13のエネ
ルギバンドギャップがGaAsに比べ小さく、InAs
組成X組成きくなる程小さくなるという事である。実際
に 第2図の従来例においてN型InAlAs層7およ
びN型1 nGaAs層9をN型とせ咀 ノンドープと
し 試料を作製すると、すべての層がノンドープである
にもかかわら哄 試料中には1x10” 7cm2の面
密度でキャリア(電子)が存在していることが判明し八
この残留キャリアの原因としては ノンドープ層でも
10”/cm3程度のドーピングが実際には自然にされ
る事や、格子不整合を緩和するためのInxGa+ −
x Asバッファー層13内に多数発生する格子欠陥に
関連したキャリアの発生などが考えられる力(本発明者
らLL、 InxGa+−xAsバッファー層13の
エネルギーバンドギャップが本来小さいという車力(主
原因であると推定LInxGa+ −x Asバッファ
ー層13のかわりに より大きなエネルギーバンドギャ
ップを有する材料であるInx(GayAl+−v )
+−xAs四元混晶を用いることを考案した 本発明(
友GaAs基板上に結晶性の良いInGaAs層を形成
する場合4; GaAsとI nGaAsの格子不整
合を緩和するため4、、 In、Ga、Alの組成が
基板側から目的のInGaAs層まで徐々に変化するI
nx(GayA1+−y)+−Js四元混晶のバッファ
ー層を用いるものである。
作用
従来のTnxGa+−X Asバッファー層に比べ エ
ネルギーバンドギ−1’ ツブの大きなInx(Gay
Al+−y)+−×As四元混晶のバッファー層を用い
ることにより、残留ギヤリア濃度を著しく低下させるこ
とが可能となり、基板リーク電流を抑制し素子分離が容
易となるばかりでなく、FETのピンチオフ特性も改善
できる。本発明により、GaAs基板上に形成したIn
GaAs活性層を用いて、特性の良好なFETおよび、
これを用いた集積回路を実現できる。
ネルギーバンドギ−1’ ツブの大きなInx(Gay
Al+−y)+−×As四元混晶のバッファー層を用い
ることにより、残留ギヤリア濃度を著しく低下させるこ
とが可能となり、基板リーク電流を抑制し素子分離が容
易となるばかりでなく、FETのピンチオフ特性も改善
できる。本発明により、GaAs基板上に形成したIn
GaAs活性層を用いて、特性の良好なFETおよび、
これを用いた集積回路を実現できる。
実施例
本発明の実施例を第1図に従って詳細に述べる。
第1図(よ 本発明のヘテロ構造の断面図であり、1は
半絶縁性GaAs基板、 2はノンドープGaAs層で
省いても良いものである。3(友 本発明の中心となる
ノンドープInx(GayAl+−v)+−xAsバッ
ファー恩4は層厚が200nm程度のノンドープInG
aAsバリア凰5は層厚が200nm −1100n程
度のノンドープInAIASヂャンネル層(あるいは活
性層)、 6(友 ノンドブInA1.Asスペーサ層
で層厚は0〜10nm程度のもの、 7はS1不純物を
1x10” 〜1x10”/Cm’程度ドブした厚さが
10〜30nm程度のN型InAlAs[8はショット
キー電極を得るための10〜30nm程度の厚さのノン
ドープInAlAs1i 9はSi不純物を1x10
”−Ix1019/cm’程度ドープしたN型InGa
As層である。
半絶縁性GaAs基板、 2はノンドープGaAs層で
省いても良いものである。3(友 本発明の中心となる
ノンドープInx(GayAl+−v)+−xAsバッ
ファー恩4は層厚が200nm程度のノンドープInG
aAsバリア凰5は層厚が200nm −1100n程
度のノンドープInAIASヂャンネル層(あるいは活
性層)、 6(友 ノンドブInA1.Asスペーサ層
で層厚は0〜10nm程度のもの、 7はS1不純物を
1x10” 〜1x10”/Cm’程度ドブした厚さが
10〜30nm程度のN型InAlAs[8はショット
キー電極を得るための10〜30nm程度の厚さのノン
ドープInAlAs1i 9はSi不純物を1x10
”−Ix1019/cm’程度ドープしたN型InGa
As層である。
この構造において、N型InAlAs層7より電子がノ
ンドープのInGaAsチャンネル層5に供給され 移
動度の大きい2次元電子ガス力交 ノンドープInGa
Asチャンネル層5内に形成される。第1図のヘテロ構
造を分子線エピタキシー(MBE)法で作製する場合、
結晶成長時の基板温度は重要であり、Inx(GayA
l+−y)+−xAsバッファー層3を形成する時は従
来例と同様に450℃以下、ノンドープInAlAsバ
リア層4より上の5.6,7,8.9の各層を形成すル
時は500℃程度が良いことがわかっ九 特にバッファ
ー層3の成長温度は重要であり、450℃以上の温度で
は表面モホロジー及び電子移動度の低下が著しいことが
実験により明らかとなっ通Inx(GayAl+−v)
+−xAsバッファー層3のInAs組成Xt*GaA
s基板1側で0とし ノンドープInAlAsバリア層
4側でInA IAs層4とほぼ格子整合する値Zとし
0からZまでほぼ直線的に変化させた Xの変化率も目
的のノンドープのI nGaAsチャンネル層5の結晶
性に大きな影響を及ぼす力(バッファー層厚+00nm
当り0.15の変化取 すなわち1.5x10−2/n
m、以下とする必要がある。通t Z=0.5の時に
800nmのバッファー層厚を用いた つまり〜6x1
0−’/nmの変化率とした 一方、Yの値については
GaAlAsとGaAsの格子不整合が無視できる程に
小さいのでO〜1までの任意の値を設定することができ
る。Yの値をInx(GayAl+−v)+−xAsバ
’/77−層内で固定しても良いし 変化させても良く
、特にYの値に関しては制限はな(t 本実施例で+i
Yの値をGaAs基板側で1とし ノンドープIn
AlAsバリア層4側で0となるよう置 1から0まで
Inx(GayAl+−v )I−xAsAsバッファ
ー層3内ぼ直線的に変化させ島 本発明によれ(L ノ
ンドープのInGaAsチャンネル層5のInAs組成
Zl戴 0から1まで任意に変化させ得る力丈 実際に
は0.2≦2≦0.7程度の範囲が応用上重要となる。
ンドープのInGaAsチャンネル層5に供給され 移
動度の大きい2次元電子ガス力交 ノンドープInGa
Asチャンネル層5内に形成される。第1図のヘテロ構
造を分子線エピタキシー(MBE)法で作製する場合、
結晶成長時の基板温度は重要であり、Inx(GayA
l+−y)+−xAsバッファー層3を形成する時は従
来例と同様に450℃以下、ノンドープInAlAsバ
リア層4より上の5.6,7,8.9の各層を形成すル
時は500℃程度が良いことがわかっ九 特にバッファ
ー層3の成長温度は重要であり、450℃以上の温度で
は表面モホロジー及び電子移動度の低下が著しいことが
実験により明らかとなっ通Inx(GayAl+−v)
+−xAsバッファー層3のInAs組成Xt*GaA
s基板1側で0とし ノンドープInAlAsバリア層
4側でInA IAs層4とほぼ格子整合する値Zとし
0からZまでほぼ直線的に変化させた Xの変化率も目
的のノンドープのI nGaAsチャンネル層5の結晶
性に大きな影響を及ぼす力(バッファー層厚+00nm
当り0.15の変化取 すなわち1.5x10−2/n
m、以下とする必要がある。通t Z=0.5の時に
800nmのバッファー層厚を用いた つまり〜6x1
0−’/nmの変化率とした 一方、Yの値については
GaAlAsとGaAsの格子不整合が無視できる程に
小さいのでO〜1までの任意の値を設定することができ
る。Yの値をInx(GayAl+−v)+−xAsバ
’/77−層内で固定しても良いし 変化させても良く
、特にYの値に関しては制限はな(t 本実施例で+i
Yの値をGaAs基板側で1とし ノンドープIn
AlAsバリア層4側で0となるよう置 1から0まで
Inx(GayAl+−v )I−xAsAsバッファ
ー層3内ぼ直線的に変化させ島 本発明によれ(L ノ
ンドープのInGaAsチャンネル層5のInAs組成
Zl戴 0から1まで任意に変化させ得る力丈 実際に
は0.2≦2≦0.7程度の範囲が応用上重要となる。
本発明のInx(GayAl、+−v)+−・Asバッ
ファー層3の効果を示す実験ブタとしてZ=0.53の
場合を一例として示す。本発明の目的である基板リーク
電流の抑制あるいは残留キャリア濃度の低減を示すため
に 第1図およQ− 1〇− び第2図におけるN型InAlAs層7及びN型InG
aAs層9のSi不純物ドープ量をO70m2とじヘテ
ロ構造の各層がすべてノンドープである構造を作製し残
留キャリア濃度を調べた その結果を次表に示机 (以下余白) 1 次表から明らかな様に 残留キャリア濃度(よ従来のT
nxGa+−xAsバッファー層を用いた時に比べ本発
明のInx(GayAl+−v )+−xAsバッファ
ー層を用いた場合(よ 約1710に低下していること
がわかる。
ファー層3の効果を示す実験ブタとしてZ=0.53の
場合を一例として示す。本発明の目的である基板リーク
電流の抑制あるいは残留キャリア濃度の低減を示すため
に 第1図およQ− 1〇− び第2図におけるN型InAlAs層7及びN型InG
aAs層9のSi不純物ドープ量をO70m2とじヘテ
ロ構造の各層がすべてノンドープである構造を作製し残
留キャリア濃度を調べた その結果を次表に示机 (以下余白) 1 次表から明らかな様に 残留キャリア濃度(よ従来のT
nxGa+−xAsバッファー層を用いた時に比べ本発
明のInx(GayAl+−v )+−xAsバッファ
ー層を用いた場合(よ 約1710に低下していること
がわかる。
測定された移動度の値は従来の場合の方が高くなってい
る力丈 これは本発明の結晶性が従来に比べ劣っている
ためではなく、残留キャリアの存在する場所と濃度に移
動度の値が依存するためである。
る力丈 これは本発明の結晶性が従来に比べ劣っている
ためではなく、残留キャリアの存在する場所と濃度に移
動度の値が依存するためである。
実際に 第1図の構造において、N型InAlAs層7
とN型InGaAs層9にSiを2x10” 7cm”
ドープして2次元電子ガスをノンドープのInGaAs
チャンネル層5内に形成すると、キャリア濃度として、
〜2x1012/Cm2、移動度として室温において1
0000cm” /v−sの良好な値が得られ九 また
本発明のヘテロ構造を用いてFET(HEMT)を作製
した時、メサエッチングにより形成した素子形成のため
の島領域間でのリーク電流(戴 従来構造の場合に比べ
1/20〜I/100程度に減少することも確認できた
発明の効果 以上述べた様に 本発明のGaAs基板側よりInAs
組成が徐々に増加するInx(GayA1+−替)+−
xAsバッファー層を用いることによりGaAs基板上
に結晶性の良好なInGaAs層を活性層とするヘテロ
構造を形成できるばかりでなく、残留キャリア濃度の低
減と基板リーク電流の抑制が著しく図られGaAs上に
形成したInGaAs層 InA ]、As系の電気デ
バイスの特性向上とそれらの集積比が可能となるなどの
効果がある。
とN型InGaAs層9にSiを2x10” 7cm”
ドープして2次元電子ガスをノンドープのInGaAs
チャンネル層5内に形成すると、キャリア濃度として、
〜2x1012/Cm2、移動度として室温において1
0000cm” /v−sの良好な値が得られ九 また
本発明のヘテロ構造を用いてFET(HEMT)を作製
した時、メサエッチングにより形成した素子形成のため
の島領域間でのリーク電流(戴 従来構造の場合に比べ
1/20〜I/100程度に減少することも確認できた
発明の効果 以上述べた様に 本発明のGaAs基板側よりInAs
組成が徐々に増加するInx(GayA1+−替)+−
xAsバッファー層を用いることによりGaAs基板上
に結晶性の良好なInGaAs層を活性層とするヘテロ
構造を形成できるばかりでなく、残留キャリア濃度の低
減と基板リーク電流の抑制が著しく図られGaAs上に
形成したInGaAs層 InA ]、As系の電気デ
バイスの特性向上とそれらの集積比が可能となるなどの
効果がある。
また 本発明の実施例では主にHEMTについて述べた
力(本発明の適用範囲はこれに限られるものではなく、
MESFETやHBTなどの電気デバイス、受光素子な
どの光デバイスへの対応も可能であることは言うまでも
な賎
力(本発明の適用範囲はこれに限られるものではなく、
MESFETやHBTなどの電気デバイス、受光素子な
どの光デバイスへの対応も可能であることは言うまでも
な賎
第1図は本発明の詳細な説明するためのヘテロ構造断面
瞠 第2図は従来例を説明するためのヘテロ構造断面図
である。 ■・・・・半絶縁性GaAs基板、 2・・・・ノンド
ープGaAs胤3・・・・Inx(GayAl+−v)
+−xAsバッファー恩4・・・・ノンドープInAl
Asバリアi 5・・−ノンドブのInGaΔSヂャ
ンネル層、 6・・・・ノンドープIn3− 4
瞠 第2図は従来例を説明するためのヘテロ構造断面図
である。 ■・・・・半絶縁性GaAs基板、 2・・・・ノンド
ープGaAs胤3・・・・Inx(GayAl+−v)
+−xAsバッファー恩4・・・・ノンドープInAl
Asバリアi 5・・−ノンドブのInGaΔSヂャ
ンネル層、 6・・・・ノンドープIn3− 4
Claims (2)
- (1)GaAs基板上にInx(AlyGa_1_−y
)_1_−_xAsバッファー層を介してIn_zGa
_1_−_2Asを含む活性層が形成されてなる半導体
ヘテロ構造において、前記Inx(AlyGa_1_−
_y)_1_−_xASバッファー層のInAs組成比
XがGaAs基板側から前記活性層の間でOからZまで
厚さ方向に対してほぼ直線的に変化し、かつXの変化率
が1.5×10^−^3/nm以下であることを特徴と
するヘテロ構造半導体装置。 - (2)GaAs基板上にInAs組成比XをOからZま
で厚みと共にほぼ直線的にかつ1.5x10^−^3/
nm以下の変化率で変化せしめたInx(AlyGa_
1_−_y)_1_−_xAsバッファー層を形成する
工程と、このInx(A1yGa_1_−_y)1−x
Asバッファー層上にInzGa_1_−_zAsを含
む活性層を形成する工程とを少なくとも含み、かつ、前
記Inx(AlyGa_1_−_y)_1_−_xAs
バッファー層と前記活性層が分子線エピタキシー法によ
り、450℃以下の成長温度で形成されることを特徴と
するヘテロ構造半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1263208A JPH0695534B2 (ja) | 1989-10-09 | 1989-10-09 | ヘテロ構造半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1263208A JPH0695534B2 (ja) | 1989-10-09 | 1989-10-09 | ヘテロ構造半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03125436A true JPH03125436A (ja) | 1991-05-28 |
JPH0695534B2 JPH0695534B2 (ja) | 1994-11-24 |
Family
ID=17386285
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1263208A Expired - Fee Related JPH0695534B2 (ja) | 1989-10-09 | 1989-10-09 | ヘテロ構造半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0695534B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100233830B1 (ko) * | 1996-08-28 | 1999-12-01 | 정선종 | 이-메스페트와 디-메스페트 제조용 기판 구조 및 제조방법과 이를 이용한 이-메스페트와 디-메스페트 구조 및 제조방법 |
JP2003534664A (ja) * | 2000-05-24 | 2003-11-18 | レイセオン・カンパニー | 半導体構造体 |
-
1989
- 1989-10-09 JP JP1263208A patent/JPH0695534B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100233830B1 (ko) * | 1996-08-28 | 1999-12-01 | 정선종 | 이-메스페트와 디-메스페트 제조용 기판 구조 및 제조방법과 이를 이용한 이-메스페트와 디-메스페트 구조 및 제조방법 |
JP2003534664A (ja) * | 2000-05-24 | 2003-11-18 | レイセオン・カンパニー | 半導体構造体 |
JP4912558B2 (ja) * | 2000-05-24 | 2012-04-11 | レイセオン カンパニー | 半導体構造体 |
Also Published As
Publication number | Publication date |
---|---|
JPH0695534B2 (ja) | 1994-11-24 |
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Legal Events
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