JPH0687481B2 - アイソレ−シヨンの製造方法 - Google Patents
アイソレ−シヨンの製造方法Info
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- JPH0687481B2 JPH0687481B2 JP27684086A JP27684086A JPH0687481B2 JP H0687481 B2 JPH0687481 B2 JP H0687481B2 JP 27684086 A JP27684086 A JP 27684086A JP 27684086 A JP27684086 A JP 27684086A JP H0687481 B2 JPH0687481 B2 JP H0687481B2
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- semiconductor substrate
- silicon oxide
- etching
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体集積回路において複数の半導体素子の相
互間を電気的に分離するためなどに設けられるアイソレ
ーシヨンの製造方法に関する。
互間を電気的に分離するためなどに設けられるアイソレ
ーシヨンの製造方法に関する。
（従来例） 従来のアイソレーシヨンの製造を第10図に基づいて説明
する。同図はCCD（電荷転送デバイス）におけるアイソ
レーシヨンの構造を示し、斜線で示した櫛形状の部分１
がアイソレーシヨン領域であり、半導体基板の表面から
内部に向けて高濃度の不純物を拡散などすることにより
形成される。半導体基板の上面には、ゲート酸化膜（図
示せず）を介して複数の転送電極２が形成され、アイソ
レーシヨン領域１を除く転送電極２の下に電荷転送チヤ
ネル３が形成されている。そして、夫々の転送電極２に
転送駆動信号φV1〜φV4を印加することにより信号電荷
を転送し、又、相互に隣接する転送チヤネル３の間はア
イソレーシヨン領域１で電気的に分離されているので、
常に信号電荷は所定の転送チヤネル３を移動するように
なつている。
する。同図はCCD（電荷転送デバイス）におけるアイソ
レーシヨンの構造を示し、斜線で示した櫛形状の部分１
がアイソレーシヨン領域であり、半導体基板の表面から
内部に向けて高濃度の不純物を拡散などすることにより
形成される。半導体基板の上面には、ゲート酸化膜（図
示せず）を介して複数の転送電極２が形成され、アイソ
レーシヨン領域１を除く転送電極２の下に電荷転送チヤ
ネル３が形成されている。そして、夫々の転送電極２に
転送駆動信号φV1〜φV4を印加することにより信号電荷
を転送し、又、相互に隣接する転送チヤネル３の間はア
イソレーシヨン領域１で電気的に分離されているので、
常に信号電荷は所定の転送チヤネル３を移動するように
なつている。
（発明が解決しようとする問題点） しかしながらこのような構造のアイソレーシヨンにあつ
ては、フオトリングフライ（Photolithography）によつ
て形成されるため、最小幅ｌ（第10図参照）は通常の製
造工程では１〜２μｍ、高密度の製造工程でも0.8μｍ
程度が限界であり、更なる高密度の半導体集積回路の開
発を困難にしていた。
ては、フオトリングフライ（Photolithography）によつ
て形成されるため、最小幅ｌ（第10図参照）は通常の製
造工程では１〜２μｍ、高密度の製造工程でも0.8μｍ
程度が限界であり、更なる高密度の半導体集積回路の開
発を困難にしていた。
（問題点を解決するための手段） 本発明はこのような問題点に鑑みて成されたものであ
り、極めて幅の狭いアイソレーシヨンを形成することの
できる製造方法を提供することを目的とする。
り、極めて幅の狭いアイソレーシヨンを形成することの
できる製造方法を提供することを目的とする。
この目的を達成するために本発明は、半導体基板の上面
に特定の層を積層し、該層の側端部に形成した酸化膜を
用いて、該酸化膜の厚さと同程度の幅の溝部を半導体基
板内に形成し、該溝部の表面を酸化処理することにアイ
ソレーシヨンを形成するようにしたことを技術的要点と
する。
に特定の層を積層し、該層の側端部に形成した酸化膜を
用いて、該酸化膜の厚さと同程度の幅の溝部を半導体基
板内に形成し、該溝部の表面を酸化処理することにアイ
ソレーシヨンを形成するようにしたことを技術的要点と
する。
（実施例） 以下、本発明によるアイソレーシヨンの製造方法の一実
施例を図面とともに説明する。第１図ないし第９図は一
連の製造工程を順番に示す要部縦断面図である。
施例を図面とともに説明する。第１図ないし第９図は一
連の製造工程を順番に示す要部縦断面図である。
これらの図面に基づいて製造方法及び構造を説明する
と、例えば、P-形の半導体基板（サブストレート）４の
表面にシリコン酸化膜（SiO2）５及び窒化膜（Si3N4）
６を積層し、更に上面に適宜の形状のポリシリコン層７
を堆積させる。例えばCCDを形成する場合には、形成さ
れるべき転送チヤネルの形状に合わせて長さ及び幅Ｗを
設計する。
と、例えば、P-形の半導体基板（サブストレート）４の
表面にシリコン酸化膜（SiO2）５及び窒化膜（Si3N4）
６を積層し、更に上面に適宜の形状のポリシリコン層７
を堆積させる。例えばCCDを形成する場合には、形成さ
れるべき転送チヤネルの形状に合わせて長さ及び幅Ｗを
設計する。
第２の製造工程においては、第２図に示すように、気相
成長（CVD）等によりポリシリコン層７の表面にポリ酸
化膜８を堆積させる。ここで、一例として、シリコン酸
化膜５の厚さを250Å、窒化膜６の厚さを1500Å、ポリ
シリコン層７の厚さを5000Å、そしてポリ酸化膜８の厚
さを0.2μｍ程度に形成する。
成長（CVD）等によりポリシリコン層７の表面にポリ酸
化膜８を堆積させる。ここで、一例として、シリコン酸
化膜５の厚さを250Å、窒化膜６の厚さを1500Å、ポリ
シリコン層７の厚さを5000Å、そしてポリ酸化膜８の厚
さを0.2μｍ程度に形成する。
次に、第３図に示す第３の製造工程において、ポリ酸化
膜８のポリシリコン層７と同程度の幅Ｗの範囲をエツチ
ングにより除去し、ポリシリコン層７の上端面を露出さ
せる。
膜８のポリシリコン層７と同程度の幅Ｗの範囲をエツチ
ングにより除去し、ポリシリコン層７の上端面を露出さ
せる。
第４の製造工程では、ポリシリコン層７をエツチングに
より除去することにより、第４図に示すように窒化膜６
の表面を露出させると共に、ポリ酸化膜８を残す。
より除去することにより、第４図に示すように窒化膜６
の表面を露出させると共に、ポリ酸化膜８を残す。
第５の製造工程では、窒化膜６をエツチングした後、更
にシリコン酸化膜５をエツチングする。即ち、これらの
エツチングを行なうと、第４図で残されているポリ酸化
膜８の下に位置する窒化膜６とシリコン酸化膜５の部分
が残されるので、第５図に示すように、その残された窒
化膜６とシリコン酸化膜５の部分を除いて半導体基板４
の表面が露出される。
にシリコン酸化膜５をエツチングする。即ち、これらの
エツチングを行なうと、第４図で残されているポリ酸化
膜８の下に位置する窒化膜６とシリコン酸化膜５の部分
が残されるので、第５図に示すように、その残された窒
化膜６とシリコン酸化膜５の部分を除いて半導体基板４
の表面が露出される。
次に、第６図に示すように、第６の製造工程では、熱酸
化例えばウエツト酸化により、半導体基板４の表面部分
に約6000Å程度の二酸化シリコン（SiO2）の絶縁層９を
形成する。ここで、窒化膜６及びシリコン酸化膜５で覆
われた部分には絶縁層９は形成されない。
化例えばウエツト酸化により、半導体基板４の表面部分
に約6000Å程度の二酸化シリコン（SiO2）の絶縁層９を
形成する。ここで、窒化膜６及びシリコン酸化膜５で覆
われた部分には絶縁層９は形成されない。
次の第７の製造工程では、残されていた窒化膜６をエツ
チングにより除去し、次にシリコン酸化膜５をエツチン
グにより除去する。このシリコン酸化膜５のエツチング
の際に絶縁層９の上面が約250Å程度除去され、第７図
に示すように半導体基板４の一部分が露出される。これ
らの露出部分の幅Δｗは第６図で示した窒化膜５の幅に
ほぼ等しくなる。
チングにより除去し、次にシリコン酸化膜５をエツチン
グにより除去する。このシリコン酸化膜５のエツチング
の際に絶縁層９の上面が約250Å程度除去され、第７図
に示すように半導体基板４の一部分が露出される。これ
らの露出部分の幅Δｗは第６図で示した窒化膜５の幅に
ほぼ等しくなる。
第８図に示す第８の工程では、異方性エツチングによ
り、該露出部分を介して半導体基板４の内部に溝部10を
形成する。尚、夫々の溝部10の幅は露出部分の幅Δｗと
ほぼ等しくなる。次に、溝部10の底端部にボロンをイオ
ン注入しP+の領域11を形成する。そして、絶縁層９をエ
ツチングにより除去し、半導体基板４の表面を露出させ
る。
り、該露出部分を介して半導体基板４の内部に溝部10を
形成する。尚、夫々の溝部10の幅は露出部分の幅Δｗと
ほぼ等しくなる。次に、溝部10の底端部にボロンをイオ
ン注入しP+の領域11を形成する。そして、絶縁層９をエ
ツチングにより除去し、半導体基板４の表面を露出させ
る。
次に、第９の製造工程においては、イオン注入技術によ
り半導体基板４の表面部にn-領域12を形成し、更に、上
面に酸化膜（SiO2）13を形成した後、ポリシリコン層14
を堆積させる。これにより、n-領域12を転送チヤネゾ、
酸化膜13をゲート酸化膜、ポリシリコン層14を転送電極
とするCCDが形成される。そして、溝部10に形成された
酸化膜13及びP+領域11により各転送チヤネル間は電気的
に絶縁される。
り半導体基板４の表面部にn-領域12を形成し、更に、上
面に酸化膜（SiO2）13を形成した後、ポリシリコン層14
を堆積させる。これにより、n-領域12を転送チヤネゾ、
酸化膜13をゲート酸化膜、ポリシリコン層14を転送電極
とするCCDが形成される。そして、溝部10に形成された
酸化膜13及びP+領域11により各転送チヤネル間は電気的
に絶縁される。
このように、溝部10にて形成されるアイソレーシヨン領
域の幅は、第８図に示すように、夫々Δｗに等しくな
り、従来に較べて極めて狭くすることができるので高集
積度化が可能である。
域の幅は、第８図に示すように、夫々Δｗに等しくな
り、従来に較べて極めて狭くすることができるので高集
積度化が可能である。
尚、この実施例ではCCDの製造を一例として示したが、
他の半導体集積回路にも適用することができ、同様に高
集積化を可能にする。又、溝部10の底端部にP+領域11を
形成して絶縁効果を高めるようにしているが、この領域
11の形成は適宜に省略しても良い。
他の半導体集積回路にも適用することができ、同様に高
集積化を可能にする。又、溝部10の底端部にP+領域11を
形成して絶縁効果を高めるようにしているが、この領域
11の形成は適宜に省略しても良い。
（発明の効果） 以上説明したように本発明のアイソレーシヨンの製造方
法によれば、半導体基板の上面に特定の層を積層し、該
層の側端部に形成した酸化膜を用いて、該酸化膜の厚さ
と同程度の幅の溝部を半導体基板内に形成し、該溝部の
表面を酸化処理することによりアイソレーシヨンを形成
するようにしたので、極めて幅の狭いアイソレーシヨン
を形成することができ、又溝部により極めて優れた絶縁
効果を得ることができ、更に高集積度の半導体集積回路
の製造を可能にする効果が得られる。
法によれば、半導体基板の上面に特定の層を積層し、該
層の側端部に形成した酸化膜を用いて、該酸化膜の厚さ
と同程度の幅の溝部を半導体基板内に形成し、該溝部の
表面を酸化処理することによりアイソレーシヨンを形成
するようにしたので、極めて幅の狭いアイソレーシヨン
を形成することができ、又溝部により極めて優れた絶縁
効果を得ることができ、更に高集積度の半導体集積回路
の製造を可能にする効果が得られる。
第１図ないし第９図は本発明によるアイソレーシヨンの
製造方法の一実施例を示すための製造工程を順に示す要
部縦断面図、第10図は従来のアイソレーシヨンの構造を
CCDの場合について示す概略平面図である。 ４…半導体基板、５…シリコン酸化膜、６…窒化膜、７
…ポリシリコン層、８…ポリ酸化膜、９…絶縁層、10…
溝部、11…P+領域、12…n-領域、13…酸化膜、14…ポリ
シリコン層
製造方法の一実施例を示すための製造工程を順に示す要
部縦断面図、第10図は従来のアイソレーシヨンの構造を
CCDの場合について示す概略平面図である。 ４…半導体基板、５…シリコン酸化膜、６…窒化膜、７
…ポリシリコン層、８…ポリ酸化膜、９…絶縁層、10…
溝部、11…P+領域、12…n-領域、13…酸化膜、14…ポリ
シリコン層
Claims (1)
- 【請求項１】半導体基板の上面にシリコン酸化膜及び窒
化膜を順に積層し、該窒化膜の上面に適宜の形状のポリ
シリコン層を形成する第１の工程と、 該ポリシリコン層の表面に酸化膜を形成する第２の工程
と、 該酸化膜の上端部をエツチングにて除去し、該ポリシリ
コン層の上面部を露出させる第３の工程と、 該ポリシリコン層をエツチングにより除去する第４の工
程と、 異方性エツチングにより、該酸化膜の下にあるシリコン
酸化膜及び窒化膜を除く該シリコン酸化膜及び窒化膜を
除去する第５の工程と、 該半導体基板４の表面に熱酸化による絶縁層を形成する
第６の工程と、 残されたシリコン酸化膜及び窒化膜をエツチングにより
除去する第７の工程と、 該絶縁層の部分を除く半導体基板４に異方性エツチング
により溝部を形成する第８の工程と、 該溝部の表面に熱酸化によりシリコン酸化膜を形成する
第９の工程を具備することを特徴とするアイソレーシヨ
ンの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27684086A JPH0687481B2 (ja) | 1986-11-21 | 1986-11-21 | アイソレ−シヨンの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27684086A JPH0687481B2 (ja) | 1986-11-21 | 1986-11-21 | アイソレ−シヨンの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63131538A JPS63131538A (ja) | 1988-06-03 |
| JPH0687481B2 true JPH0687481B2 (ja) | 1994-11-02 |
Family
ID=17575135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27684086A Expired - Fee Related JPH0687481B2 (ja) | 1986-11-21 | 1986-11-21 | アイソレ−シヨンの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687481B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442948A (ja) * | 1990-06-06 | 1992-02-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2715972B2 (ja) * | 1995-03-04 | 1998-02-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR970053410A (ko) * | 1995-12-22 | 1997-07-31 | 김주용 | 반도체소자의 소자분리막 제조방법 |
-
1986
- 1986-11-21 JP JP27684086A patent/JPH0687481B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63131538A (ja) | 1988-06-03 |
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Legal Events
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