JP3796227B2 - 電荷結合素子の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 238000000034 method Methods 0.000 title claims description 14
- 239000012535 impurity Substances 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 20
- 238000005498 polishing Methods 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 9
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000001459 lithography Methods 0.000 description 21
- 229910052581 Si3N4 Inorganic materials 0.000 description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 20
- 239000010410 layer Substances 0.000 description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 229920005591 polysilicon Polymers 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14689—MOS based technologies
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14806—Structural or functional details thereof
- H01L27/14812—Special geometry or disposition of pixel-elements, address lines or gate-electrodes
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- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、電荷結合素子（ＣＣＤ：Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）の製造方法に関し、特に、複数のゲート電極が所定の間隔を隔てて配置される電荷結合素子の製造方法に関する。
【０００２】
【従来の技術】
従来、イメージセンサなどに用いられる電荷結合素子（ＣＣＤ）が知られている。この電荷結合素子には、単層のゲート電極構造を有する電荷結合素子と、２層のゲート電極構造を有する電荷結合素子（たとえば、特許文献１）とが知られている。単層のゲート電極構造を有する電荷結合素子では、通常、リソグラフィ技術を用いてゲート電極となる膜をパターニングすることによって、ゲート電極構造を形成する。このため、ゲート電極間の間隔を、リソグラフィ技術の限界最小寸法よりも小さくするのが困難であるという不都合がある。
【０００３】
その一方、電荷結合素子においては、隣接するゲート電極の間隔を小さくすることにより、電荷の転送効率を向上させることができる。また、隣接するゲート電極の間隔を小さくすることにより、その分、ゲート電極の面積を大きくすることができるので、電子を蓄積する領域の面積を大きくすることができる。これにより、飽和電荷量が増加するので、ノイズの小さい信号を得ることができる。従来の一般的な単層のゲート電極構造を有する電荷結合素子では、上記のように、ゲート電極間の間隔をリソグラフィの限界最小寸法よりも小さくすることが困難であるため、電荷の転送効率をより向上させるとともに、ノイズの小さい信号を得るのは困難であった。
【０００４】
これに対して、従来の２層の電極構造を有する電荷結合素子では、一方のゲート電極と他方のゲート電極とを絶縁膜を介してオーバーラップさせる構造を有している。このため、第１電極層と第２電極層との間に位置する絶縁膜の厚みをリソグラフィの限界最小寸法よりも小さくすれば、ゲート電極間の間隔をリソグラフィの限界最小寸法よりも小さくすることが可能である。
【０００５】
図１１は、従来の２層のゲート電極構造を有する電荷結合素子の構造を示した断面図である。図１１を参照して、従来の２層のゲート電極構造を有する素子では、半導体基板１０１上に、ゲート絶縁膜１０２が形成されている。ゲート絶縁膜１０２上には、所定の間隔を隔てて第１ゲート電極１０３が形成されている。第１ゲート電極１０３の表面および側面を覆うように、絶縁膜１０４が形成されている。また、第１ゲート電極１０３間に位置するゲート絶縁膜１０２上には、第２ゲート電極１０５が形成されている。この第２ゲート電極１０５の両端部は、絶縁膜１０４を介して第１ゲート電極１０３上にオーバーラップするように形成されている。
【０００６】
図１１に示したような２層のゲート電極構造を有する従来の電荷結合素子（ＣＣＤ）では、絶縁膜１０４をリソグラフィの限界最小寸法よりも小さい厚みで形成することによって、第１ゲート電極１０３と第２ゲート電極１０５との間隔を、リソグラフィの限界最小寸法よりも小さい間隔にすることができる。これにより、電荷の転送効率を向上させることは可能である。また、第１ゲート電極１０３と第２ゲート電極１０５との間隔を、リソグラフィの限界最小寸法よりも小さい間隔にすることができるので、その分、第１ゲート電極１０３および第２ゲート電極１０５の面積を大きくすることができる。これにより、電子を蓄積する領域の面積がその分大きくなるので、飽和電荷量が増加し、その結果、ノイズの小さい信号を得ることも可能である。
【０００７】
【特許文献１】
特開平１１−２０４７７６号公報
【発明が解決しようとする課題】
しかしながら、図１１に示した従来の２層のゲート電極構造を有する電荷結合素子（ＣＣＤ）では、第２ゲート電極１０５が厚みの小さい絶縁膜１０４を介して第１ゲート電極１０３に対してオーバーラップする構造を有するため、第１ゲート電極１０３と第２ゲート電極１０５との間の寄生容量が大きくなるという不都合がある。このため、第１ゲート電極１０３および第２ゲート電極１０５に所定の電圧を印加することにより駆動する際に、大きな寄生容量のために、所定の電圧に上がるまでの電荷量（電流）が多くなる。これにより、所定の電気抵抗を有する第１ゲート電極１０３および第２ゲート電極１０５を流れる電流が多くなるので、その分、消費電力も増加するという問題点があった。
【０００８】
この発明は、上記のような課題を解決するためになされたものであり、その目的は、隣接するゲート電極間の間隔を小さくすることにより電荷の転送効率を向上させるとともに、ノイズの小さい信号を得ながら、寄生容量を低減することにより消費電力を低減することが可能な電荷結合素子を容易に製造することが可能な電荷転送素子の製造方法を提供することである。
【００１０】
【課題を解決するための手段および発明の効果】
この発明の電荷結合素子の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に、所定の間隔を隔てて複数の実質的に平坦な上面を有する第１ゲート電極を形成する工程と、第１ゲート電極の側面に絶縁膜を形成する工程と、第１ゲート電極間に位置する領域を埋め込むように、第２ゲート電極層を堆積した後、第２ゲート電極層の余分な堆積部分を研磨により除去することによって、絶縁膜を介して、第１ゲート電極とオーバラップしないで第１ゲート電極に隣接する第２ゲート電極を形成する工程とを備えている。
【００１５】
上記のように、第１ゲート電極の側面に絶縁膜を形成した後、第１ゲート電極間に位置する領域を埋め込むように、第２ゲート電極層を堆積して第２ゲート電極層の余分な堆積部分を研磨により除去することにより、絶縁膜を介して第１ゲート電極に隣接する第２ゲート電極を形成することによって、上記絶縁膜をリソグラフィの限界最小寸法よりも小さい厚みを有するように形成すれば、隣接する第１ゲート電極と第２ゲート電極との間隔をリソグラフィの限界最小寸法よりも小さい間隔にすることができるので、電荷の転送効率を向上させることができる。
また、隣接するゲート電極の間隔をリソグラフィの限界最小寸法よりも小さくすることにより、その分、ゲート電極の面積を大きくすることができるので、電子を蓄積する領域の面積を大きくすることができる。これにより、飽和電荷量が増加するので、ノイズの小さい信号を得ることができる。また、第１ゲート電極とオーバラップしないで第１ゲート電極に隣接するように第２ゲート電極を形成することによって、第１ゲート電極と第２ゲート電極との間の寄生容量が大きくなるのを抑制することができる。
これにより、第１ゲート電極および第２ゲート電極に所定の電圧を印加することにより駆動する際に、大きな寄生容量に起因して所定の電圧に上がるまでの電荷量（電流）が多くなるのを抑制することができる。
その結果、所定の電気抵抗を有する第１ゲート電極および第２ゲート電極を流れる電流を低減することができるので、その分、消費電力を低減することができる。このように、第２の局面では、電荷の転送効率を向上させるとともに、ノイズの小さい信号を得ながら、消費電力を低減することが可能な電荷結合素子を容易に製造することができる。
【００１６】
上記電荷結合素子の製造方法はさらに、第２ゲート電極を形成する工程に先立って、第１ゲート電極上に研磨ストッパ膜を形成する工程をさらに備え、第２ゲート電極を形成する工程は、研磨ストッパ膜をストッパとして、第２ゲート電極層の余分な堆積部分を研磨することによって、絶縁膜を介して第１ゲート電極とオーバラップしないで第１ゲート電極に隣接する第２ゲート電極を形成する工程を含む。
このように構成すれば、容易に、第１ゲート電極とオーバラップしないで第１ゲート電極に隣接する第２ゲート電極を形成することができる。
【００１７】
上記電荷結合素子の製造方法において、第１ゲート電極の側面に絶縁膜を形成する工程は、第１ゲート電極の側面を熱酸化することにより、第１ゲート電極の側面に熱酸化膜を形成する工程を含む。
このように構成すれば、熱酸化膜をリソグラフィの限界最小寸法よりも小さい厚みを有するように形成することにより、容易に、隣接する第１ゲート電極と第２ゲート電極との間隔をリソグラフィの限界最小寸法よりも小さい間隔にすることができる。
【００１８】
この場合、好ましくは、ゲート絶縁膜を形成する工程は、少なくとも一部に酸化抑制機能を有する絶縁膜を含むゲート絶縁膜を形成する工程を含む。このように構成すれば、第１ゲート電極の側面に熱酸化膜を形成する際の熱酸化時に、酸化抑制機能を有する絶縁膜を設けない場合に比べて、半導体基板が酸化されるのを抑制することができる。
【００１９】
上記電荷結合素子の製造方法において、好ましくは、第２ゲート電極を形成する工程に先立って、少なくとも第１ゲート電極をマスクとして、不純物をイオン注入することによって、第２ゲート電極が形成される領域の下方の半導体基板に自己整合的に不純物領域を形成する工程をさらに備える。
このように構成すれば、レジスト膜をマスクとして不純物領域を形成する場合と異なり、不純物領域の形成領域がばらつくのを防止することができる。これにより、不純物領域の形成領域がばらつくことに起因する電荷の転送効率の低下を防止することができるので、より良好な電荷の転送効率を有する電荷結合素子を容易に形成することができる。
【００２０】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００２１】
図１は、本発明の一実施形態による電荷結合素子（ＣＣＤ）の構造を示した断面図である。本実施形態では、本発明を２相駆動の電荷結合素子に適用した場合について説明する。
【００２２】
本実施形態による電荷結合素子では、図１に示すように、シリコン基板１上に、約１０ｎｍ〜約５０ｎｍの厚みを有するシリコン酸化膜（ＳｉＯ2膜）２ａが形成されている。シリコン酸化膜２ａ上には、約３０ｎｍ〜約１００ｎｍの厚みを有するシリコン窒化膜（ＳｉＮ膜）２ｂが形成されている。このシリコン酸化膜２ａとシリコン窒化膜２ｂとによって、ゲート絶縁膜２が構成されている。なお、シリコン基板１は、本発明の「半導体基板」の一例であり、シリコン窒化膜２ｂは、本発明の「酸化抑制機能を有する絶縁膜」の一例である。
【００２３】
ここで、本実施形態では、ゲート絶縁膜２上に、第１ゲート電極３と第２ゲート電極５とが熱酸化膜４を介して隣接するように形成されている。また、第２ゲート電極５は、第１ゲート電極３とオーバラップしないで第１ゲート電極３に隣接するように設けられている。第１ゲート電極３は、約４０ｎｍ〜約８０ｎｍの厚みを有するポリシリコン膜からなるとともに、実質的に平坦な上面を有する。また、第２ゲート電極５は、第１ゲート電極３と実質的に同じ厚みを有するポリシリコン膜からなるとともに、実質的に平坦な上面を有する。また、熱酸化膜４は、ポリシリコン膜からなる第１ゲート電極３の側面を熱酸化することにより形成されるとともに、リソグラフィの限界最小寸法よりも小さい厚み（約２０ｎｍ〜約１００ｎｍ）を有する。なお、熱酸化膜４は、本発明の「絶縁膜」の一例である。
【００２４】
また、本実施形態では、第２ゲート電極５の下方に位置するシリコン基板１の表面に、不純物領域６が形成されている。
【００２５】
なお、全面を覆うようにシリコン酸化膜からなる層間絶縁膜（図示せず）が形成されているとともに、その層間絶縁膜には第１ゲート電極３および第２ゲート電極５に達するコンタクトホール（図示せず）が形成されている。そして、そのコンタクトホールを介して、第１ゲート電極３および第２ゲート電極５と、上層配線（図示せず）とが接続されている。
【００２６】
また、本実施形態による電荷結合素子（ＣＣＤ）では、２相の異なる電圧（φ１、φ２）を第１ゲート電極３および第２ゲート電極５を１組としてそれぞれ２組に印加することによって、電荷の転送を行う。
【００２７】
本実施形態では、上記のように、リソグラフィの限界最小寸法よりも小さい厚みを有する熱酸化膜４を介して、第１ゲート電極３に隣接するように第２ゲート電極５を設けることによって、隣接する第１ゲート電極３と第２ゲート電極５との間隔をリソグラフィの限界最小寸法よりも小さい間隔にすることができるので、電荷の転送効率を向上させることができる。また、隣接する第１ゲート電極３と第２ゲート電極５との間隔をリソグラフィの限界最小寸法よりも小さい間隔にすることができるので、その分、第１ゲート電極３および第２ゲート電極５の面積を大きくすることができる。これにより、電子を蓄積する領域の面積が大きくなるので、飽和電荷量が増加し、その結果、ノイズの小さい信号を得ることができる。
【００２８】
また、本実施形態では、上記のように、第１ゲート電極３とオーバラップしないで第１ゲート電極３に隣接するように第２ゲート電極５を設けることによって、第１ゲート電極３と第２ゲート電極５との間の寄生容量が大きくなるのを抑制することができる。これにより、第１ゲート電極３および第２ゲート電極５に所定の電圧を印加することにより駆動する際に、大きな寄生容量に起因して所定の電圧に上がるまでの電荷量（電流）が多くなるのを抑制することができる。その結果、所定の電気抵抗を有する第１ゲート電極３および第２ゲート電極５を流れる電流を低減することができるので、その分、消費電力を低減することができる。
【００２９】
また、本実施形態では、ゲート絶縁膜２の上部に酸化抑制機能を有するシリコン窒化膜２ｂを配置することによって、後述する製造プロセスにおいて、第１ゲート電極３の側面に熱酸化膜４を形成する際の熱酸化時に、ゲート絶縁膜２下のシリコン基板１が酸化されるのを抑制することができる。
【００３０】
図２〜図７は、図１に示した一実施形態による電荷結合素子の製造プロセスを説明するための断面図である。次に、図１〜図７を参照して、本実施形態による電荷結合素子の製造プロセスについて説明する。
【００３１】
まず、シリコン基板１を約８５０℃〜約１０５０℃で熱処理することによって、シリコン基板１の表面に、約１０ｎｍ〜約５０ｎｍの厚みを有するシリコン酸化膜２ａを形成する。次に、約６００℃〜約８００℃の温度条件下で、減圧ＣＶＤ（Ｌｏｗ Ｐｒｅｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＬＰＣＶＤ）法を用いて、約３０ｎｍ〜約１００ｎｍの厚みを有するシリコン窒化膜２ｂを形成する。これにより、シリコン酸化膜２ａとシリコン窒化膜２ｂとからなるゲート絶縁膜２が形成される。
【００３２】
この後、ＣＶＤ法を用いて約４０ｎｍ〜約８０ｎｍの厚みを有するポリシリコン膜３ａを形成する。ポリシリコン膜３ａ上に、減圧ＣＶＤ法を用いて、約５ｎｍ〜約２０ｎｍの厚みを有するシリコン窒化膜７を形成する。このシリコン窒化膜７は、後述するＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程においてストッパ膜として機能する。なお、このシリコン窒化膜７は、本発明の「研磨ストッパ膜」の一例である。この後、シリコン窒化膜７上の所定領域に、レジスト膜８を形成する。
【００３３】
そして、レジスト膜８をマスクとして、シリコン窒化膜７およびポリシリコン膜３ａをエッチングすることによって、図３に示されるようなパターニングされたポリシリコン膜からなる第１ゲート電極３およびシリコン窒化膜７が形成される。
【００３４】
次に、図４に示すように、約７５０℃〜約９００℃の温度条件下で、Ｏ2またはＨ2Ｏ雰囲気中で熱酸化を行うことによって、第１ゲート電極３の側面に熱酸化膜４を形成する。この熱酸化膜４は、リソグラフィの限界最小寸法よりも小さい厚み（約２０ｎｍ〜約１００ｎｍ）で形成する。この熱酸化膜４の形成時に、ゲート絶縁膜２の上層を構成するシリコン窒化膜２ｂにより、ゲート絶縁膜２下のシリコン基板１が酸化されるのを抑制することができる。
【００３５】
次に、図５に示すように、第１ゲート電極３、シリコン窒化膜７および熱酸化膜４をマスクとして、シリコン基板１の表面に不純物をイオン注入することによって、ｐ型またはｎ型の不純物領域６を形成する。この不純物領域６を形成することによって、不純物領域６のポテンシャルを、不純物領域６が形成されない第１ゲート電極３の下方の領域のポテンシャルと異ならせることができる。これにより、隣接する第１ゲート電極３および第２ゲート電極５（図１参照）の下方の領域を互いにポテンシャルの異なる領域とすることができる。その結果、２相の電圧φ１およびφ２により、電荷結合素子を駆動することができる。なお、イオン注入条件としては、ボロン（Ｂ）を、注入エネルギ：約６０ＫｅＶ〜約１２０ＫｅＶ、ドーズ量：１×１０11ｃｍ-3〜約１×１０12ｃｍ-3の条件下で注入する。これにより、シリコン基板１の表面に、約１３０ｎｍ〜約２７０ｎｍの注入深さを有する不純物領域６が形成される。
【００３６】
次に、ＣＶＤ法を用いて、全面を覆うように、約４０ｎｍ〜約８０ｎｍの厚みを有するポリシリコン膜５ａを形成する。なお、このポリシリコン膜５ａは、本発明の「第２ゲート電極層」の一例である。ここで、このポリシリコン膜５ａの不純物領域６の上方に位置する部分の厚みｔ２が、第１ゲート電極３の厚みｔ１と実質的に同じになるような厚みを有するようにポリシリコン膜５ａを堆積する。そして、ポリシリコン膜用のスラリーを用いてＣＭＰ法により、ポリシリコン膜５ａの余分な堆積部分を研磨により除去する。この際、シリコン窒化膜７が、研磨ストッパとしての機能を有する。
【００３７】
なお、ポシリシリコン膜５ａの熱酸化膜４の近傍に位置する余分な堆積部分５ｂも、ポリシリコン膜用のスラリーの作用により、平坦になるように研磨されるので、最終的に、図７に示すような、第１ゲート電極３と実質的に同じ厚みを有するとともに、平坦な上面を有するポリシリコン膜からなる第２ゲート電極５が形成される。また、第１ゲート電極３と第２ゲート電極５とは、リソグラフィの限界最小寸法よりも小さい厚み（約２０ｎｍ〜約１００ｎｍ）を有する熱酸化膜４を介して、第１ゲート電極３とオーバラップしないで隣接するように形成される。この後、第１ゲート電極３上に位置するシリコン窒化膜７をリン酸を用いたウェットエッチングにより除去することによって、図８に示した形状が得られる。
【００３８】
上記のようにして、本実施形態による電荷結合素子が形成される。この後、全面に層間絶縁膜（図示せず）を形成した後、その層間絶縁膜に第１ゲート電極３および第２ゲート電極５に達するコンタクトホール（図示せず）を形成する。そして、第１ゲート電極３および第２ゲート電極５と、上層配線（図示せず）とをそのコンタクトホールを介して電気的に接続する。
【００３９】
本実施形態の製造プロセスでは、上記のように、第１ゲート電極３の側面にリソグラフィの限界最小寸法よりも小さい厚みを有する熱酸化膜４を形成した後、第１ゲート電極３間に位置する領域を埋め込むようにポリシリコン膜５ａを堆積してポリシリコン膜５ａの余分な堆積部分をＣＭＰ法を用いて除去することによって、第１ゲート電極３とオーバラップしないで第１ゲート電極３に隣接する第２ゲート電極５を容易に形成することができる。これにより、第１ゲート電極と第２ゲート電極との間の寄生容量が大きくなるのを抑制することができるので、第１ゲート電極および第２ゲート電極に所定の電圧を印加することにより駆動する際に、大きな寄生容量に起因して所定の電圧に上がるまでの電荷量（電流）が多くなるのを抑制することができる。その結果、所定の電気抵抗を有する第１ゲート電極および第２ゲート電極を流れる電流を低減することができるので、その分、消費電力を低減することができる。また、隣接する第１ゲート電極３と第２ゲート電極５との間隔をリソグラフィの限界最小寸法よりも小さい間隔にすることができるので、転送効率が向上され、かつ、ノイズの小さい信号を得ることが可能な電荷結合素子を容易に形成することができる。
【００４０】
このように、本実施形態の製造プロセスによれば、電荷の転送効率を向上させるとともに、ノイズの小さい信号を得ながら、消費電力を低減することが可能な電荷結合素子を容易に製造することができる。
【００４１】
また、本実施形態による製造プロセスでは、上記のように、第１ゲート電極３、シリコン窒化膜７および熱酸化膜４をマスクとして不純物をイオン注入することによって、第２ゲート電極５が形成される領域の下方のシリコン基板１の表面に、自己整合的に不純物領域６を形成することができる。これにより、レジスト膜をマスクとして不純物領域６を形成する場合と異なり、不純物領域６の形成領域がばらつくのを防止することができる。その結果、不純物領域６の形成領域がばらつくことに起因する電荷の転送効率の低下を防止することができるので、より良好な電荷の転送効率を有する電荷結合素子を容易に形成することができる。
【００４２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４３】
たとえば、上記実施形態では２相駆動の電荷結合素子について説明したが、本発明はこれに限らず、３相駆動または４相駆動の電荷結合素子にも適用可能である。たとえば、図９に示す一実施形態の第１変形例のように、第１ゲート電極３、その第１ゲート電極３の右側に隣接する第２ゲート電極５、および、その第２ゲート電極５の右側に隣接する第１ゲート電極３に、それぞれ、３相の異なる電圧（φ１、φ２、φ３）を印加するようにしてもよい。なお、３相駆動（４相駆動）を行う場合は、上記した実施形態と異なり、第２ゲート電極５の下方に不純物領域６（図１参照）を形成しないようにする。
【００４４】
また、上記実施形態では、第１ゲート電極３の側面に熱酸化膜４を形成した後、第１ゲート電極３、シリコン窒化膜７および熱酸化膜４をマスクとしてイオン注入することにより不純物領域６を形成したが、本発明はこれに限らず、熱酸化膜４を形成する前に、図３に示した工程において、第１ゲート電極３およびレジスト膜８をマスクとしてイオン注入することにより不純物領域６を形成してもよい。また、図１０に示す一実施形態の第２変形例のように、４つに１つの割合で不純物領域６を形成するために、不純物領域６を形成しない領域を覆うように、レジスト膜１８を形成する。そして、レジスト膜８および１８をマスクとして、不純物をイオン注入することによって、４つに１つの割合で不純物領域６を形成するようにしてもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態による電荷結合素子を示した断面図である。
【図２】図１に示した一実施形態による電荷結合素子の製造プロセスを説明するための断面図である。
【図３】図１に示した一実施形態による電荷結合素子の製造プロセスを説明するための断面図である。
【図４】図１に示した一実施形態による電荷結合素子の製造プロセスを説明するための断面図である。
【図５】図１に示した一実施形態による電荷結合素子の製造プロセスを説明するための断面図である。
【図６】図１に示した一実施形態による電荷結合素子の製造プロセスを説明するための断面図である。
【図７】図１に示した一実施形態による電荷結合素子の製造プロセスを説明するための断面図である。
【図８】図１に示した一実施形態による電荷結合素子の製造プロセスを説明するための断面図である。
【図９】本発明の一実施形態の第１変形例による電荷結合素子を示した断面図である。
【図１０】本発明の一実施形態の第２変形例による電荷結合素子を示した断面図である。
【図１１】従来の２層のゲート電極構造を有する電荷結合素子を示した断面図である。
【符号の説明】
１ シリコン基板（半導体基板）
２ ゲート絶縁膜
２ａ シリコン酸化膜
２ｂ シリコン窒化膜
３ 第１ゲート電極
４ 熱酸化膜（絶縁膜）
５ 第２ゲート電極
５ａ ポリシリコン膜（第２ゲート電極層）
６ 不純物領域
７ シリコン窒化膜（研磨ストッパ膜）
【発明の属する技術分野】
この発明は、電荷結合素子（ＣＣＤ：Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）の製造方法に関し、特に、複数のゲート電極が所定の間隔を隔てて配置される電荷結合素子の製造方法に関する。
【０００２】
【従来の技術】
従来、イメージセンサなどに用いられる電荷結合素子（ＣＣＤ）が知られている。この電荷結合素子には、単層のゲート電極構造を有する電荷結合素子と、２層のゲート電極構造を有する電荷結合素子（たとえば、特許文献１）とが知られている。単層のゲート電極構造を有する電荷結合素子では、通常、リソグラフィ技術を用いてゲート電極となる膜をパターニングすることによって、ゲート電極構造を形成する。このため、ゲート電極間の間隔を、リソグラフィ技術の限界最小寸法よりも小さくするのが困難であるという不都合がある。
【０００３】
その一方、電荷結合素子においては、隣接するゲート電極の間隔を小さくすることにより、電荷の転送効率を向上させることができる。また、隣接するゲート電極の間隔を小さくすることにより、その分、ゲート電極の面積を大きくすることができるので、電子を蓄積する領域の面積を大きくすることができる。これにより、飽和電荷量が増加するので、ノイズの小さい信号を得ることができる。従来の一般的な単層のゲート電極構造を有する電荷結合素子では、上記のように、ゲート電極間の間隔をリソグラフィの限界最小寸法よりも小さくすることが困難であるため、電荷の転送効率をより向上させるとともに、ノイズの小さい信号を得るのは困難であった。
【０００４】
これに対して、従来の２層の電極構造を有する電荷結合素子では、一方のゲート電極と他方のゲート電極とを絶縁膜を介してオーバーラップさせる構造を有している。このため、第１電極層と第２電極層との間に位置する絶縁膜の厚みをリソグラフィの限界最小寸法よりも小さくすれば、ゲート電極間の間隔をリソグラフィの限界最小寸法よりも小さくすることが可能である。
【０００５】
図１１は、従来の２層のゲート電極構造を有する電荷結合素子の構造を示した断面図である。図１１を参照して、従来の２層のゲート電極構造を有する素子では、半導体基板１０１上に、ゲート絶縁膜１０２が形成されている。ゲート絶縁膜１０２上には、所定の間隔を隔てて第１ゲート電極１０３が形成されている。第１ゲート電極１０３の表面および側面を覆うように、絶縁膜１０４が形成されている。また、第１ゲート電極１０３間に位置するゲート絶縁膜１０２上には、第２ゲート電極１０５が形成されている。この第２ゲート電極１０５の両端部は、絶縁膜１０４を介して第１ゲート電極１０３上にオーバーラップするように形成されている。
【０００６】
図１１に示したような２層のゲート電極構造を有する従来の電荷結合素子（ＣＣＤ）では、絶縁膜１０４をリソグラフィの限界最小寸法よりも小さい厚みで形成することによって、第１ゲート電極１０３と第２ゲート電極１０５との間隔を、リソグラフィの限界最小寸法よりも小さい間隔にすることができる。これにより、電荷の転送効率を向上させることは可能である。また、第１ゲート電極１０３と第２ゲート電極１０５との間隔を、リソグラフィの限界最小寸法よりも小さい間隔にすることができるので、その分、第１ゲート電極１０３および第２ゲート電極１０５の面積を大きくすることができる。これにより、電子を蓄積する領域の面積がその分大きくなるので、飽和電荷量が増加し、その結果、ノイズの小さい信号を得ることも可能である。
【０００７】
【特許文献１】
特開平１１−２０４７７６号公報
【発明が解決しようとする課題】
しかしながら、図１１に示した従来の２層のゲート電極構造を有する電荷結合素子（ＣＣＤ）では、第２ゲート電極１０５が厚みの小さい絶縁膜１０４を介して第１ゲート電極１０３に対してオーバーラップする構造を有するため、第１ゲート電極１０３と第２ゲート電極１０５との間の寄生容量が大きくなるという不都合がある。このため、第１ゲート電極１０３および第２ゲート電極１０５に所定の電圧を印加することにより駆動する際に、大きな寄生容量のために、所定の電圧に上がるまでの電荷量（電流）が多くなる。これにより、所定の電気抵抗を有する第１ゲート電極１０３および第２ゲート電極１０５を流れる電流が多くなるので、その分、消費電力も増加するという問題点があった。
【０００８】
この発明は、上記のような課題を解決するためになされたものであり、その目的は、隣接するゲート電極間の間隔を小さくすることにより電荷の転送効率を向上させるとともに、ノイズの小さい信号を得ながら、寄生容量を低減することにより消費電力を低減することが可能な電荷結合素子を容易に製造することが可能な電荷転送素子の製造方法を提供することである。
【００１０】
【課題を解決するための手段および発明の効果】
この発明の電荷結合素子の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に、所定の間隔を隔てて複数の実質的に平坦な上面を有する第１ゲート電極を形成する工程と、第１ゲート電極の側面に絶縁膜を形成する工程と、第１ゲート電極間に位置する領域を埋め込むように、第２ゲート電極層を堆積した後、第２ゲート電極層の余分な堆積部分を研磨により除去することによって、絶縁膜を介して、第１ゲート電極とオーバラップしないで第１ゲート電極に隣接する第２ゲート電極を形成する工程とを備えている。
【００１５】
上記のように、第１ゲート電極の側面に絶縁膜を形成した後、第１ゲート電極間に位置する領域を埋め込むように、第２ゲート電極層を堆積して第２ゲート電極層の余分な堆積部分を研磨により除去することにより、絶縁膜を介して第１ゲート電極に隣接する第２ゲート電極を形成することによって、上記絶縁膜をリソグラフィの限界最小寸法よりも小さい厚みを有するように形成すれば、隣接する第１ゲート電極と第２ゲート電極との間隔をリソグラフィの限界最小寸法よりも小さい間隔にすることができるので、電荷の転送効率を向上させることができる。
また、隣接するゲート電極の間隔をリソグラフィの限界最小寸法よりも小さくすることにより、その分、ゲート電極の面積を大きくすることができるので、電子を蓄積する領域の面積を大きくすることができる。これにより、飽和電荷量が増加するので、ノイズの小さい信号を得ることができる。また、第１ゲート電極とオーバラップしないで第１ゲート電極に隣接するように第２ゲート電極を形成することによって、第１ゲート電極と第２ゲート電極との間の寄生容量が大きくなるのを抑制することができる。
これにより、第１ゲート電極および第２ゲート電極に所定の電圧を印加することにより駆動する際に、大きな寄生容量に起因して所定の電圧に上がるまでの電荷量（電流）が多くなるのを抑制することができる。
その結果、所定の電気抵抗を有する第１ゲート電極および第２ゲート電極を流れる電流を低減することができるので、その分、消費電力を低減することができる。このように、第２の局面では、電荷の転送効率を向上させるとともに、ノイズの小さい信号を得ながら、消費電力を低減することが可能な電荷結合素子を容易に製造することができる。
【００１６】
上記電荷結合素子の製造方法はさらに、第２ゲート電極を形成する工程に先立って、第１ゲート電極上に研磨ストッパ膜を形成する工程をさらに備え、第２ゲート電極を形成する工程は、研磨ストッパ膜をストッパとして、第２ゲート電極層の余分な堆積部分を研磨することによって、絶縁膜を介して第１ゲート電極とオーバラップしないで第１ゲート電極に隣接する第２ゲート電極を形成する工程を含む。
このように構成すれば、容易に、第１ゲート電極とオーバラップしないで第１ゲート電極に隣接する第２ゲート電極を形成することができる。
【００１７】
上記電荷結合素子の製造方法において、第１ゲート電極の側面に絶縁膜を形成する工程は、第１ゲート電極の側面を熱酸化することにより、第１ゲート電極の側面に熱酸化膜を形成する工程を含む。
このように構成すれば、熱酸化膜をリソグラフィの限界最小寸法よりも小さい厚みを有するように形成することにより、容易に、隣接する第１ゲート電極と第２ゲート電極との間隔をリソグラフィの限界最小寸法よりも小さい間隔にすることができる。
【００１８】
この場合、好ましくは、ゲート絶縁膜を形成する工程は、少なくとも一部に酸化抑制機能を有する絶縁膜を含むゲート絶縁膜を形成する工程を含む。このように構成すれば、第１ゲート電極の側面に熱酸化膜を形成する際の熱酸化時に、酸化抑制機能を有する絶縁膜を設けない場合に比べて、半導体基板が酸化されるのを抑制することができる。
【００１９】
上記電荷結合素子の製造方法において、好ましくは、第２ゲート電極を形成する工程に先立って、少なくとも第１ゲート電極をマスクとして、不純物をイオン注入することによって、第２ゲート電極が形成される領域の下方の半導体基板に自己整合的に不純物領域を形成する工程をさらに備える。
このように構成すれば、レジスト膜をマスクとして不純物領域を形成する場合と異なり、不純物領域の形成領域がばらつくのを防止することができる。これにより、不純物領域の形成領域がばらつくことに起因する電荷の転送効率の低下を防止することができるので、より良好な電荷の転送効率を有する電荷結合素子を容易に形成することができる。
【００２０】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００２１】
図１は、本発明の一実施形態による電荷結合素子（ＣＣＤ）の構造を示した断面図である。本実施形態では、本発明を２相駆動の電荷結合素子に適用した場合について説明する。
【００２２】
本実施形態による電荷結合素子では、図１に示すように、シリコン基板１上に、約１０ｎｍ〜約５０ｎｍの厚みを有するシリコン酸化膜（ＳｉＯ2膜）２ａが形成されている。シリコン酸化膜２ａ上には、約３０ｎｍ〜約１００ｎｍの厚みを有するシリコン窒化膜（ＳｉＮ膜）２ｂが形成されている。このシリコン酸化膜２ａとシリコン窒化膜２ｂとによって、ゲート絶縁膜２が構成されている。なお、シリコン基板１は、本発明の「半導体基板」の一例であり、シリコン窒化膜２ｂは、本発明の「酸化抑制機能を有する絶縁膜」の一例である。
【００２３】
ここで、本実施形態では、ゲート絶縁膜２上に、第１ゲート電極３と第２ゲート電極５とが熱酸化膜４を介して隣接するように形成されている。また、第２ゲート電極５は、第１ゲート電極３とオーバラップしないで第１ゲート電極３に隣接するように設けられている。第１ゲート電極３は、約４０ｎｍ〜約８０ｎｍの厚みを有するポリシリコン膜からなるとともに、実質的に平坦な上面を有する。また、第２ゲート電極５は、第１ゲート電極３と実質的に同じ厚みを有するポリシリコン膜からなるとともに、実質的に平坦な上面を有する。また、熱酸化膜４は、ポリシリコン膜からなる第１ゲート電極３の側面を熱酸化することにより形成されるとともに、リソグラフィの限界最小寸法よりも小さい厚み（約２０ｎｍ〜約１００ｎｍ）を有する。なお、熱酸化膜４は、本発明の「絶縁膜」の一例である。
【００２４】
また、本実施形態では、第２ゲート電極５の下方に位置するシリコン基板１の表面に、不純物領域６が形成されている。
【００２５】
なお、全面を覆うようにシリコン酸化膜からなる層間絶縁膜（図示せず）が形成されているとともに、その層間絶縁膜には第１ゲート電極３および第２ゲート電極５に達するコンタクトホール（図示せず）が形成されている。そして、そのコンタクトホールを介して、第１ゲート電極３および第２ゲート電極５と、上層配線（図示せず）とが接続されている。
【００２６】
また、本実施形態による電荷結合素子（ＣＣＤ）では、２相の異なる電圧（φ１、φ２）を第１ゲート電極３および第２ゲート電極５を１組としてそれぞれ２組に印加することによって、電荷の転送を行う。
【００２７】
本実施形態では、上記のように、リソグラフィの限界最小寸法よりも小さい厚みを有する熱酸化膜４を介して、第１ゲート電極３に隣接するように第２ゲート電極５を設けることによって、隣接する第１ゲート電極３と第２ゲート電極５との間隔をリソグラフィの限界最小寸法よりも小さい間隔にすることができるので、電荷の転送効率を向上させることができる。また、隣接する第１ゲート電極３と第２ゲート電極５との間隔をリソグラフィの限界最小寸法よりも小さい間隔にすることができるので、その分、第１ゲート電極３および第２ゲート電極５の面積を大きくすることができる。これにより、電子を蓄積する領域の面積が大きくなるので、飽和電荷量が増加し、その結果、ノイズの小さい信号を得ることができる。
【００２８】
また、本実施形態では、上記のように、第１ゲート電極３とオーバラップしないで第１ゲート電極３に隣接するように第２ゲート電極５を設けることによって、第１ゲート電極３と第２ゲート電極５との間の寄生容量が大きくなるのを抑制することができる。これにより、第１ゲート電極３および第２ゲート電極５に所定の電圧を印加することにより駆動する際に、大きな寄生容量に起因して所定の電圧に上がるまでの電荷量（電流）が多くなるのを抑制することができる。その結果、所定の電気抵抗を有する第１ゲート電極３および第２ゲート電極５を流れる電流を低減することができるので、その分、消費電力を低減することができる。
【００２９】
また、本実施形態では、ゲート絶縁膜２の上部に酸化抑制機能を有するシリコン窒化膜２ｂを配置することによって、後述する製造プロセスにおいて、第１ゲート電極３の側面に熱酸化膜４を形成する際の熱酸化時に、ゲート絶縁膜２下のシリコン基板１が酸化されるのを抑制することができる。
【００３０】
図２〜図７は、図１に示した一実施形態による電荷結合素子の製造プロセスを説明するための断面図である。次に、図１〜図７を参照して、本実施形態による電荷結合素子の製造プロセスについて説明する。
【００３１】
まず、シリコン基板１を約８５０℃〜約１０５０℃で熱処理することによって、シリコン基板１の表面に、約１０ｎｍ〜約５０ｎｍの厚みを有するシリコン酸化膜２ａを形成する。次に、約６００℃〜約８００℃の温度条件下で、減圧ＣＶＤ（Ｌｏｗ Ｐｒｅｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＬＰＣＶＤ）法を用いて、約３０ｎｍ〜約１００ｎｍの厚みを有するシリコン窒化膜２ｂを形成する。これにより、シリコン酸化膜２ａとシリコン窒化膜２ｂとからなるゲート絶縁膜２が形成される。
【００３２】
この後、ＣＶＤ法を用いて約４０ｎｍ〜約８０ｎｍの厚みを有するポリシリコン膜３ａを形成する。ポリシリコン膜３ａ上に、減圧ＣＶＤ法を用いて、約５ｎｍ〜約２０ｎｍの厚みを有するシリコン窒化膜７を形成する。このシリコン窒化膜７は、後述するＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程においてストッパ膜として機能する。なお、このシリコン窒化膜７は、本発明の「研磨ストッパ膜」の一例である。この後、シリコン窒化膜７上の所定領域に、レジスト膜８を形成する。
【００３３】
そして、レジスト膜８をマスクとして、シリコン窒化膜７およびポリシリコン膜３ａをエッチングすることによって、図３に示されるようなパターニングされたポリシリコン膜からなる第１ゲート電極３およびシリコン窒化膜７が形成される。
【００３４】
次に、図４に示すように、約７５０℃〜約９００℃の温度条件下で、Ｏ2またはＨ2Ｏ雰囲気中で熱酸化を行うことによって、第１ゲート電極３の側面に熱酸化膜４を形成する。この熱酸化膜４は、リソグラフィの限界最小寸法よりも小さい厚み（約２０ｎｍ〜約１００ｎｍ）で形成する。この熱酸化膜４の形成時に、ゲート絶縁膜２の上層を構成するシリコン窒化膜２ｂにより、ゲート絶縁膜２下のシリコン基板１が酸化されるのを抑制することができる。
【００３５】
次に、図５に示すように、第１ゲート電極３、シリコン窒化膜７および熱酸化膜４をマスクとして、シリコン基板１の表面に不純物をイオン注入することによって、ｐ型またはｎ型の不純物領域６を形成する。この不純物領域６を形成することによって、不純物領域６のポテンシャルを、不純物領域６が形成されない第１ゲート電極３の下方の領域のポテンシャルと異ならせることができる。これにより、隣接する第１ゲート電極３および第２ゲート電極５（図１参照）の下方の領域を互いにポテンシャルの異なる領域とすることができる。その結果、２相の電圧φ１およびφ２により、電荷結合素子を駆動することができる。なお、イオン注入条件としては、ボロン（Ｂ）を、注入エネルギ：約６０ＫｅＶ〜約１２０ＫｅＶ、ドーズ量：１×１０11ｃｍ-3〜約１×１０12ｃｍ-3の条件下で注入する。これにより、シリコン基板１の表面に、約１３０ｎｍ〜約２７０ｎｍの注入深さを有する不純物領域６が形成される。
【００３６】
次に、ＣＶＤ法を用いて、全面を覆うように、約４０ｎｍ〜約８０ｎｍの厚みを有するポリシリコン膜５ａを形成する。なお、このポリシリコン膜５ａは、本発明の「第２ゲート電極層」の一例である。ここで、このポリシリコン膜５ａの不純物領域６の上方に位置する部分の厚みｔ２が、第１ゲート電極３の厚みｔ１と実質的に同じになるような厚みを有するようにポリシリコン膜５ａを堆積する。そして、ポリシリコン膜用のスラリーを用いてＣＭＰ法により、ポリシリコン膜５ａの余分な堆積部分を研磨により除去する。この際、シリコン窒化膜７が、研磨ストッパとしての機能を有する。
【００３７】
なお、ポシリシリコン膜５ａの熱酸化膜４の近傍に位置する余分な堆積部分５ｂも、ポリシリコン膜用のスラリーの作用により、平坦になるように研磨されるので、最終的に、図７に示すような、第１ゲート電極３と実質的に同じ厚みを有するとともに、平坦な上面を有するポリシリコン膜からなる第２ゲート電極５が形成される。また、第１ゲート電極３と第２ゲート電極５とは、リソグラフィの限界最小寸法よりも小さい厚み（約２０ｎｍ〜約１００ｎｍ）を有する熱酸化膜４を介して、第１ゲート電極３とオーバラップしないで隣接するように形成される。この後、第１ゲート電極３上に位置するシリコン窒化膜７をリン酸を用いたウェットエッチングにより除去することによって、図８に示した形状が得られる。
【００３８】
上記のようにして、本実施形態による電荷結合素子が形成される。この後、全面に層間絶縁膜（図示せず）を形成した後、その層間絶縁膜に第１ゲート電極３および第２ゲート電極５に達するコンタクトホール（図示せず）を形成する。そして、第１ゲート電極３および第２ゲート電極５と、上層配線（図示せず）とをそのコンタクトホールを介して電気的に接続する。
【００３９】
本実施形態の製造プロセスでは、上記のように、第１ゲート電極３の側面にリソグラフィの限界最小寸法よりも小さい厚みを有する熱酸化膜４を形成した後、第１ゲート電極３間に位置する領域を埋め込むようにポリシリコン膜５ａを堆積してポリシリコン膜５ａの余分な堆積部分をＣＭＰ法を用いて除去することによって、第１ゲート電極３とオーバラップしないで第１ゲート電極３に隣接する第２ゲート電極５を容易に形成することができる。これにより、第１ゲート電極と第２ゲート電極との間の寄生容量が大きくなるのを抑制することができるので、第１ゲート電極および第２ゲート電極に所定の電圧を印加することにより駆動する際に、大きな寄生容量に起因して所定の電圧に上がるまでの電荷量（電流）が多くなるのを抑制することができる。その結果、所定の電気抵抗を有する第１ゲート電極および第２ゲート電極を流れる電流を低減することができるので、その分、消費電力を低減することができる。また、隣接する第１ゲート電極３と第２ゲート電極５との間隔をリソグラフィの限界最小寸法よりも小さい間隔にすることができるので、転送効率が向上され、かつ、ノイズの小さい信号を得ることが可能な電荷結合素子を容易に形成することができる。
【００４０】
このように、本実施形態の製造プロセスによれば、電荷の転送効率を向上させるとともに、ノイズの小さい信号を得ながら、消費電力を低減することが可能な電荷結合素子を容易に製造することができる。
【００４１】
また、本実施形態による製造プロセスでは、上記のように、第１ゲート電極３、シリコン窒化膜７および熱酸化膜４をマスクとして不純物をイオン注入することによって、第２ゲート電極５が形成される領域の下方のシリコン基板１の表面に、自己整合的に不純物領域６を形成することができる。これにより、レジスト膜をマスクとして不純物領域６を形成する場合と異なり、不純物領域６の形成領域がばらつくのを防止することができる。その結果、不純物領域６の形成領域がばらつくことに起因する電荷の転送効率の低下を防止することができるので、より良好な電荷の転送効率を有する電荷結合素子を容易に形成することができる。
【００４２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４３】
たとえば、上記実施形態では２相駆動の電荷結合素子について説明したが、本発明はこれに限らず、３相駆動または４相駆動の電荷結合素子にも適用可能である。たとえば、図９に示す一実施形態の第１変形例のように、第１ゲート電極３、その第１ゲート電極３の右側に隣接する第２ゲート電極５、および、その第２ゲート電極５の右側に隣接する第１ゲート電極３に、それぞれ、３相の異なる電圧（φ１、φ２、φ３）を印加するようにしてもよい。なお、３相駆動（４相駆動）を行う場合は、上記した実施形態と異なり、第２ゲート電極５の下方に不純物領域６（図１参照）を形成しないようにする。
【００４４】
また、上記実施形態では、第１ゲート電極３の側面に熱酸化膜４を形成した後、第１ゲート電極３、シリコン窒化膜７および熱酸化膜４をマスクとしてイオン注入することにより不純物領域６を形成したが、本発明はこれに限らず、熱酸化膜４を形成する前に、図３に示した工程において、第１ゲート電極３およびレジスト膜８をマスクとしてイオン注入することにより不純物領域６を形成してもよい。また、図１０に示す一実施形態の第２変形例のように、４つに１つの割合で不純物領域６を形成するために、不純物領域６を形成しない領域を覆うように、レジスト膜１８を形成する。そして、レジスト膜８および１８をマスクとして、不純物をイオン注入することによって、４つに１つの割合で不純物領域６を形成するようにしてもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態による電荷結合素子を示した断面図である。
【図２】図１に示した一実施形態による電荷結合素子の製造プロセスを説明するための断面図である。
【図３】図１に示した一実施形態による電荷結合素子の製造プロセスを説明するための断面図である。
【図４】図１に示した一実施形態による電荷結合素子の製造プロセスを説明するための断面図である。
【図５】図１に示した一実施形態による電荷結合素子の製造プロセスを説明するための断面図である。
【図６】図１に示した一実施形態による電荷結合素子の製造プロセスを説明するための断面図である。
【図７】図１に示した一実施形態による電荷結合素子の製造プロセスを説明するための断面図である。
【図８】図１に示した一実施形態による電荷結合素子の製造プロセスを説明するための断面図である。
【図９】本発明の一実施形態の第１変形例による電荷結合素子を示した断面図である。
【図１０】本発明の一実施形態の第２変形例による電荷結合素子を示した断面図である。
【図１１】従来の２層のゲート電極構造を有する電荷結合素子を示した断面図である。
【符号の説明】
１ シリコン基板（半導体基板）
２ ゲート絶縁膜
２ａ シリコン酸化膜
２ｂ シリコン窒化膜
３ 第１ゲート電極
４ 熱酸化膜（絶縁膜）
５ 第２ゲート電極
５ａ ポリシリコン膜（第２ゲート電極層）
６ 不純物領域
７ シリコン窒化膜（研磨ストッパ膜）
Claims (3)
- 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、所定の間隔を隔てて複数の実質的に平坦な上面を有する第１ゲート電極を形成する工程と、
前記第１ゲート電極の側面に絶縁膜を形成する工程と、
前記第１ゲート電極間に位置する領域を埋め込むように、第２ゲート電極層を堆積した後、前記第２ゲート電極層の余分な堆積部分を研磨により除去することによって、前記絶縁膜を介して、前記第１ゲート電極とオーバラップしないで前記第１ゲート電極に隣接する第２ゲート電極を形成する工程とを備え、
前記第２ゲート電極を形成する工程に先立って、前記第１ゲート電極上に研磨ストッパ膜を形成する工程をさらに備え、
前記第２ゲート電極を形成する工程は、
前記研磨ストッパ膜をストッパとして、前記第２ゲート電極層の余分な堆積部分を研磨することによって、前記絶縁膜を介して前記第１ゲート電極とオーバラップしないで前記第１ゲート電極に隣接する第２ゲート電極を形成する工程を含み、
前記第１ゲート電極の側面に絶縁膜を形成する工程は、
前記第１ゲート電極の側面を熱酸化することにより、前記第１ゲート電極の側面に熱酸化膜を形成する工程を含む、電荷結合素子の製造方法。 - 前記ゲート絶縁膜を形成する工程は、
少なくとも一部に酸化抑制機能を有する絶縁膜を含むゲート絶縁膜を形成する工程を含む、請求項１に記載の電荷結合素子の製造方法。 - 前記第２ゲート電極を形成する工程に先立って、少なくとも前記第１ゲート電極をマスクとして、不純物をイオン注入することによって、前記第２ゲート電極が形成される領域の下方の前記半導体基板に自己整合的に不純物領域を形成する工程をさらに備える、請求項１又は２に記載の電荷結合素子の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003080662A JP3796227B2 (ja) | 2003-03-24 | 2003-03-24 | 電荷結合素子の製造方法 |
| US10/799,610 US20040188722A1 (en) | 2003-03-24 | 2004-03-15 | Solid state image device and method of fabricating the same |
| CNA2004100079819A CN1532941A (zh) | 2003-03-24 | 2004-03-23 | 固态成像装置及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003080662A JP3796227B2 (ja) | 2003-03-24 | 2003-03-24 | 電荷結合素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004288975A JP2004288975A (ja) | 2004-10-14 |
| JP3796227B2 true JP3796227B2 (ja) | 2006-07-12 |
Family
ID=32984935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003080662A Expired - Fee Related JP3796227B2 (ja) | 2003-03-24 | 2003-03-24 | 電荷結合素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20040188722A1 (ja) |
| JP (1) | JP3796227B2 (ja) |
| CN (1) | CN1532941A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004335801A (ja) * | 2003-05-08 | 2004-11-25 | Fuji Photo Film Co Ltd | 固体撮像素子およびその製造方法 |
| US20080124830A1 (en) * | 2006-11-29 | 2008-05-29 | Sang-Gi Lee | Method of manufacturing image sensor |
| JP5538922B2 (ja) * | 2009-02-06 | 2014-07-02 | キヤノン株式会社 | 固体撮像装置の製造方法 |
| JP2010206178A (ja) | 2009-02-06 | 2010-09-16 | Canon Inc | 光電変換装置、及び光電変換装置の製造方法 |
| JP2010206181A (ja) * | 2009-02-06 | 2010-09-16 | Canon Inc | 光電変換装置及び撮像システム |
| EP2904553A4 (en) * | 2012-10-04 | 2016-06-01 | Amazon Tech Inc | MACHINING AN ORDER AT AN INQUIRY SITE |
| CN103094299B (zh) * | 2013-01-22 | 2015-06-17 | 南京理工大学 | 具有亚微米级间隙的高效电荷转移寄存器及其制备工艺 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719075A (en) * | 1995-07-31 | 1998-02-17 | Eastman Kodak Company | Method of making a planar charge coupled device with edge aligned implants and electrodes connected with overlying metal |
-
2003
- 2003-03-24 JP JP2003080662A patent/JP3796227B2/ja not_active Expired - Fee Related
-
2004
- 2004-03-15 US US10/799,610 patent/US20040188722A1/en not_active Abandoned
- 2004-03-23 CN CNA2004100079819A patent/CN1532941A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20040188722A1 (en) | 2004-09-30 |
| JP2004288975A (ja) | 2004-10-14 |
| CN1532941A (zh) | 2004-09-29 |
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|
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