JP2668873B2 - 半導体記憶装置 - Google Patents
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にシリコン等の半
導体基板表面に凹凸を設けて基板表面積を実効的に増加
した三次元構造をもったダイナミックメモリー半導体記
憶装置に関する。 〔従来の技術〕 従来のダイナミックメモリー半導体記憶装置として、
例えば、半導体基板表面に設けられた微細な溝表面に絶
縁膜を設け、その上から溝内部に充填した電極材を電荷
蓄積部としながら、溝内部の基板表面を蓄積モードで動
作させるものがある。 この半導体記憶装置によれば、基板表面の不純物濃度
を高くすることにより、基板表面の空乏層のひろがりに
よってMOS容量が減少するのを防ぐようにしている。 〔発明が解決しようとする問題点〕 しかし、従来の半導体記憶装置によれば、基板表面の
不純物濃度を高くして使っているのでMOSFETの基板電位
特性が悪化する欠点がある。この場合、溝内壁のみを高
濃度化すればこの問題は起こらないが、実現するプロセ
スが難しい。 〔問題点を解決するための手段〕 本発明は上記に鑑みてなされたものであり、 半導体基板に隣りあって形成された第１および第２の
溝と、 前記第１の溝内に形成されたMOS容量の一方の電極
と、 前記半導体基板に埋め込まれて形成され、前記半導体
基板と逆の導電形を有し、前記MOS容量の他方の電極，
および前記MOS容量に隣りあって形成されるMOSFETのソ
ース・ドレインの一方となる共通埋込電極と， 前記半導体基板に形成され、所定の電位を前記第２の
溝の周辺に形成される前記MOSFETのチャンネルを介して
前記共通埋込電極に供給する前記MOSFETのソース・ドレ
インの他方を備えたことを特徴とする半導体記憶装置を
提供する。本発明の実施態様によると、基板電位特性を
悪化させないでMOS容量を増加させるため半導体基板表
面に二種類の溝を設ける。第一種の溝はその内側表面の
中間部に設けられた絶縁厚膜とチャンネルストッパーと
からなる分離領域をはさんで底部側の内部表面に基板、
容量絶縁薄膜、及び良導体の容量電極からなり少なくと
も基板側の一部に基板と逆導電性の第一の埋込電極を設
けたMOS容量と、開口部側の内側表面乃至基板表面にあ
って前記容量電極と電気的に接続された基板と逆導電性
の第一電極とを有する。 第二種の溝は開口部付近の内壁表面乃至基板表面に基
板と逆導電性のソース・ドレインの一方としての第二の
電極、底部側に内部表面に接する基板と逆導電性のソー
ス・ドレインの他方としての第二の埋込電極、および溝
内壁表面に設けられたゲート絶縁薄膜及びゲート電極と
しての良導体からなるMOSFETを構成する。この第一種及
び第二種の溝はアレイ状に配置され、第一及び第二の埋
込電極は、基板と逆導電性の第三の埋込電極によって架
橋されている。第一種の溝は容量電極を電荷蓄積部とす
る一つの記憶ノードとなり、情報が第一電極を通じて書
き込み或いは読み出しされる。第二の溝はゲート電極に
MOSFETを反転させる電位を印加し、第二の電極に与えら
れた電位及び電荷をこの反転層、第二の埋込電極、及び
第三の埋込電極を介して第一の埋込電極を与えるように
なっている。 本発明の好ましい実施態様によれば、溝内の基板表面
に反転層を形成し、絶縁膜を介して構内部に埋められた
電荷蓄積部としての容量電極の対極に用いる。これによ
って、基板表面の不純物濃度を高くすることなく、電荷
蓄積電極の使用電圧範囲でMOS容量を100％使うことがで
きる。この反転層に少数キャリアを供給するソースとし
て、定電位に接続された基板と逆導電性の電極が、エピ
タキシャル成長法あるいはウェル構造により基板深部と
表面の電気導電性を変え、溝がこの接合にまたがる深さ
にまで達するようにして形成される。この場合に、ダイ
ナミックRAMメモリーセルのように、高密度にMOSFET及
びMOS容量を配した構造になるときは、特性安定の為に
必要なバックゲートバイアスを十分に与えることができ
なくなる恐れがあるが、本発明では記憶ノードとなる溝
部分を格子点として格子状に連続した埋込拡散層をソー
ス電極とし、MOS構造のバックゲートと基板深部とは同
一導電性の半導体領域が連続するようにしてこれを解決
している。さらに、この場合、埋み込み拡散層を定電位
に接続する構造が必要になるが、本発明では、溝内に埋
め込まれた導伝物質をゲート電極とし、溝底部付近に接
するソース・ドレインの一方としての埋込拡散層と基板
表面に形成され定電位につながる基板と逆導電性のソー
ス・ドレインの他方としての領域にまたがる溝側壁部を
ゲート領域とするMOSFETとして形成された溝を用い、ゲ
ート電極に定電位を印加することによりゲート領域を反
転して基板表面から埋込拡散層に電位を供給する。 以下、本発明の半導体記憶装置を詳細に説明する。 〔実施例〕 第１図より第11図は本発明の一実施例による半導体記
憶装置を製造する工程を示す。先ず、Ｐ型シリコン単結
晶基板１の表面に、周知の技術により、高濃度ボロンの
チャンネルストッパー２、及び膜厚4000〜6000Åの二酸
化硅素（SiO2）３からなる分離領域を作る。次いで、基
板表面の熱酸化により500Å程度のシリコン酸化膜４、
気相成長法により１μｍ厚のシリコン窒化膜（Si3N4）
５を全面に被着した後、周知の写真食刻によりフォトレ
ジスト６をマスクとして、窒化膜５、酸化膜４及び基板
１をエッチングし、基板１の表面から深さ1.5μｍに達
する第一の溝７を掘る。その後基板１の法線に対して角
度をつけたイオン注入法により、ボロン８を溝７内の
み、特に側壁部に重点的に導入する（第１図）。 次に、溝７の側壁に素子分離領域を形成する。このた
め、レジスト６を剥離除去してから基板表面の熱酸化を
行う。窒化膜５に覆われた基板表面は酸化されず、溝７
の壁面にだけ厚さ4000〜8000Åの酸化膜９をつけること
ができる。この段階で、周知の写真食刻によりフォトレ
ジスト10をマスクとして、前工程と同様に、第二の溝11
を深さ1.5μｍに形成する（第２図）。 フォトレジスト10を剥離除去した後、異方性のプラズ
マエッチングにより酸化膜を除去すると第一の溝７の内
部の酸化膜９は底部のみ除去され、側壁部に残った形に
することができる（第３図）。 この段階で、窒化膜５及び酸化膜９をマスクとして基
板１のエッチングを進め、第一及び第二の溝の両方を深
さ５μｍまで深くする。次に、溝の深さ方向に平行のイ
オン注入によって高濃度のリン12を溝の底部に導入する
（第４図）。 次に、不活性雰囲気中での熱処理によって、第一の溝
７と第二の溝11間で、及び第一の溝７相互間で接続した
ひとつのｎ型拡散領域13を形成する。ｎ型拡散領域13は
連結された埋込領域13a,13bとなる（第５図）。 第一の溝７相互の接続は、第６図に示すように、第一
の溝７を格子状に配置することによってなされる。この
とき、基板表面は深部から連続したＰ型領域にすること
ができる。 次に、窒化膜５を除去した後、熱酸化によって溝の内
壁部に厚さ250Åの酸化膜14を形成する。これをMOS構造
の絶縁膜として用いる。さらに、溝内にシリコンをドー
プした多結晶シリコン15a,15bを埋め、これをMOS構造の
電極として用いる。ここで写真食刻により、フォトレジ
スト16をマスクとしてヒ素17を基板表面に導入する（第
７図）。 この後、第一の溝７内のポリシリコン15aとヒ素拡散
層17とを接続するためフォトレジスト18を用い写真食刻
により酸化膜４をエッチング除去する（第８図）。次い
で、リンをドープした膜厚5000Åのポリシリコン19を被
着形成する（第９図）。これで、本発明の主要部分が完
成された。 第一の溝７に於いては、溝内のポリシリコン15aが溝
側壁を環状にとり囲む分離領域8,9によって溝底部の基
板表面と電気的に分離された表面のｎ型層と接続されて
いるが、第二の溝には分離領域がない。この第一の溝７
と第二の溝11とは底部付近で、リンを拡散したｎ型拡散
領域13により接続されている。 この後、次のようにして周知の技術により１トランジ
スタ型メモリーセルができる。即ち、熱酸化により層間
絶縁膜20、及びゲート酸化膜21を形成し、情報読み出し
書込用のトランスファーゲートのゲート電極22を設け
（第10図）、さらにソース・ドレイン23a,23bを設け、
リンシリケートガラスの層間膜24、コンタクト孔25、及
びアルミ薄膜の配線26を設けて１トランジスタ型ダイナ
ミックメモリーを完成する（第11図）。 〔発明の効果〕 以上説明したように、本発明の半導体記憶装置によれ
ば、電荷蓄積部に於て反転層を対極とすることにより電
気容量を増大でき、キャリア供給用の電極を網状の埋込
拡散層とすることにより基板表面にバックゲートを伝え
ることができ、埋込拡散層に電位を供給する部分を電荷
蓄積部と類似の溝構造とすることで製造プロセスを簡略
化できる効果がある。
導体基板表面に凹凸を設けて基板表面積を実効的に増加
した三次元構造をもったダイナミックメモリー半導体記
憶装置に関する。 〔従来の技術〕 従来のダイナミックメモリー半導体記憶装置として、
例えば、半導体基板表面に設けられた微細な溝表面に絶
縁膜を設け、その上から溝内部に充填した電極材を電荷
蓄積部としながら、溝内部の基板表面を蓄積モードで動
作させるものがある。 この半導体記憶装置によれば、基板表面の不純物濃度
を高くすることにより、基板表面の空乏層のひろがりに
よってMOS容量が減少するのを防ぐようにしている。 〔発明が解決しようとする問題点〕 しかし、従来の半導体記憶装置によれば、基板表面の
不純物濃度を高くして使っているのでMOSFETの基板電位
特性が悪化する欠点がある。この場合、溝内壁のみを高
濃度化すればこの問題は起こらないが、実現するプロセ
スが難しい。 〔問題点を解決するための手段〕 本発明は上記に鑑みてなされたものであり、 半導体基板に隣りあって形成された第１および第２の
溝と、 前記第１の溝内に形成されたMOS容量の一方の電極
と、 前記半導体基板に埋め込まれて形成され、前記半導体
基板と逆の導電形を有し、前記MOS容量の他方の電極，
および前記MOS容量に隣りあって形成されるMOSFETのソ
ース・ドレインの一方となる共通埋込電極と， 前記半導体基板に形成され、所定の電位を前記第２の
溝の周辺に形成される前記MOSFETのチャンネルを介して
前記共通埋込電極に供給する前記MOSFETのソース・ドレ
インの他方を備えたことを特徴とする半導体記憶装置を
提供する。本発明の実施態様によると、基板電位特性を
悪化させないでMOS容量を増加させるため半導体基板表
面に二種類の溝を設ける。第一種の溝はその内側表面の
中間部に設けられた絶縁厚膜とチャンネルストッパーと
からなる分離領域をはさんで底部側の内部表面に基板、
容量絶縁薄膜、及び良導体の容量電極からなり少なくと
も基板側の一部に基板と逆導電性の第一の埋込電極を設
けたMOS容量と、開口部側の内側表面乃至基板表面にあ
って前記容量電極と電気的に接続された基板と逆導電性
の第一電極とを有する。 第二種の溝は開口部付近の内壁表面乃至基板表面に基
板と逆導電性のソース・ドレインの一方としての第二の
電極、底部側に内部表面に接する基板と逆導電性のソー
ス・ドレインの他方としての第二の埋込電極、および溝
内壁表面に設けられたゲート絶縁薄膜及びゲート電極と
しての良導体からなるMOSFETを構成する。この第一種及
び第二種の溝はアレイ状に配置され、第一及び第二の埋
込電極は、基板と逆導電性の第三の埋込電極によって架
橋されている。第一種の溝は容量電極を電荷蓄積部とす
る一つの記憶ノードとなり、情報が第一電極を通じて書
き込み或いは読み出しされる。第二の溝はゲート電極に
MOSFETを反転させる電位を印加し、第二の電極に与えら
れた電位及び電荷をこの反転層、第二の埋込電極、及び
第三の埋込電極を介して第一の埋込電極を与えるように
なっている。 本発明の好ましい実施態様によれば、溝内の基板表面
に反転層を形成し、絶縁膜を介して構内部に埋められた
電荷蓄積部としての容量電極の対極に用いる。これによ
って、基板表面の不純物濃度を高くすることなく、電荷
蓄積電極の使用電圧範囲でMOS容量を100％使うことがで
きる。この反転層に少数キャリアを供給するソースとし
て、定電位に接続された基板と逆導電性の電極が、エピ
タキシャル成長法あるいはウェル構造により基板深部と
表面の電気導電性を変え、溝がこの接合にまたがる深さ
にまで達するようにして形成される。この場合に、ダイ
ナミックRAMメモリーセルのように、高密度にMOSFET及
びMOS容量を配した構造になるときは、特性安定の為に
必要なバックゲートバイアスを十分に与えることができ
なくなる恐れがあるが、本発明では記憶ノードとなる溝
部分を格子点として格子状に連続した埋込拡散層をソー
ス電極とし、MOS構造のバックゲートと基板深部とは同
一導電性の半導体領域が連続するようにしてこれを解決
している。さらに、この場合、埋み込み拡散層を定電位
に接続する構造が必要になるが、本発明では、溝内に埋
め込まれた導伝物質をゲート電極とし、溝底部付近に接
するソース・ドレインの一方としての埋込拡散層と基板
表面に形成され定電位につながる基板と逆導電性のソー
ス・ドレインの他方としての領域にまたがる溝側壁部を
ゲート領域とするMOSFETとして形成された溝を用い、ゲ
ート電極に定電位を印加することによりゲート領域を反
転して基板表面から埋込拡散層に電位を供給する。 以下、本発明の半導体記憶装置を詳細に説明する。 〔実施例〕 第１図より第11図は本発明の一実施例による半導体記
憶装置を製造する工程を示す。先ず、Ｐ型シリコン単結
晶基板１の表面に、周知の技術により、高濃度ボロンの
チャンネルストッパー２、及び膜厚4000〜6000Åの二酸
化硅素（SiO2）３からなる分離領域を作る。次いで、基
板表面の熱酸化により500Å程度のシリコン酸化膜４、
気相成長法により１μｍ厚のシリコン窒化膜（Si3N4）
５を全面に被着した後、周知の写真食刻によりフォトレ
ジスト６をマスクとして、窒化膜５、酸化膜４及び基板
１をエッチングし、基板１の表面から深さ1.5μｍに達
する第一の溝７を掘る。その後基板１の法線に対して角
度をつけたイオン注入法により、ボロン８を溝７内の
み、特に側壁部に重点的に導入する（第１図）。 次に、溝７の側壁に素子分離領域を形成する。このた
め、レジスト６を剥離除去してから基板表面の熱酸化を
行う。窒化膜５に覆われた基板表面は酸化されず、溝７
の壁面にだけ厚さ4000〜8000Åの酸化膜９をつけること
ができる。この段階で、周知の写真食刻によりフォトレ
ジスト10をマスクとして、前工程と同様に、第二の溝11
を深さ1.5μｍに形成する（第２図）。 フォトレジスト10を剥離除去した後、異方性のプラズ
マエッチングにより酸化膜を除去すると第一の溝７の内
部の酸化膜９は底部のみ除去され、側壁部に残った形に
することができる（第３図）。 この段階で、窒化膜５及び酸化膜９をマスクとして基
板１のエッチングを進め、第一及び第二の溝の両方を深
さ５μｍまで深くする。次に、溝の深さ方向に平行のイ
オン注入によって高濃度のリン12を溝の底部に導入する
（第４図）。 次に、不活性雰囲気中での熱処理によって、第一の溝
７と第二の溝11間で、及び第一の溝７相互間で接続した
ひとつのｎ型拡散領域13を形成する。ｎ型拡散領域13は
連結された埋込領域13a,13bとなる（第５図）。 第一の溝７相互の接続は、第６図に示すように、第一
の溝７を格子状に配置することによってなされる。この
とき、基板表面は深部から連続したＰ型領域にすること
ができる。 次に、窒化膜５を除去した後、熱酸化によって溝の内
壁部に厚さ250Åの酸化膜14を形成する。これをMOS構造
の絶縁膜として用いる。さらに、溝内にシリコンをドー
プした多結晶シリコン15a,15bを埋め、これをMOS構造の
電極として用いる。ここで写真食刻により、フォトレジ
スト16をマスクとしてヒ素17を基板表面に導入する（第
７図）。 この後、第一の溝７内のポリシリコン15aとヒ素拡散
層17とを接続するためフォトレジスト18を用い写真食刻
により酸化膜４をエッチング除去する（第８図）。次い
で、リンをドープした膜厚5000Åのポリシリコン19を被
着形成する（第９図）。これで、本発明の主要部分が完
成された。 第一の溝７に於いては、溝内のポリシリコン15aが溝
側壁を環状にとり囲む分離領域8,9によって溝底部の基
板表面と電気的に分離された表面のｎ型層と接続されて
いるが、第二の溝には分離領域がない。この第一の溝７
と第二の溝11とは底部付近で、リンを拡散したｎ型拡散
領域13により接続されている。 この後、次のようにして周知の技術により１トランジ
スタ型メモリーセルができる。即ち、熱酸化により層間
絶縁膜20、及びゲート酸化膜21を形成し、情報読み出し
書込用のトランスファーゲートのゲート電極22を設け
（第10図）、さらにソース・ドレイン23a,23bを設け、
リンシリケートガラスの層間膜24、コンタクト孔25、及
びアルミ薄膜の配線26を設けて１トランジスタ型ダイナ
ミックメモリーを完成する（第11図）。 〔発明の効果〕 以上説明したように、本発明の半導体記憶装置によれ
ば、電荷蓄積部に於て反転層を対極とすることにより電
気容量を増大でき、キャリア供給用の電極を網状の埋込
拡散層とすることにより基板表面にバックゲートを伝え
ることができ、埋込拡散層に電位を供給する部分を電荷
蓄積部と類似の溝構造とすることで製造プロセスを簡略
化できる効果がある。
【図面の簡単な説明】
第１図より第５図及び第７図より第11図は本発明の一実
施例による半導体記憶装置の製造工程を示す縦断面図、
第６図は同じく平面図である。 符号の説明 １……シリコン基板 ２、８……ボロン拡散層 ３、４、９、14、20、21……酸化膜 ５……窒化膜 ６、10、16、18……フォトレジスト ７、11……溝、12、13……リン拡散層 15、19、22……ポリシリコン 17,23a,23b……ヒ素拡散層 24……PSG、25……コンタクト 26……アルミ
施例による半導体記憶装置の製造工程を示す縦断面図、
第６図は同じく平面図である。 符号の説明 １……シリコン基板 ２、８……ボロン拡散層 ３、４、９、14、20、21……酸化膜 ５……窒化膜 ６、10、16、18……フォトレジスト ７、11……溝、12、13……リン拡散層 15、19、22……ポリシリコン 17,23a,23b……ヒ素拡散層 24……PSG、25……コンタクト 26……アルミ
Claims (1)
- (57)【特許請求の範囲】 １．半導体基板に隣りあって形成された第１および第２
の溝と、 前記第１の溝内に形成されたMOS容量の一方の電極と、 前記半導体基板に埋め込まれて形成され、前記半導体基
板と逆の導電形を有し、前記MOS容量の他方の電極，お
よび前記MOS容量に隣りあって形成されるMOSFETのソー
ス・ドレインの一方となる共通埋込電極と， 前記半導体基板に形成され、所定の電位を前記第２の溝
の周辺に形成される前記MOSFETのチャンネルを介して前
記共通埋込電極に供給する前記MOSFETのソース・ドレイ
ンの他方を備えたことを特徴とする半導体記憶装置。 ２．前記一方の電極をアレイ状に配置し、該アレイ状に
配置された前記一方の電極とそれぞれ対向する前記他方
の電極が前記共通埋込電極として共通に接続されている
ものであることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。 ３．前記一方の電極をアレイ状に配置し、該アレイ状に
配置された前記一方の電極とそれぞれ対向する前記他方
の電極が前記共通埋込電極として網状に接続されている
ものであることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62067383A JP2668873B2 (ja) | 1987-03-20 | 1987-03-20 | 半導体記憶装置 |
| DE3851649T DE3851649T2 (de) | 1987-03-20 | 1988-03-18 | Aus einer Vielzahl von Eintransistorzellen bestehende dynamische Speichervorrichtung mit wahlfreiem Zugriff. |
| EP88104391A EP0283964B1 (en) | 1987-03-20 | 1988-03-18 | Dynamic random access memory device having a plurality of improved one-transistor type memory cells |
| US07/171,094 US4969022A (en) | 1987-03-20 | 1988-03-21 | Dynamic random access memory device having a plurality of improved one-transistor type memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62067383A JP2668873B2 (ja) | 1987-03-20 | 1987-03-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63232458A JPS63232458A (ja) | 1988-09-28 |
| JP2668873B2 true JP2668873B2 (ja) | 1997-10-27 |
Family
ID=13343432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62067383A Expired - Fee Related JP2668873B2 (ja) | 1987-03-20 | 1987-03-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2668873B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5363327A (en) * | 1993-01-19 | 1994-11-08 | International Business Machines Corporation | Buried-sidewall-strap two transistor one capacitor trench cell |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58213464A (ja) * | 1982-06-04 | 1983-12-12 | Nec Corp | 半導体装置 |
| JPS62208662A (ja) * | 1986-03-07 | 1987-09-12 | Sony Corp | 半導体記憶装置 |
| JP2674992B2 (ja) * | 1986-11-28 | 1997-11-12 | 株式会社日立製作所 | 半導体記憶装置におけるプレート配線形成法 |
-
1987
- 1987-03-20 JP JP62067383A patent/JP2668873B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63232458A (ja) | 1988-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |