JPH0685200A - ３重ウェル構造を有する半導体装置 - Google Patents
３重ウェル構造を有する半導体装置Info
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- JPH0685200A JPH0685200A JP5035615A JP3561593A JPH0685200A JP H0685200 A JPH0685200 A JP H0685200A JP 5035615 A JP5035615 A JP 5035615A JP 3561593 A JP3561593 A JP 3561593A JP H0685200 A JPH0685200 A JP H0685200A
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- G—PHYSICS
- G11—INFORMATION STORAGE
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Abstract
(57)【要約】
【目的】 メモリセルアレイ領域と周辺回路領域との間
の電源ノイズによる影響を抑制しメモリ装置の誤動作を
防止することができ、多数のウェルを有する高集積半導
体装置の基板又はウェルの間の電気的な絶縁を確実に実
現することのできる装置を提供する。 【構成】 単一基板に多数の回路が集積された半導体装
置において、電源パッドをメモリセルアレイ用、周辺回
路用、ワード線及びＴＴＬ入力バッファ用、データ出力
駆動用に分けて電圧を供給し、３重ウェル構造を通じて
各回路にそれぞれ値の違うバイアス電圧を加え、さらに
同一の導電形ウェルを分離する。
の電源ノイズによる影響を抑制しメモリ装置の誤動作を
防止することができ、多数のウェルを有する高集積半導
体装置の基板又はウェルの間の電気的な絶縁を確実に実
現することのできる装置を提供する。 【構成】 単一基板に多数の回路が集積された半導体装
置において、電源パッドをメモリセルアレイ用、周辺回
路用、ワード線及びＴＴＬ入力バッファ用、データ出力
駆動用に分けて電圧を供給し、３重ウェル構造を通じて
各回路にそれぞれ値の違うバイアス電圧を加え、さらに
同一の導電形ウェルを分離する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関するもの
で、特に３重ウェル構造を有する半導体装置に関するも
のである。
で、特に３重ウェル構造を有する半導体装置に関するも
のである。
【０００２】
【従来の技術】半導体メモリ装置の容量は数年ごとに４
倍ずつ増加する趨性であり、大容量化及び高集積化の中
で、新たなメモリ装置の構造や工程技術が提案されてき
た。例えば、４Ｍｂｉｔ級のメモリ装置においては、限
られた面積での大容量化を図るため、メモリセルアレイ
等が３次元的構成となり、さらに１６Ｍｂｉｔ級以上の
メモリ装置となってからは、メモリに集積されたＭＯＳ
トランジスタの縮小化にともない、低レベルの内部電源
電圧を使用するようになっている。これに伴い、メモリ
装置内の構造的な縮小に起因する雑音問題に対する一層
の配慮が要求されるようになり、さらに、低電力での高
速アクセスタイムの実現および高集積化に適合したメモ
リセル構造の構築も同時に要求されている。
倍ずつ増加する趨性であり、大容量化及び高集積化の中
で、新たなメモリ装置の構造や工程技術が提案されてき
た。例えば、４Ｍｂｉｔ級のメモリ装置においては、限
られた面積での大容量化を図るため、メモリセルアレイ
等が３次元的構成となり、さらに１６Ｍｂｉｔ級以上の
メモリ装置となってからは、メモリに集積されたＭＯＳ
トランジスタの縮小化にともない、低レベルの内部電源
電圧を使用するようになっている。これに伴い、メモリ
装置内の構造的な縮小に起因する雑音問題に対する一層
の配慮が要求されるようになり、さらに、低電力での高
速アクセスタイムの実現および高集積化に適合したメモ
リセル構造の構築も同時に要求されている。
【０００３】図１８は６４Ｍｂｉｔ級のＤＲＡＭの概略
的な構成を示している。同図の半導体メモリ装置は、４
つの１６Ｍｂｉｔのメモリセルアレイ領域１００、１１
０、１２０、１３０と、メモリ装置の中央線上に一つず
つ配置されたローデコーダ／ワード線ドライバ領域３０
０、３１０と、メモリセルアレイ領域にそれぞれ対応す
る４つのカラムデコーダ領域２００、２１０、２２０、
２３０と、中央部に配置された周辺回路領域４００及び
パッド領域５００、５１０とからなっている。
的な構成を示している。同図の半導体メモリ装置は、４
つの１６Ｍｂｉｔのメモリセルアレイ領域１００、１１
０、１２０、１３０と、メモリ装置の中央線上に一つず
つ配置されたローデコーダ／ワード線ドライバ領域３０
０、３１０と、メモリセルアレイ領域にそれぞれ対応す
る４つのカラムデコーダ領域２００、２１０、２２０、
２３０と、中央部に配置された周辺回路領域４００及び
パッド領域５００、５１０とからなっている。
【０００４】メモリセルアレイ領域１００には複数のメ
モリセル、ワード線及びビット線、センスアンプが集積
されており、周辺回路領域４００にはＴＴＬレベル入力
バッファとデータ出力バッファ及び出力ドライバが集積
されている。ローデコーダ／ワード線ドライバ領域３０
０、３１０にはワード線駆動クロックを発生する回路が
備えられている。これらの回路は複数個のＮＭＯＳトラ
ンジスタとＰＭＯＳトランジスタで構成されるＣＭＯＳ
回路であり、１つの基板（又は、ウェーハ）に作られた
多数のウェルや拡散領域等から形成されている。
モリセル、ワード線及びビット線、センスアンプが集積
されており、周辺回路領域４００にはＴＴＬレベル入力
バッファとデータ出力バッファ及び出力ドライバが集積
されている。ローデコーダ／ワード線ドライバ領域３０
０、３１０にはワード線駆動クロックを発生する回路が
備えられている。これらの回路は複数個のＮＭＯＳトラ
ンジスタとＰＭＯＳトランジスタで構成されるＣＭＯＳ
回路であり、１つの基板（又は、ウェーハ）に作られた
多数のウェルや拡散領域等から形成されている。
【０００５】図１９〜図２２にメモリセルアレイ領域１
００と周辺回路領域４００にそれぞれ存在する回路の代
表的な例を示した。図１９に示すビット線系回路はビッ
ト線等化回路５０、６０、メモリセル５１、６１、Ｎ形
センスアンプ５２及びＰ形センスアンプ６２、分離ゲー
ト５３、６３、カラムゲート５５、ワード線ＷＬ１、Ｗ
Ｌ２、及びビット線ＢＬ、バーＢＬとから構成される。
００と周辺回路領域４００にそれぞれ存在する回路の代
表的な例を示した。図１９に示すビット線系回路はビッ
ト線等化回路５０、６０、メモリセル５１、６１、Ｎ形
センスアンプ５２及びＰ形センスアンプ６２、分離ゲー
ト５３、６３、カラムゲート５５、ワード線ＷＬ１、Ｗ
Ｌ２、及びビット線ＢＬ、バーＢＬとから構成される。
【０００６】図１９のビット線系回路、図２０のローデ
コーダ／ワード線駆動クロック発生回路、図２１のＲＡ
Ｓ用ＴＴＬ入力バッファ及び図２２のデータ出力バッフ
ァ／ドライバ等の等価回路的な構成はすでに公知のもの
である。ただし、図２１、図２２に示されたバックゲー
ト電圧ＶBBが印加されるトランジスタ８６、８７、８８
に係る部分は本発明に係わる部分である。
コーダ／ワード線駆動クロック発生回路、図２１のＲＡ
Ｓ用ＴＴＬ入力バッファ及び図２２のデータ出力バッフ
ァ／ドライバ等の等価回路的な構成はすでに公知のもの
である。ただし、図２１、図２２に示されたバックゲー
ト電圧ＶBBが印加されるトランジスタ８６、８７、８８
に係る部分は本発明に係わる部分である。
【０００７】図１８のようなメモリ装置の製作におい
て、基板がＰ形の場合、Ｎウェル内にはＰＭＯＳトラン
ジスタが形成され、基板にはＮＭＯＳトランジスタが形
成される。この場合、基板には所定レベルの基板バイア
ス（普通は接地電圧）が供給され、Ｎウェルにはトラン
ジスタのしきい電圧等を維持するためにバックゲート電
圧（ＭＯＳトランジスタがＮウェルに形成されているこ
とから“バックゲート電圧”と称してもよいし、ウェル
に直接印加されるバイアス電圧という意味で“ウェルバ
イアス”と称することもできる。以下においては両方と
も同一のものを指す）が印加される。一方、基板がＮ形
の場合にはＰウェルに形成されたＮＭＯＳトランジスタ
のしきい電圧を調整するために、Ｐウェルに所定レベル
のバックゲート電圧を供給する。バックゲート電圧に係
るものとして、韓国特許出願番号第８６−６５５７号に
おいては、ワード線駆動用のトランジスタとセルトラン
ジスタとの間のしきい電圧の差によるデータ漏れを防止
するために、セルトランジスタが形成されているＰウェ
ルに所定レベルのバックゲート電圧を供給する技術が開
示されている。
て、基板がＰ形の場合、Ｎウェル内にはＰＭＯＳトラン
ジスタが形成され、基板にはＮＭＯＳトランジスタが形
成される。この場合、基板には所定レベルの基板バイア
ス（普通は接地電圧）が供給され、Ｎウェルにはトラン
ジスタのしきい電圧等を維持するためにバックゲート電
圧（ＭＯＳトランジスタがＮウェルに形成されているこ
とから“バックゲート電圧”と称してもよいし、ウェル
に直接印加されるバイアス電圧という意味で“ウェルバ
イアス”と称することもできる。以下においては両方と
も同一のものを指す）が印加される。一方、基板がＮ形
の場合にはＰウェルに形成されたＮＭＯＳトランジスタ
のしきい電圧を調整するために、Ｐウェルに所定レベル
のバックゲート電圧を供給する。バックゲート電圧に係
るものとして、韓国特許出願番号第８６−６５５７号に
おいては、ワード線駆動用のトランジスタとセルトラン
ジスタとの間のしきい電圧の差によるデータ漏れを防止
するために、セルトランジスタが形成されているＰウェ
ルに所定レベルのバックゲート電圧を供給する技術が開
示されている。
【０００８】メモリ装置が高集積化されると（少なくと
も、１６Ｍｂｉｔ以上）、多くのウェルが基板に形成さ
れ、該当する素子の用途に従い必要なウェルバイアス
（又は、トランジスタのバックゲート電圧とも言う）が
設定される。図２３はメモリセルアレイ領域と周辺回路
領域におけるウェルバイアスの印加状態を示す。同図の
ようなＮ+ ／Ｐ／Ｎからなる３重ウェル構造は“A 45ns
16Mbit DRAM with Triple-Well Structure ”IEEE JSS
C.,vol.24,no.5,Oct.1989,pp.1170-1174に開示されてい
る。メモリセルアレイ領域１００でＮウェル２２内のＰ
ウェル２３に形成されるＮＭＯＳトランジスタ３１と、
Ｎウェル２２に形成されるＰＭＯＳトランジスタ３２は
それぞれメモリセルアレイ領域１００内のＮ形及びＰ形
センスアンプを構成するトランジスタである。また、周
辺回路領域４００においてＰウェル２４に形成されるＮ
ＭＯＳトランジスタ３３と、Ｎウェル２５に形成される
ＰＭＯＳトランジスタ３４は、それぞれＴＴＬ入力バッ
ファとデータ出力ドライバに存在するトランジスタであ
る。
も、１６Ｍｂｉｔ以上）、多くのウェルが基板に形成さ
れ、該当する素子の用途に従い必要なウェルバイアス
（又は、トランジスタのバックゲート電圧とも言う）が
設定される。図２３はメモリセルアレイ領域と周辺回路
領域におけるウェルバイアスの印加状態を示す。同図の
ようなＮ+ ／Ｐ／Ｎからなる３重ウェル構造は“A 45ns
16Mbit DRAM with Triple-Well Structure ”IEEE JSS
C.,vol.24,no.5,Oct.1989,pp.1170-1174に開示されてい
る。メモリセルアレイ領域１００でＮウェル２２内のＰ
ウェル２３に形成されるＮＭＯＳトランジスタ３１と、
Ｎウェル２２に形成されるＰＭＯＳトランジスタ３２は
それぞれメモリセルアレイ領域１００内のＮ形及びＰ形
センスアンプを構成するトランジスタである。また、周
辺回路領域４００においてＰウェル２４に形成されるＮ
ＭＯＳトランジスタ３３と、Ｎウェル２５に形成される
ＰＭＯＳトランジスタ３４は、それぞれＴＴＬ入力バッ
ファとデータ出力ドライバに存在するトランジスタであ
る。
【０００９】図２３の断面構造に該当する回路について
は、図１９〜図２２を参照する。メモリセルアレイ領域
１００において、Ｐウェル２３のウェルバイアス電極２
６（又は、ＮＭＯＳトランジスタ３１のバックゲート電
極）に接地電圧ＶSS又は負電圧ＶBBが印加され、Ｎウェ
ル２２のウェルバイアス電極２７（又は、ＰＭＯＳトラ
ンジスタ３２のバックゲート電極）には電源電圧ＶCCが
印加される。周辺回路領域４００において、Ｐウェル２
４のウェルバイアス電極２８（又は、ＮＭＯＳトランジ
スタ３３のバックゲート電極）には接地電圧ＶSS又は負
電圧ＶBBが印加され、Ｎウェル２５のウェルバイアス電
極２９（又は、ＰＭＯＳトランジスタ３４のバックゲー
ト電極）には電源電圧ＶCCが印加される。そしてＰ形基
板２１の電極３０は接地とされる。メモリセルアレイ領
域１００に形成されるＮウェル２２によりＰウェル２３
とＰ形基板２１との間が電気的に分離され、またそれぞ
れのウェルに設定されるウェルバイアス間の干渉を排除
している。これが高集積メモリ装置で３重ウェルを使用
することによる利点である。
は、図１９〜図２２を参照する。メモリセルアレイ領域
１００において、Ｐウェル２３のウェルバイアス電極２
６（又は、ＮＭＯＳトランジスタ３１のバックゲート電
極）に接地電圧ＶSS又は負電圧ＶBBが印加され、Ｎウェ
ル２２のウェルバイアス電極２７（又は、ＰＭＯＳトラ
ンジスタ３２のバックゲート電極）には電源電圧ＶCCが
印加される。周辺回路領域４００において、Ｐウェル２
４のウェルバイアス電極２８（又は、ＮＭＯＳトランジ
スタ３３のバックゲート電極）には接地電圧ＶSS又は負
電圧ＶBBが印加され、Ｎウェル２５のウェルバイアス電
極２９（又は、ＰＭＯＳトランジスタ３４のバックゲー
ト電極）には電源電圧ＶCCが印加される。そしてＰ形基
板２１の電極３０は接地とされる。メモリセルアレイ領
域１００に形成されるＮウェル２２によりＰウェル２３
とＰ形基板２１との間が電気的に分離され、またそれぞ
れのウェルに設定されるウェルバイアス間の干渉を排除
している。これが高集積メモリ装置で３重ウェルを使用
することによる利点である。
【００１０】しかし、上記のような従来の技術には下記
のような問題点があった。第一に、Ｐウェル２３及び２
４のウェルバイアス電極２６及び２８に接地電圧ＶSSを
印加した場合には、メモリセルアレイ領域においてビッ
ト線は大部分Ｐウェルの領域上にあるのでビット線の静
電容量が大きくなり、ビット線容量ＣB とメモリセルの
記憶キャパシタの容量ＣS の比ＣB ／ＣS が増加すると
いう悪影響を招く。すなわち、メモリセルアレイ領域の
Ｐウェル２３に形成されているＮＭＯＳトランジスタ３
１（これはカレントミラー形Ｎ形センスアンプを構成し
ている）のドレインとなるＮ+ 拡散領域にはビット線が
接続しており（図１９のＮ形センスアンプ５２を参
照）、ビット線の容量が記憶キャパシタの容量に比べて
相対的に大きくなると、メモリセルからデータを読み出
す時間が遅くなるのは本発明の技術分野ではよく知られ
た事実である。また、周辺回路領域のＰウェルとメモリ
セルアレイ領域のＰウェルの両方に共通した接地電圧が
供給されているため、周辺回路領域での接地電圧から生
ずるノイズにより、メモリセルアレイ領域での接地電圧
が干渉を受け、メモリセルアレイでの回路動作特性を悪
化させる原因となる。
のような問題点があった。第一に、Ｐウェル２３及び２
４のウェルバイアス電極２６及び２８に接地電圧ＶSSを
印加した場合には、メモリセルアレイ領域においてビッ
ト線は大部分Ｐウェルの領域上にあるのでビット線の静
電容量が大きくなり、ビット線容量ＣB とメモリセルの
記憶キャパシタの容量ＣS の比ＣB ／ＣS が増加すると
いう悪影響を招く。すなわち、メモリセルアレイ領域の
Ｐウェル２３に形成されているＮＭＯＳトランジスタ３
１（これはカレントミラー形Ｎ形センスアンプを構成し
ている）のドレインとなるＮ+ 拡散領域にはビット線が
接続しており（図１９のＮ形センスアンプ５２を参
照）、ビット線の容量が記憶キャパシタの容量に比べて
相対的に大きくなると、メモリセルからデータを読み出
す時間が遅くなるのは本発明の技術分野ではよく知られ
た事実である。また、周辺回路領域のＰウェルとメモリ
セルアレイ領域のＰウェルの両方に共通した接地電圧が
供給されているため、周辺回路領域での接地電圧から生
ずるノイズにより、メモリセルアレイ領域での接地電圧
が干渉を受け、メモリセルアレイでの回路動作特性を悪
化させる原因となる。
【００１１】第二に、Ｐウェル２３及び２４のウェルバ
イアス電極２６及び２８に負電圧ＶBBを印加した場合に
は、高集積化のために周辺回路領域のトランジスタは短
チャネルとなっているのでしきい電圧が低下しており、
そのため負電圧発生回路から出力される負電圧ＶBBが所
定の正常レベルに到る前にラッチアップ現象が生じやす
くなっている。メモリ装置において、別途の負電圧の発
生回路から発生される負電圧は、電源電圧や接地電圧の
ように殆ど一定というわけではなく（勿論、電源電圧や
接地電圧も外部影響によっていくらかは変動するが）、
継続的なフィードバックによってオシレータや電荷昇圧
器等により所定の正常レベルを保つように補正が必要で
ある。この負電圧が正常レベルであればラッチアップ現
象を抑制することが出来るが、所定レベルから遠ざかり
つつある時や、所定レベルへ復帰しつつある過程の時に
は、基板内に存在する寄生素子の駆動を抑制できず、前
述のラッチアップ現象を誘発してメモリ装置の誤動作を
招いていた。
イアス電極２６及び２８に負電圧ＶBBを印加した場合に
は、高集積化のために周辺回路領域のトランジスタは短
チャネルとなっているのでしきい電圧が低下しており、
そのため負電圧発生回路から出力される負電圧ＶBBが所
定の正常レベルに到る前にラッチアップ現象が生じやす
くなっている。メモリ装置において、別途の負電圧の発
生回路から発生される負電圧は、電源電圧や接地電圧の
ように殆ど一定というわけではなく（勿論、電源電圧や
接地電圧も外部影響によっていくらかは変動するが）、
継続的なフィードバックによってオシレータや電荷昇圧
器等により所定の正常レベルを保つように補正が必要で
ある。この負電圧が正常レベルであればラッチアップ現
象を抑制することが出来るが、所定レベルから遠ざかり
つつある時や、所定レベルへ復帰しつつある過程の時に
は、基板内に存在する寄生素子の駆動を抑制できず、前
述のラッチアップ現象を誘発してメモリ装置の誤動作を
招いていた。
【００１２】
【発明が解決しようとする課題】したがって本発明の目
的は、一つのメモリ装置内にメモリセルアレイ領域と周
辺回路領域とを有する高集積半導体装置において、両領
域間の電源ノイズによる影響を抑えメモリ装置の動作不
良を防止できる装置を提供することにある。本発明の他
の目的は、多数のウェルを有する高集積半導体装置にお
いて、基板又はウェルの間の電気的な絶縁を確実に実現
することができる装置を提供することにある。
的は、一つのメモリ装置内にメモリセルアレイ領域と周
辺回路領域とを有する高集積半導体装置において、両領
域間の電源ノイズによる影響を抑えメモリ装置の動作不
良を防止できる装置を提供することにある。本発明の他
の目的は、多数のウェルを有する高集積半導体装置にお
いて、基板又はウェルの間の電気的な絶縁を確実に実現
することができる装置を提供することにある。
【００１３】
【課題を解決するための手段】このような目的を達成す
るために本発明は、一つの第１導電形基板に集積されて
なり、複数のワード線、ビット線、メモリセル、センス
アンプ、ローデコーダ、及びワード線ドライバを有して
なるメモリセルアレイ領域と、ＴＴＬ入力バッファ及び
データ出力ドライバを有してなる周辺回路領域とを備え
た半導体装置において、メモリセルアレイ領域用の第１
電源パッド群と、周辺回路領域用の第２電源パッド群
と、ワード線用及びＴＴＬ入力バッファ用の第３電源パ
ッド群と、データ出力ドライバ用の第４電源パッド群
と、メモリセルアレイ領域の第１導電形基板に形成さ
れ、少なくとも第１導電形の第１ウェルを内部にもち、
前記第１電源パッド群に接続される第２導電形の第１ウ
ェルと、周辺回路領域の第１導電形基板に形成され、少
なくとも第１導電形の第２ウェルを内部にもち、前記第
２電源パッド群に接続される第２導電形の第２ウェル
と、前記第１導電形の第１ウェル内に形成され、前記第
３電源パッド群に接続される第２導電形のＭＯＳトラン
ジスタと、前記第１導電形の第２ウェル内に形成され、
前記第４電源パッド群に接続される第２導電形のＭＯＳ
トランジスタとを備えていることを特徴とする。
るために本発明は、一つの第１導電形基板に集積されて
なり、複数のワード線、ビット線、メモリセル、センス
アンプ、ローデコーダ、及びワード線ドライバを有して
なるメモリセルアレイ領域と、ＴＴＬ入力バッファ及び
データ出力ドライバを有してなる周辺回路領域とを備え
た半導体装置において、メモリセルアレイ領域用の第１
電源パッド群と、周辺回路領域用の第２電源パッド群
と、ワード線用及びＴＴＬ入力バッファ用の第３電源パ
ッド群と、データ出力ドライバ用の第４電源パッド群
と、メモリセルアレイ領域の第１導電形基板に形成さ
れ、少なくとも第１導電形の第１ウェルを内部にもち、
前記第１電源パッド群に接続される第２導電形の第１ウ
ェルと、周辺回路領域の第１導電形基板に形成され、少
なくとも第１導電形の第２ウェルを内部にもち、前記第
２電源パッド群に接続される第２導電形の第２ウェル
と、前記第１導電形の第１ウェル内に形成され、前記第
３電源パッド群に接続される第２導電形のＭＯＳトラン
ジスタと、前記第１導電形の第２ウェル内に形成され、
前記第４電源パッド群に接続される第２導電形のＭＯＳ
トランジスタとを備えていることを特徴とする。
【００１４】
【実施例】以下、本発明を添付の図面を参照して詳細に
説明する。図２〜図４は、図２３と同様の断面構造上に
おける本発明によるウェルバイアス（又は、バックゲー
ト電圧）の印加状態を示す実施例である。なお、共通す
る部分には同じ符号を付し、重複する説明は省略する。
説明する。図２〜図４は、図２３と同様の断面構造上に
おける本発明によるウェルバイアス（又は、バックゲー
ト電圧）の印加状態を示す実施例である。なお、共通す
る部分には同じ符号を付し、重複する説明は省略する。
【００１５】図２において、メモリセルアレイ領域１０
０のＰウェル２３のウェルバイアスだけを負電圧ＶBBと
し、周辺回路領域４００のＰウェル２４のウェルバイア
スは接地電圧ＶSSとする。そして、メモリセルアレイ及
び周辺回路領域にあるＮウェル２２、２５のウェルバイ
アスを電源電圧ＶCCとしている。このようにメモリセル
アレイ領域１００でＰウェル２３に負電圧ＶBBを供給す
ると、センスアンプ用ＮＭＯＳトランジスタ３１のドレ
インとなるＮ+ 拡散領域とＰウェルとの間の接合が逆バ
イアスとなるのでビット線の容量が減少し、その結果前
述のＣB ／ＣS比も減少する。さらに、周辺回路領域４
００とメモリセルアレイ領域１００の両Ｐウェルに印加
されるウェルバイアスがそれぞれ接地電圧ＶSSと負電圧
ＶBBとなっているので、前述の相互干渉によるノイズ問
題を防ぐことができる。また、周辺回路領域４００のＰ
ウェル２４には接地電圧ＶSSが印加されるので、従来の
ような短チャネルによるラッチアップ現象が抑制され
る。
０のＰウェル２３のウェルバイアスだけを負電圧ＶBBと
し、周辺回路領域４００のＰウェル２４のウェルバイア
スは接地電圧ＶSSとする。そして、メモリセルアレイ及
び周辺回路領域にあるＮウェル２２、２５のウェルバイ
アスを電源電圧ＶCCとしている。このようにメモリセル
アレイ領域１００でＰウェル２３に負電圧ＶBBを供給す
ると、センスアンプ用ＮＭＯＳトランジスタ３１のドレ
インとなるＮ+ 拡散領域とＰウェルとの間の接合が逆バ
イアスとなるのでビット線の容量が減少し、その結果前
述のＣB ／ＣS比も減少する。さらに、周辺回路領域４
００とメモリセルアレイ領域１００の両Ｐウェルに印加
されるウェルバイアスがそれぞれ接地電圧ＶSSと負電圧
ＶBBとなっているので、前述の相互干渉によるノイズ問
題を防ぐことができる。また、周辺回路領域４００のＰ
ウェル２４には接地電圧ＶSSが印加されるので、従来の
ような短チャネルによるラッチアップ現象が抑制され
る。
【００１６】図３において、周辺回路領域４００のＮウ
ェル２５には電源電圧ＶCCを印加し、Ｐウェル２４には
接地電圧ＶSS又は負電圧ＶBBを印加し、メモリセルアレ
イ領域１００のＮウェル２２にはメモリ装置内の高電圧
発生回路で発生させた電源電圧ＶCCより高い電圧（以
下、“昇圧電圧”と言う）ＶPPを印加し、Ｐウェル２３
には接地電圧ＶSS又は負電圧ＶBBを印加している。この
ようにすると、周辺回路領域４００の電源電圧ＶCCで発
生するノイズがメモリセルアレイ領域に影響を与えない
ようになる。
ェル２５には電源電圧ＶCCを印加し、Ｐウェル２４には
接地電圧ＶSS又は負電圧ＶBBを印加し、メモリセルアレ
イ領域１００のＮウェル２２にはメモリ装置内の高電圧
発生回路で発生させた電源電圧ＶCCより高い電圧（以
下、“昇圧電圧”と言う）ＶPPを印加し、Ｐウェル２３
には接地電圧ＶSS又は負電圧ＶBBを印加している。この
ようにすると、周辺回路領域４００の電源電圧ＶCCで発
生するノイズがメモリセルアレイ領域に影響を与えない
ようになる。
【００１７】図４において、周辺回路領域４００内のＮ
ウェル２５には電源電圧ＶCC又はこの電源電圧より低い
内部用の電圧（以下、“内部電圧”と言う）ＶINT を印
加し、Ｐウェル２４には接地電圧ＶSS又は負電圧ＶBBを
印加し、メモリセルアレイ領域１００のＮウェル２２に
は内部電圧ＶINT を印加し、Ｐウェル２３には接地電圧
ＶSS又は負電圧ＶBBを印加する。この場合においても、
図３のような効果を得ることができる。
ウェル２５には電源電圧ＶCC又はこの電源電圧より低い
内部用の電圧（以下、“内部電圧”と言う）ＶINT を印
加し、Ｐウェル２４には接地電圧ＶSS又は負電圧ＶBBを
印加し、メモリセルアレイ領域１００のＮウェル２２に
は内部電圧ＶINT を印加し、Ｐウェル２３には接地電圧
ＶSS又は負電圧ＶBBを印加する。この場合においても、
図３のような効果を得ることができる。
【００１８】上述の図２〜図４に示す本発明の実施例
は、ウェルバイアスを選択的に設定し、印加状態を調整
することにより電源間の干渉効果等を排除しようとした
ものであるが、以下に示す図５及び図６では同一の導電
形のウェル同士を分離すると同時に基板と同一の導電形
ウェルが基板と短絡するのを防止しようとするものであ
る。
は、ウェルバイアスを選択的に設定し、印加状態を調整
することにより電源間の干渉効果等を排除しようとした
ものであるが、以下に示す図５及び図６では同一の導電
形のウェル同士を分離すると同時に基板と同一の導電形
ウェルが基板と短絡するのを防止しようとするものであ
る。
【００１９】図５はメモリセルアレイ領域における適用
例を示す。図５においては、Ｐ形基板７０内で二つのＮ
ウェル７１及び７２は相互に隔離されており、Ｎウェル
７１内にはメモリセルアレイ領域におけるＮ形センスア
ンプを構成するＮＭＯＳトランジスタ７４が形成される
Ｐウェル７３が形成されている。一方、Ｎウェル７２内
に形成されたＰＭＯＳトランジスタ７５はメモリセルア
レイ領域のＰ形センスアンプを構成するトランジスタで
ある。また、Ｐウェル７３には負電圧ＶBBがウェルバイ
アス（又は、バックゲート電圧）として印加され、この
Ｐウェル７３を取り囲むＮウェル７１には昇圧電圧ＶPP
又は内部電圧ＶINT が印加され、Ｎウェル７１から隔離
されたもう１つのＮウェル７２には電源電圧ＶCCが供給
される。Ｎウェル７１に電源電圧ＶCCではない昇圧電圧
ＶPP又は内部電圧ＶINT が印加され、そしてＮウェルが
相互に分離されているので、電源電圧に誘起されたノイ
ズに対してＰウェル７３のウェルバイアスが干渉するこ
とがなく、安定した動作が可能となる。
例を示す。図５においては、Ｐ形基板７０内で二つのＮ
ウェル７１及び７２は相互に隔離されており、Ｎウェル
７１内にはメモリセルアレイ領域におけるＮ形センスア
ンプを構成するＮＭＯＳトランジスタ７４が形成される
Ｐウェル７３が形成されている。一方、Ｎウェル７２内
に形成されたＰＭＯＳトランジスタ７５はメモリセルア
レイ領域のＰ形センスアンプを構成するトランジスタで
ある。また、Ｐウェル７３には負電圧ＶBBがウェルバイ
アス（又は、バックゲート電圧）として印加され、この
Ｐウェル７３を取り囲むＮウェル７１には昇圧電圧ＶPP
又は内部電圧ＶINT が印加され、Ｎウェル７１から隔離
されたもう１つのＮウェル７２には電源電圧ＶCCが供給
される。Ｎウェル７１に電源電圧ＶCCではない昇圧電圧
ＶPP又は内部電圧ＶINT が印加され、そしてＮウェルが
相互に分離されているので、電源電圧に誘起されたノイ
ズに対してＰウェル７３のウェルバイアスが干渉するこ
とがなく、安定した動作が可能となる。
【００２０】図６は周辺回路領域における適用例を示
す。図６においては、ＮＭＯＳトランジスタ８６が形成
されたＰウェル８３をＮウェル８１が取り囲み、ＮＭＯ
Ｓトランジスタ８７及び８８が形成されたＰウェル８４
をＮウェル８１と隔離されたＮウェル８２が取り囲んで
いる。トランジスタ８６は周辺回路領域に存在するＴＴ
Ｌ入力バッファ（図２１を参照）内のＮＭＯＳトランジ
スタである。そして、トランジスタ８７、８８は周辺回
路領域にあるデータ出力バッファ（又は、出力ドライ
バ：図２２を参照）内のＮＭＯＳトランジスタである。
ＮＭＯＳトランジスタのバックゲート電圧（又は、Ｐウ
ェルのウェルバイアス）は共に負電圧ＶBBであり、Ｐウ
ェル８３及び８４はそれぞれＮウェル８１及び８２によ
り基板７０と分離されている。そしてＮウェル８１、８
２にはそれぞれ電源電圧ＶCCが印加され、このＮウェル
に印加された電源電圧ＶCCは相互に分離した電源パッド
から供給されている。
す。図６においては、ＮＭＯＳトランジスタ８６が形成
されたＰウェル８３をＮウェル８１が取り囲み、ＮＭＯ
Ｓトランジスタ８７及び８８が形成されたＰウェル８４
をＮウェル８１と隔離されたＮウェル８２が取り囲んで
いる。トランジスタ８６は周辺回路領域に存在するＴＴ
Ｌ入力バッファ（図２１を参照）内のＮＭＯＳトランジ
スタである。そして、トランジスタ８７、８８は周辺回
路領域にあるデータ出力バッファ（又は、出力ドライ
バ：図２２を参照）内のＮＭＯＳトランジスタである。
ＮＭＯＳトランジスタのバックゲート電圧（又は、Ｐウ
ェルのウェルバイアス）は共に負電圧ＶBBであり、Ｐウ
ェル８３及び８４はそれぞれＮウェル８１及び８２によ
り基板７０と分離されている。そしてＮウェル８１、８
２にはそれぞれ電源電圧ＶCCが印加され、このＮウェル
に印加された電源電圧ＶCCは相互に分離した電源パッド
から供給されている。
【００２１】図７は本発明の目的を達成するための手段
としてのメモリ装置の電源パッドの配置を示す。一般
に、メモリ装置で用いられる電源パッドは一つの電源電
圧パッドと一つの接地電圧パッドを使用しているため、
周辺回路に使われる電源でノイズが発生した場合、メモ
リセルアレイ領域にも干渉して悪影響を及ぼす。そこ
で、本発明においては図７に示すように、電源電圧ＶCC
と接地電圧ＶSSをそれぞれメモリセルアレイ用と周辺回
路用とに分け、さらに、図中左側用と右側用とに区別
し、メモリセルアレイ用左側電源電圧パッド
（ＶCCLA）、メモリセルアレイ用右側電源電圧パッド
（ＶCCRA）、メモリセルアレイ用左側接地電圧パッド
（ＶSSLA）、メモリセルアレイ用右側接地電圧パッド
（ＶSSRA）、周辺回路用左側電源電圧パッド
（ＶCCLP）、周辺回路用右側電源電圧パッド
（ＶCCRP）、周辺回路用左側接地電圧パッド
（ＶSSLP）、周辺回路用右側接地電圧パッド（ＶSSRP）
として配置した。そしてさらに、ワード線用／ＴＴＬ入
力バッファ用の接地電圧パッドがそれぞれ左右にワード
線用／ＴＴＬ入力バッファ用左側接地電圧パッド（Ｖ
SSLQ）、ワード線用／ＴＴＬ入力バッファ用右側接地電
圧パッド（ＶSSRQ）として配置されている。また、デー
タ出力駆動用の電源電圧パッド（ＶCCRD）と接地電圧パ
ッド（ＶSSRD）は別に備えられている。これは電源パッ
ドを共通に使用する場合に予想される電源ノイズ等によ
る悪影響が、同一の電源パッドを用いる他の領域にまで
及ぶのを防止するための構成である。
としてのメモリ装置の電源パッドの配置を示す。一般
に、メモリ装置で用いられる電源パッドは一つの電源電
圧パッドと一つの接地電圧パッドを使用しているため、
周辺回路に使われる電源でノイズが発生した場合、メモ
リセルアレイ領域にも干渉して悪影響を及ぼす。そこ
で、本発明においては図７に示すように、電源電圧ＶCC
と接地電圧ＶSSをそれぞれメモリセルアレイ用と周辺回
路用とに分け、さらに、図中左側用と右側用とに区別
し、メモリセルアレイ用左側電源電圧パッド
（ＶCCLA）、メモリセルアレイ用右側電源電圧パッド
（ＶCCRA）、メモリセルアレイ用左側接地電圧パッド
（ＶSSLA）、メモリセルアレイ用右側接地電圧パッド
（ＶSSRA）、周辺回路用左側電源電圧パッド
（ＶCCLP）、周辺回路用右側電源電圧パッド
（ＶCCRP）、周辺回路用左側接地電圧パッド
（ＶSSLP）、周辺回路用右側接地電圧パッド（ＶSSRP）
として配置した。そしてさらに、ワード線用／ＴＴＬ入
力バッファ用の接地電圧パッドがそれぞれ左右にワード
線用／ＴＴＬ入力バッファ用左側接地電圧パッド（Ｖ
SSLQ）、ワード線用／ＴＴＬ入力バッファ用右側接地電
圧パッド（ＶSSRQ）として配置されている。また、デー
タ出力駆動用の電源電圧パッド（ＶCCRD）と接地電圧パ
ッド（ＶSSRD）は別に備えられている。これは電源パッ
ドを共通に使用する場合に予想される電源ノイズ等によ
る悪影響が、同一の電源パッドを用いる他の領域にまで
及ぶのを防止するための構成である。
【００２２】上述の図２〜図７に示した部分的な実施例
を総合し、図１８のようなメモリ装置に採用することの
できる本発明の望しい実施例を図１に基づいて説明す
る。なお、以下の説明および図１において、図２〜図７
中と同じ部分については同一の参照番号を付した。同時
に図１９〜図２２も参照する。
を総合し、図１８のようなメモリ装置に採用することの
できる本発明の望しい実施例を図１に基づいて説明す
る。なお、以下の説明および図１において、図２〜図７
中と同じ部分については同一の参照番号を付した。同時
に図１９〜図２２も参照する。
【００２３】図１において、Ｐ形半導体基板７０のメモ
リセルアレイ領域１００には相互に隔離された第１Ｎウ
ェル２２及び第２Ｎウェル９１があり、周辺回路領域４
００には相互に分離された第３Ｎウェル２５、第４Ｎウ
ェル８１、第５Ｎウェル８２及び第１Ｐウェル２４があ
る。第１Ｎウェル２２内には第２Ｐウェル２３と第１Ｐ
ＭＯＳトランジスタ３２があり、第２Ｐウェル２３内に
は第１ＮＭＯＳトランジスタ３１がある。この第１ＮＭ
ＯＳトランジスタ３１はメモリセル、Ｎ形センスアン
プ、入力・出力ゲート、ローデコーダ／ワード線ドライ
バ又は等化回路などの各種の回路に用いられるトランジ
スタと同一であり、このバックゲート電圧（又は、第２
Ｐウェルのウェルバイアス）としては負電圧ＶBBを使用
する。第１ＰＭＯＳトランジスタ３２はＰ形センスアン
プに用いられるトランジスタであって、このバックゲー
ト電圧（又は、第２Ｎウェルのウェルバイアス）として
はアレイ用の電源電圧ＶCC(A) （ＶCCLA又はＶCCRAを表
す）を使用する。第２Ｎウェル９１内に形成された第２
ＰＭＯＳトランジスタ９２はワード線駆動クロック発生
回路（図２０）に用いられるトランジスタであって、こ
のバックゲート電圧（又は、第２Ｎウェルのウェルバイ
アス）は昇圧電圧ＶPPである。
リセルアレイ領域１００には相互に隔離された第１Ｎウ
ェル２２及び第２Ｎウェル９１があり、周辺回路領域４
００には相互に分離された第３Ｎウェル２５、第４Ｎウ
ェル８１、第５Ｎウェル８２及び第１Ｐウェル２４があ
る。第１Ｎウェル２２内には第２Ｐウェル２３と第１Ｐ
ＭＯＳトランジスタ３２があり、第２Ｐウェル２３内に
は第１ＮＭＯＳトランジスタ３１がある。この第１ＮＭ
ＯＳトランジスタ３１はメモリセル、Ｎ形センスアン
プ、入力・出力ゲート、ローデコーダ／ワード線ドライ
バ又は等化回路などの各種の回路に用いられるトランジ
スタと同一であり、このバックゲート電圧（又は、第２
Ｐウェルのウェルバイアス）としては負電圧ＶBBを使用
する。第１ＰＭＯＳトランジスタ３２はＰ形センスアン
プに用いられるトランジスタであって、このバックゲー
ト電圧（又は、第２Ｎウェルのウェルバイアス）として
はアレイ用の電源電圧ＶCC(A) （ＶCCLA又はＶCCRAを表
す）を使用する。第２Ｎウェル９１内に形成された第２
ＰＭＯＳトランジスタ９２はワード線駆動クロック発生
回路（図２０）に用いられるトランジスタであって、こ
のバックゲート電圧（又は、第２Ｎウェルのウェルバイ
アス）は昇圧電圧ＶPPである。
【００２４】一方、周辺回路領域４００の第３Ｎウェル
２５内にはＰＭＯＳトランジスタ３４がある。このトラ
ンジスタは周辺回路領域にあるいずれかのＰＭＯＳトラ
ンジスタであり、このバックゲート電圧は周辺回路用の
電源電圧ＶCC(P) （ＶCCLP又はＶCCRPを表す）を使用す
る。第１Ｐウェル２４内には周辺回路領域に集積された
トランジスタのうちいずれかの任意のＮＭＯＳトランジ
スタ３３があり、このバックゲート電圧（又は、第１Ｐ
ウェルのウェルバイアス）は周辺回路用の接地電圧Ｖ
SS(P) （ＶSSLP又はＶSSRPを表す）を使用する。第４Ｎ
ウェル８１内にはＮＭＯＳトランジスタ８６が形成され
た第３Ｐウェル８３がある。このトランジスタ８６のバ
ックゲート電圧は負電圧ＶBBであり、トランジスタのソ
ースに与えられる接地電圧はワード線及びＴＴＬ入力バ
ッファ用の接地電圧ＶSS(Q) （ＶSSLQ又はＶSSRQを表
す）を使用する。第５Ｎウェル８２内にはＮＭＯＳトラ
ンジスタ８７及び８８が形成された第４Ｐウェル８４が
ある。トランジスタ８７及び８８は図２２の出力用トラ
ンジスタを示す。トランジスタ８８のソースには駆動用
の接地電圧ＶSS(D) が供給され、トランジスタ８７のド
レインには駆動用の電源電圧ＶCC(D) が供給される。そ
して、これらトランジスタのバックゲート電圧（又は、
第４Ｐウェルのウェルバイアス）は負電圧ＶBBである。
第５Ｎウェル８２には周辺回路用の電源電圧Ｖ
CC(P) （ＶCCLP又はＶCCRPを表す）のウェルバイアスが
印加される。
２５内にはＰＭＯＳトランジスタ３４がある。このトラ
ンジスタは周辺回路領域にあるいずれかのＰＭＯＳトラ
ンジスタであり、このバックゲート電圧は周辺回路用の
電源電圧ＶCC(P) （ＶCCLP又はＶCCRPを表す）を使用す
る。第１Ｐウェル２４内には周辺回路領域に集積された
トランジスタのうちいずれかの任意のＮＭＯＳトランジ
スタ３３があり、このバックゲート電圧（又は、第１Ｐ
ウェルのウェルバイアス）は周辺回路用の接地電圧Ｖ
SS(P) （ＶSSLP又はＶSSRPを表す）を使用する。第４Ｎ
ウェル８１内にはＮＭＯＳトランジスタ８６が形成され
た第３Ｐウェル８３がある。このトランジスタ８６のバ
ックゲート電圧は負電圧ＶBBであり、トランジスタのソ
ースに与えられる接地電圧はワード線及びＴＴＬ入力バ
ッファ用の接地電圧ＶSS(Q) （ＶSSLQ又はＶSSRQを表
す）を使用する。第５Ｎウェル８２内にはＮＭＯＳトラ
ンジスタ８７及び８８が形成された第４Ｐウェル８４が
ある。トランジスタ８７及び８８は図２２の出力用トラ
ンジスタを示す。トランジスタ８８のソースには駆動用
の接地電圧ＶSS(D) が供給され、トランジスタ８７のド
レインには駆動用の電源電圧ＶCC(D) が供給される。そ
して、これらトランジスタのバックゲート電圧（又は、
第４Ｐウェルのウェルバイアス）は負電圧ＶBBである。
第５Ｎウェル８２には周辺回路用の電源電圧Ｖ
CC(P) （ＶCCLP又はＶCCRPを表す）のウェルバイアスが
印加される。
【００２５】図１のように、本発明に従って各ウェルに
印加されるウェルバイアス（又は、各トランジスタのバ
ックゲート電圧）の設定を変えられるということは、こ
の分野で通常の知識を有する者なら容易に理解できる。
また、Ｎ形基板についても図１のような実施例を適用で
きるのは言うまでもない。
印加されるウェルバイアス（又は、各トランジスタのバ
ックゲート電圧）の設定を変えられるということは、こ
の分野で通常の知識を有する者なら容易に理解できる。
また、Ｎ形基板についても図１のような実施例を適用で
きるのは言うまでもない。
【００２６】図８及び図９に、上述の本発明の３重ウェ
ル構造を用いたＭＯＳキャパシタの実施例を示した。図
８はキャパシタを並列に設計した場合である。図８に示
すように、ＮＭＯＳトランジスタのゲート１１１とＮウ
ェル１０２内に形成されたＰ+ 拡散領域１０７、１０８
及びＮ+ 拡散領域１０９を共に接続し、これを並列キャ
パシタの第１共通電極として、電源電圧ＶCCを印加す
る。また、Ｐウェル１０３内に形成されたＮ+ 拡散領域
１０４、１０５及びバックゲート電圧印加用のＰ+ 拡散
領域１０６と、基板１０１に形成されたＰ+ 拡散領域１
１０と、ＰＭＯＳトランジスタのゲート１１２とを共に
接続し、これを並列キャパシタの第２共通電極として、
接地電圧ＶSSを印加する。こうしてＮＭＯＳキャパシタ
とＰＭＯＳキャパシタが並列に接続されたキャパシタ構
造となる。
ル構造を用いたＭＯＳキャパシタの実施例を示した。図
８はキャパシタを並列に設計した場合である。図８に示
すように、ＮＭＯＳトランジスタのゲート１１１とＮウ
ェル１０２内に形成されたＰ+ 拡散領域１０７、１０８
及びＮ+ 拡散領域１０９を共に接続し、これを並列キャ
パシタの第１共通電極として、電源電圧ＶCCを印加す
る。また、Ｐウェル１０３内に形成されたＮ+ 拡散領域
１０４、１０５及びバックゲート電圧印加用のＰ+ 拡散
領域１０６と、基板１０１に形成されたＰ+ 拡散領域１
１０と、ＰＭＯＳトランジスタのゲート１１２とを共に
接続し、これを並列キャパシタの第２共通電極として、
接地電圧ＶSSを印加する。こうしてＮＭＯＳキャパシタ
とＰＭＯＳキャパシタが並列に接続されたキャパシタ構
造となる。
【００２７】一方、図９においてはＰＭＯＳキャパシタ
とＮＭＯＳキャパシタとを直列に接続し、それぞれのゲ
ートにクロックを印加する必要がある場合の構成を示し
ている。同図に示すように、ＮＭＯＳ及びＰＭＯＳトラ
ンジスタのゲートに共通にクロックを供給し、Ｐウェル
に形成されたすべての拡散領域を共通に接地させ、Ｎウ
ェルに形成されたすべての拡散領域に電源電圧を供給し
ている。もちろん以上の構成以外にも他の実施例が可能
である。
とＮＭＯＳキャパシタとを直列に接続し、それぞれのゲ
ートにクロックを印加する必要がある場合の構成を示し
ている。同図に示すように、ＮＭＯＳ及びＰＭＯＳトラ
ンジスタのゲートに共通にクロックを供給し、Ｐウェル
に形成されたすべての拡散領域を共通に接地させ、Ｎウ
ェルに形成されたすべての拡散領域に電源電圧を供給し
ている。もちろん以上の構成以外にも他の実施例が可能
である。
【００２８】図１０〜図１４は本発明による３重ウェル
の製造工程を示す。なお、図面の簡略化のために基板の
一部のみを例示する。まず、Ｐ形のシリコン単結晶基板
１上に酸化膜２と窒化膜３を順次に形成する（図１
０）。次に、第１フォトレジストパターン４を形成した
後、窒化膜３と酸化膜２を選択的に蝕刻して、Ｎウェル
を形成するための開口部５を形成し砒素や燐などの５族
不純物をイオン注入する（図１１）。次に、露出した基
板の表面を湿式酸化すると同時に注入されたイオン不純
物を拡散させＮウェル７を形成する。この湿式酸化によ
り露出した基板表面には厚い酸化膜６が形成される（図
１２）。次に、厚い酸化膜６及び残った酸化膜２と窒化
膜３とを除去し、基板表面に薄いパッド酸化膜８を形成
した後、第２フォトレジストパターン９を形成し硼素な
どの３族不純物をイオン注入する（図１３）。Ｎウェル
７の外部及び内部にそれぞれＰウェル１０及び１１が形
成され、その後、前記ウェルに必要なトランジスタが形
成され、それに従ってバックゲート電圧（又は、ウェル
バイアス）のための接触拡散領域が形成される（図１
４）。
の製造工程を示す。なお、図面の簡略化のために基板の
一部のみを例示する。まず、Ｐ形のシリコン単結晶基板
１上に酸化膜２と窒化膜３を順次に形成する（図１
０）。次に、第１フォトレジストパターン４を形成した
後、窒化膜３と酸化膜２を選択的に蝕刻して、Ｎウェル
を形成するための開口部５を形成し砒素や燐などの５族
不純物をイオン注入する（図１１）。次に、露出した基
板の表面を湿式酸化すると同時に注入されたイオン不純
物を拡散させＮウェル７を形成する。この湿式酸化によ
り露出した基板表面には厚い酸化膜６が形成される（図
１２）。次に、厚い酸化膜６及び残った酸化膜２と窒化
膜３とを除去し、基板表面に薄いパッド酸化膜８を形成
した後、第２フォトレジストパターン９を形成し硼素な
どの３族不純物をイオン注入する（図１３）。Ｎウェル
７の外部及び内部にそれぞれＰウェル１０及び１１が形
成され、その後、前記ウェルに必要なトランジスタが形
成され、それに従ってバックゲート電圧（又は、ウェル
バイアス）のための接触拡散領域が形成される（図１
４）。
【００２９】図１５、図１６及び図１７は本発明に用い
られる負電圧ＶBBの発生回路、昇圧電圧ＶPPの発生回路
及び内部電圧ＶINT 発生回路の出力特性図である。図１
５及び図１６の各出力特性はＤＲＡＭ等で一般的に使用
される負電圧発生回路及び内部電圧発生回路のものであ
る。図１７の出力特性は「IEEE JSSC,Aug.1991,pp.117
1」に詳しく開示されているものである。
られる負電圧ＶBBの発生回路、昇圧電圧ＶPPの発生回路
及び内部電圧ＶINT 発生回路の出力特性図である。図１
５及び図１６の各出力特性はＤＲＡＭ等で一般的に使用
される負電圧発生回路及び内部電圧発生回路のものであ
る。図１７の出力特性は「IEEE JSSC,Aug.1991,pp.117
1」に詳しく開示されているものである。
【００３０】本発明の実施例においては基板がＰ形の場
合について説明したが、基板がＮ形であっても各導電形
を入れ換えることによって本発明を適用可能である。ま
た、本発明はＤＲＡＭに限らずＣＭＯＳ工程によって製
造されるすべての高集積素子に適用できる。
合について説明したが、基板がＮ形であっても各導電形
を入れ換えることによって本発明を適用可能である。ま
た、本発明はＤＲＡＭに限らずＣＭＯＳ工程によって製
造されるすべての高集積素子に適用できる。
【００３１】
【発明の効果】以上述べてきたように、本発明は、半導
体メモリ装置において電源を分離して供給した３重ウェ
ル構造とすることによって素子内の電源ノイズの干渉に
よる誤動作を防止し、それにより、素子の動作安定性と
信頼性を向上させるという効果がある。
体メモリ装置において電源を分離して供給した３重ウェ
ル構造とすることによって素子内の電源ノイズの干渉に
よる誤動作を防止し、それにより、素子の動作安定性と
信頼性を向上させるという効果がある。
【図１】本発明の実施例を示す半導体装置の一部断面
図。
図。
【図２】本発明によるウェルバイアスの印加状態の実施
例を示す半導体装置の一部断面図。
例を示す半導体装置の一部断面図。
【図３】本発明によるウェルバイアスの印加状態のその
他の実施例を示す半導体装置の一部断面図。
他の実施例を示す半導体装置の一部断面図。
【図４】本発明によるウェルバイアスの印加状態のさら
にその他の実施例を示す半導体装置の一部断面図。
にその他の実施例を示す半導体装置の一部断面図。
【図５】本発明によるメモリセルアレイ領域におけるウ
ェル形成状態及びウェルバイアス印加状態の実施例を示
す半導体装置の一部断面図。
ェル形成状態及びウェルバイアス印加状態の実施例を示
す半導体装置の一部断面図。
【図６】本発明による周辺回路領域におけるウェル形成
状態及びウェルバイアス印加状態の実施例を示す半導体
装置の一部断面図。
状態及びウェルバイアス印加状態の実施例を示す半導体
装置の一部断面図。
【図７】本発明による電源パッドのレイアウト図。
【図８】本発明によるＭＯＳキャパシタの実施例を示す
一部断面図。
一部断面図。
【図９】本発明によるＭＯＳキャパシタの他の実施例を
示す一部断面図。
示す一部断面図。
【図１０】本発明に用いられる３重ウェルを形成する際
の製造工程図。
の製造工程図。
【図１１】図１０で示す製造工程の次の製造工程図。
【図１２】図１１で示す製造工程の次の製造工程図。
【図１３】図１２で示す製造工程の次の製造工程図。
【図１４】図１３で示す製造工程の次の製造工程図。
【図１５】本発明に用いられる負電圧発生回路の電圧波
形を示す図。
形を示す図。
【図１６】本発明に用いられる昇圧電圧発生回路の電圧
波形を示す図。
波形を示す図。
【図１７】本発明による内部電圧発生回路の電圧波形を
示す図。
示す図。
【図１８】本発明の適用可能な一例として、６４Ｍｂｉ
ｔ ＤＲＡＭメモリ装置の概略的な構成を示すレイアウ
ト図。
ｔ ＤＲＡＭメモリ装置の概略的な構成を示すレイアウ
ト図。
【図１９】図１８のメモリセルアレイ領域におけるビッ
ト線系回路図。
ト線系回路図。
【図２０】図１８のローデコーダ／ワード線ドライバ領
域におけるローデコーダ／ワード線駆動クロック発生回
路図。
域におけるローデコーダ／ワード線駆動クロック発生回
路図。
【図２１】図１８の周辺回路領域におけるＴＴＬ入力バ
ッファの回路図。
ッファの回路図。
【図２２】図１８の周辺回路領域におけるデータ出力バ
ッファ／ドライバの回路図。
ッファ／ドライバの回路図。
【図２３】従来技術によるウェルバイアスの印加状態を
示す半導体装置の一部断面図。
示す半導体装置の一部断面図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 昔 容軾 大韓民国大邱直轄市西区坪里４洞1348番地 ４号金烏アパート１棟607号
Claims (22)
- 【請求項１】 第１導電形基板に形成される半導体装置
において、 第１導電形基板に形成され、第１のバイアスが供給され
る第２導電形の第１ウェルと、該第２導電形の第１ウェ
ル内に形成され、第２のバイアスが供給される第１導電
形のウェルと、該第１導電形のウェル内に形成され、前
記第２のバイアスに接する第２導電形の第２ウェルとを
備えていることを特徴とする半導体装。 - 【請求項２】 第１導電形基板に第３のバイアスが供給
される請求項１記載の半導体装置。 - 【請求項３】 第１導電形のウェル内に第２導電形のＭ
ＯＳトランジスタのアクティブ領域が形成されている請
求項２記載の半導体装置。 - 【請求項４】 第２導電形のウェルのうち、少なくとも
一つのウェルが第１導電形のＭＯＳトランジスタを備え
ている請求項３記載の半導体装置。 - 【請求項５】 第２導電形のウェルから隔離され、第１
導電形のＭＯＳトランジスタをもち、第４のバイアスが
供給される第２導電形の第３ウェルを備えている請求項
２記載の半導体装置。 - 【請求項６】 第１のバイアスは電源電圧より高い電圧
であり、第２のバイアスは負電圧であり、第３のバイア
スは接地電圧であり、第４のバイアスは電源電圧である
請求項５記載の半導体装置。 - 【請求項７】 第１のバイアスは電源電圧より低い内部
電圧であり、第２のバイアスは負電圧であり、第３のバ
イアスは接地電圧であり、第４のバイアスは電源電圧で
ある請求項５記載の半導体装置。 - 【請求項８】 第１導電形基板に集積され、メモリセル
アレイ領域と周辺回路領域とを有する半導体装置におい
て、 メモリセルアレイ領域の第１導電形基板に形成され、第
１導電形のＭＯＳトランジスタをもち、第１のバイアス
が供給される第２導電形の第１ウェルと、 該第２導電形の第１ウェル内に形成され、第２導電形の
ＭＯＳトランジスタをもち、第２のバイアスが供給され
る第１導電形の第１ウェルと、 周辺回路領域の第１導電形基板に形成され、第２導電形
のＭＯＳトランジスタをもち、第３のバイアスが供給さ
れる第１導電形の第２ウェルと、 周辺回路領域の第１導電形基板に、前記第１導電形の第
２ウェルから離隔されて形成され、第１導電形のＭＯＳ
トランジスタをもち、第１のバイアスが供給される第２
導電形の第２ウェルとを備えていることを特徴とする半
導体装置。 - 【請求項９】 第１導電形基板は、第３のバイアスに接
続される第１導電形の高濃度拡散領域を備えている請求
項８記載の半導体装置。 - 【請求項１０】 第１のバイアスは電源電圧であり、第
２のバイアスは負電圧であり、第３のバイアスは接地電
圧である請求項９記載の半導体装置。 - 【請求項１１】 第２のバイアスとなる負電圧を出力す
る負電圧発生回路を備えている請求項１０記載の半導体
装置。 - 【請求項１２】 第１導電形基板に集積され、メモリセ
ルアレイ領域と周辺回路領域とを有する半導体装置にお
いて、 メモリセルアレイ領域の第１導電形基板に形成され、第
１導電形のＭＯＳトランジスタをもち、第１のバイアス
が供給される第２導電形の第１ウェルと、 該第２導電形の第１ウェル内に形成され、第２導電形の
ＭＯＳトランジスタをもち、第２のバイアスが供給され
る第１導電形の第１ウェルと、 周辺回路領域の第１導電形基板に形成され、第２導電形
のＭＯＳトランジスタをもち、前記第２のバイアスが供
給される第１導電形の第２ウェルと、 周辺回路領域の第１導電形基板に、前記第１導電形の第
２ウェルから隔離されて形成され、第１導電形のＭＯＳ
トランジスタをもち、第３のバイアスが供給される第２
導電形の第２ウェルとを備えていることを特徴とする半
導体装置。 - 【請求項１３】 各ウェルから隔離され、第２のバイア
スに接続される第１導電形の高濃度拡散領域が第１導電
形基板に備えられている請求項１２記載の半導体装置。 - 【請求項１４】 第１のバイアスは電源電圧より高い電
圧であり、第２のバイアスは接地電圧であり、第３のバ
イアスは電源電圧である請求項１３記載の半導体装置。 - 【請求項１５】 第１のバイアスは電源電圧より高い電
圧であり、第２のバイアスは負電圧であり、第３のバイ
アスは電源電圧である請求項１２記載の半導体装置。 - 【請求項１６】 接地電圧に接続される第１導電形の高
濃度拡散領域が第１導電形基板に備えられている請求項
１５記載の半導体装置。 - 【請求項１７】 電源電圧より高い電圧を発生する電圧
昇圧回路を備えている請求項１４又は請求項１５のいず
れかに記載の半導体装置。 - 【請求項１８】 第１のバイアスは電源電圧より低い内
部電圧であり、第２のバイアスは負電圧であり、第３の
バイアスは電源電圧であることを特徴とする請求項１２
記載の半導体装置。 - 【請求項１９】 第１のバイアスは電源電圧より低い内
部電圧であり、第２のバイアスは負電圧であり、第３の
バイアスは電源電圧より低い内部電圧である請求項１２
記載の半導体装置。 - 【請求項２０】 電源電圧より低い内部電圧を出力する
内部電圧発生回路を備えている請求項１８又は請求項１
９のいずれかに記載の半導体装置。 - 【請求項２１】 一つの第１導電形基板に集積されてな
り、複数のワード線、ビット線、メモリセル、センスア
ンプ、ローデコーダ、及びワード線ドライバを有してな
るメモリセルアレイ領域と、ＴＴＬ入力バッファ及びデ
ータ出力ドライバを有してなる周辺回路領域とを備えた
半導体装置において、 メモリセルアレイ領域用の第１電源パッド群と、 周辺回路領域用の第２電源パッド群と、 ワード線用及びＴＴＬ入力バッファ用の第３電源パッド
群と、 データ出力ドライバ用の第４電源パッド群と、 メモリセルアレイ領域の第１導電形基板に形成され、少
なくとも第１導電形の第１ウェルを内部にもち、前記第
１電源パッド群に接続される第２導電形の第１ウェル
と、 周辺回路領域の第１導電形基板に形成され、少なくとも
第１導電形の第２ウェルを内部にもち、前記第２電源パ
ッド群に接続される第２導電形の第２ウェルと、 前記第１導電形の第１ウェル内に形成され、前記第３電
源パッド群に接続される第２導電形のＭＯＳトランジス
タと、 前記第１導電形の第２ウェル内に形成され、前記第４電
源パッド群に接続される第２導電形のＭＯＳトランジス
タとを備えていることを特徴とする半導体装置。 - 【請求項２２】 第１導電形基板と、該第１導電形基板
に形成される第２導電形のウェルと、該第２導電形のウ
ェル内に形成される第１導電形のウェルと、該第１導電
形のウェルに形成される第２導電形の第１ＭＯＳトラン
ジスタ及び第１導電形の第１の高濃度拡散領域と、前記
第２導電形のウェルに形成される第１導電形の第２ＭＯ
Ｓトランジスタ及び第２導電形の第２の高濃度拡散領域
と、前記第１導電形基板に形成される第１導電形の第３
の高濃度拡散領域とを備えた半導体装置であって、 第１ＭＯＳトランジスタのソース及びドレインと、第１
の高濃度拡散領域と、第２ＭＯＳトランジスタのゲート
と、第３の高濃度拡散領域とが共通に接続され、そし
て、第１ＭＯＳトランジスタのゲートと、第２ＭＯＳト
ランジスタのソース及びドレインと、第２の高濃度拡散
領域とが共通に接続されていることを特徴とする半導体
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920012438A KR940003026A (ko) | 1992-07-13 | 1992-07-13 | 트리플웰을 이용한 반도체장치 |
| KR1992P12438 | 1992-07-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685200A true JPH0685200A (ja) | 1994-03-25 |
Family
ID=19336233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5035615A Pending JPH0685200A (ja) | 1992-07-13 | 1993-02-24 | ３重ウェル構造を有する半導体装置 |
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| JP (1) | JPH0685200A (ja) |
| KR (1) | KR940003026A (ja) |
| DE (1) | DE4300826A1 (ja) |
| FR (1) | FR2693587A1 (ja) |
| GB (1) | GB2269049A (ja) |
| IT (1) | IT1271946B (ja) |
| TW (1) | TW210402B (ja) |
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-
1993
- 1993-01-05 TW TW082100028A patent/TW210402B/zh active
- 1993-01-14 DE DE4300826A patent/DE4300826A1/de not_active Withdrawn
- 1993-02-08 FR FR9301352A patent/FR2693587A1/fr not_active Withdrawn
- 1993-02-10 IT ITMI930230A patent/IT1271946B/it active IP Right Grant
- 1993-02-24 JP JP5035615A patent/JPH0685200A/ja active Pending
- 1993-03-08 GB GB9304655A patent/GB2269049A/en not_active Withdrawn
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