JP2000058675A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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Abstract
リの動作マージンを向上させる。 【解決手段】 SRAMのメモリセルを構成する駆動用
MIS・FETQd、転送用MIS・FETQtおよび
負荷抵抗用MIS・FETQLのVthをSRAM周辺
回路や論理回路の所定のMIS・FETのVthよりも
相対的かつ意識的に高くすべく、その所定のMIS・F
ETのVthを設定するための不純物導入工程とは別
に、駆動用MIS・FETQd、転送用MIS・FET
Qtおよび負荷抵抗用MIS・FETQLのVthを設
定するための不純物導入工程を導入した。
Description
置およびその製造技術に関し、特に、スタティックメモ
リ(SRAM;Static Random Access Memory )と論理
回路とを有する半導体集積回路装置に適用して有効な技
術に関するものである。
フロップ回路を用い、その双安定状態のそれぞれを情報
の“1”, “0”に対応させて記憶させるメモリであ
り、DRAM(Dynamic Random Access Memory)と異な
りリフレッシュ動作が不要なので使い易いという特徴が
ある。このフリップフロップ回路は、2個のインバータ
回路で構成され、一方のインバータ回路の出力が他方の
インバータ回路の入力に電気的に接続され、その他方の
インバータ回路の出力が一方のインバータ回路の入力に
電気的に接続されている。各インバータ回路は、情報の
記憶に寄与する駆動用トランジスタと、その駆動用トラ
ンジスタに電源電圧を供給する負荷素子とを有してい
る。また、このフリップフロップ回路は、一対のデータ
線間に挟まれて配置されており、そのフリップフロップ
回路と各々のデータ線との間には転送用トランジスタが
介在され、フリップフロップ回路とデータ線とを電気的
に接続したり、電気的に切り離したりする構造になって
いる。
上記メモリセルにおける負荷素子の違いにより、高抵抗
負荷形とCMIS(Complimentary Metal Insulator Se
miconductor )型との2種類に分けられる。高抵抗負荷
形は、負荷素子にポリシリコン抵抗を用いている。この
場合、その抵抗の占有面積が小さい上に、その抵抗を駆
動用トランジスタ等の上層に重ねて設けることができる
ので、メモリセル領域の全体面積を最も小さくでき大容
量化し易い。一方、CMIS型は、負荷素子にpチャネ
ル型のMIS・FETを用いており、消費電力が最も小
さい。また、CMIS型の場合でもメモリセル領域の全
体面積を縮小させるべく、駆動用トランジスタを構成す
るnチャネル形のMOS・FETの上層に、2層のポリ
シリコン層を設け、そのポリシリコン層によって負荷素
子用のpチャネル形のMOS・FETを構成する、いわ
ゆるTFT(Thin Film Transistor)構造のものもあ
る。
置については、例えば特開平8−167655号公報に
記載があり、製造プロセスを複雑にすることなく、高性
能な論理回路と高集積なフルCMOS型メモリセルアレ
イを同一チップ内に集積すべく、論理回路は、表面チャ
ネル型のnチャネルMOSFETとpチャネルMOSF
ETで構成し、メモリセルは、そのnチャネルMOSF
ETとpチャネルMOSFETのゲート電極を同一の導
電性として直接接続する構造が開示されている。
には、SRAMのトランスファトランジスタのしきい値
電圧を調整することについて開示されている。
Mを有する半導体集積回路装置技術においては、以下の
課題があることを本発明者は見出した。
路装置においては、高速化や低消費電力化または素子の
高集積化に伴って、そのメモリセルを構成する素子と、
それ以外の素子とで別々にしきい値電圧を設定する必要
が生じることについて充分に考慮されておらず、その半
導体集積回路装置を製造上の容易性のみを考慮して製造
してしまうと、メモリ回路において従来顕在化されなか
った動作不良が生じるという課題である。例えばSRA
Mと論理回路とを同一半導体基板に設ける半導体集積回
路装置においては、論理回路およびSRAM周辺回路
(以下、論理回路等という)の高速化やその半導体集積
回路装置全体の低消費電力化または素子の高集積化が益
々進められている。その論理回路等の高速化を図るに
は、そのしきい値電圧を下げることが行われているが、
論理回路等の高速化や半導体集積回路装置の低消費電力
化が著しく進められていることを考慮せずに、製造上の
容易性等の観点のみを考慮して論理回路等とメモリ回路
とのしきい値電圧を同工程時に設定してしまうと、論理
回路等の動作速度の向上は図れるものの、メモリ回路に
おいてはメモリセルのノイズマージンが低下し、従来、
論理回路等とメモリ回路とのしきい値電圧を同工程時に
設定したとしても顕在化されなかったメモリ回路の動作
不良が生じることが本発明者の研究結果によって見出さ
れた。
集積回路装置のメモリの動作マージンを向上させること
のできる技術を提供することにある。
する半導体集積回路装置の消費電力を低減することので
きる技術を提供することにある。
有する半導体集積回路装置の書き込みマージンを向上さ
せることのできる技術を提供することにある。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
のメモリセルを構成する複数の第1の電界効果トランジ
スタと、それ以外の第2の電界効果トランジスタとを半
導体基板に設けている半導体集積回路装置であって、前
記複数の第1の電界効果トランジスタのうちの少なくと
も1つの第1の電界効果トランジスタのしきい値電圧
を、前記第2の電界効果トランジスタのしきい値電圧よ
りも相対的に高くしたものである。
方法は、SRAMのメモリセルを構成する複数の第1の
電界効果トランジスタと、それ以外の第2の電界効果ト
ランジスタとを半導体基板に形成する半導体集積回路装
置の製造方法であって、前記複数の第1の電界効果トラ
ンジスタのうちの少なくとも1つの第1の電界効果トラ
ンジスタのしきい値電圧を、前記第2の電界効果トラン
ジスタのしきい値電圧よりも相対的に高くすべく、前記
半導体基板において前記少なくとも1つの第1の電界効
果トランジスタの形成領域に第1の不純物を選択的に導
入する不純物導入工程を有するものである。
方法は、SRAMのメモリセルを構成する複数の第1の
電界効果トランジスタと、それ以外の第2の電界効果ト
ランジスタとを半導体基板に形成する半導体集積回路装
置の製造方法であって、前記複数の第1の電界効果トラ
ンジスタのうちの少なくとも1つの第1の電界効果トラ
ンジスタのしきい値電圧を、前記第2の電界効果トラン
ジスタのしきい値電圧よりも相対的に高くすべく、前記
半導体基板において、前記第2の電界効果トランジスタ
の形成領域に選択的に窒素を導入した後、前記半導体基
板上にゲート絶縁膜を形成する工程を有するものであ
る。
に基づいて詳細に説明する(なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する)。
導体集積回路装置の構造を説明するための説明図、図5
〜図17は図1の半導体集積回路装置の製造方法を説明
するための半導体集積回路装置の製造工程中における要
部断面図、図18は本実施の形態の効果を説明するため
の説明図、図19は本実施の形態の効果を説明すべく本
発明者が検討した技術の説明図、図20は本実施の形態
の効果を説明するための説明図である。
(以下、Vthと記す)が高いという意味は、チャネル
幅等のような寸法上の違いによるVthの上昇分以上に
意識的にVthを上昇させることを意味している。ま
た、本技術思想において、Vthは、単位チャネル幅当
たり(例えば1μm幅当たり)に1. 0μAの電流が流
れる時のゲート電圧を言う。
andom Access Memory )を構成するMIS・FET(Me
tal Insulator Semiconductor )と、それ以外のMIS
・FETとを同一半導体基板に設けている半導体集積回
路装置において、SRAMを構成するMIS・FET
と、それ以外のMIS・FETとでVthをそれぞれ別
々に設定するものである。これは、本発明者の以下のよ
うな検討結果によるものである。例えばSRAMと論理
回路等とを同一半導体基板に設けている半導体集積回路
装置の動作速度の高速化や低消費電力化(すなわち、低
電源電圧化)または素子の高集積化に伴いSRAMのメ
モリセルにおいてランダムビット不良が生じた。本発明
者は、その原因を調査した結果、当該不良の主原因とし
て、そのメモリセルの動作マージンが少ないという不良
モードを見い出した。そして、その原因をさらに調査し
た結果、当該半導体集積回路装置の動作速度の高速化や
低電源電圧化または素子の高集積化に伴って、今まで顕
在化されなかった課題が生じることを見出した。
て、その論理回路等の高速化を図るには、通常、そのV
thを下げることが行われているが、論理回路等の高速
化や半導体集積回路装置の低消費電力化または素子の高
集積化が著しく進められていることを考慮せずに、製造
上の容易性等の観点のみを考慮して論理回路等とメモリ
回路とのVthを同工程時に設定してしまうと、メモリ
セル領域のMIS・FETのVthも下がってしまい、
従来、論理回路等とメモリ回路とのVthを同工程時に
設定したとしても顕在化されなかった上記メモリでの動
作不良が生じてしまう。
(Local Oxidation of Silicon) 法による分離構造(Sh
allow Trench Isolation) に代えて溝型の埋め込み分離
構造を採用した場合には、MIS・FETが逆狭チャネ
ル特性を示しVthが低くなるが、それを考慮せずに上
述のように製造上の容易性等のみを考慮して論理回路等
とメモリ回路とのVthを同工程時に設定してしまう
と、メモリセル領域のMIS・FETのVthが大幅に
低下してしまい、今まで顕在化されなかった上記メモリ
での動作不良が生じてしまう。
波形であり、例えば6MIS・FET型のSRAMにお
けるメモリセルの一方のノードの印加電圧に対する他方
のノードの電圧をプロットし、重ね合わせた波形である
(トランスファカーブ)。このカーブの重なり部分がノ
イズに対するマージンを示し、その重なり部分の長さ
(45度方向の最長部分)をスタティックノイズマージ
ン(Static Noise Margin :SNMという)とする。そ
して、その重なりが大きい(すなわち、SNMが大き
い)ほどメモリが安定に動作することを示すが、上述の
ように論理回路等とメモリ回路とのVthを同工程時に
設定した場合で、特に、メモリセルの駆動用MIS・F
ETのVthが論理回路等におけるVthと同程度に低
くなる場合には、図27に示すように、SNMが小さ
く、メモリ動作が不安定となる。
の転送用MIS・FETおよび負荷抵抗用MIS・FE
Tのドレイン電流を測定した結果を示すグラフである。
これらの図から転送用MIS・FETにおいてはVth
が高過ぎても低過ぎても読み出し不良が生じ、また、負
荷抵抗用MIS・FETにおいてはVthが低過ぎると
書き込み不良が生じることが分かる。すなわち、本発明
者は、メモリセルの駆動用MIS・FETだけではな
く、動作環境や動作条件等によって転送用MIS・FE
Tや負荷抵抗用MIS・FETのVthも論理回路等の
MIS・FETのVthとは別に設定するほうが好まし
いことを見出した。
えばキャッシュメモリ用のSRAMを有するマイクロプ
ロセッサに適用した場合を例として、本実施の形態の半
導体集積回路装置の構造を説明する。
C内に設けられた主な回路ブロックが示されている。す
なわち、半導体チップ1Cには、例えば入出力回路I/
O、ロジック回路2A〜2C、キャッシュメモリ用のS
RAM、位相同期ループ回路PLL(Phase Locked Loo
p )およびクロックパルス発生回路CPG(Clock Puls
e Generator )等が設けられている。なお、この半導体
集積回路装置の高電位側の電源電圧は、例えば2. 5V
以下である。また、この半導体集積回路装置を構成する
MIS・FETの最小のゲート長は、例えば0.25μm
程度である。また、高速性が要求されるMIS・FET
のVthは、例えば0.25V以下である。
ば図2に示すような6MIS・FET(Metal Insulato
r Semiconductor Field Effect Transistor )型のメモ
リセルMCが複数個配置されている。このメモリセルM
Cは、一対の相補性のデータ線DL1,DL2 (DL)
と、ワード線WLとの交差部近傍に配置され、一対の駆
動用MIS・FETQd1, Qd2(Qd;第1の電界効果
トランジスタ)と、一対の負荷抵抗用MIS・FETQ
L1, QL2(QL;第1の電界効果トランジスタ)と、一
対の転送用MIS・FETQt1, Qt2(Qt;第1の電
界効果トランジスタ)とを有している。なお、一対の相
補性のデータ線DL1,DL2 は、互いに反転された信号
が伝送される。
d2および一対の負荷抵抗用MIS・FETQL1, QL2
は、フリップフロップ回路を構成している。このフリッ
プフロップ回路は、1ビットの情報(“1”または
“0”)を記憶する記憶素子であり、その一端(負荷抵
抗用MIS・FETQL1, QL2側)は高電位側の電源V
ddと電気的に接続され、他端(駆動用MIS・FETQ
d1, Qd2側)は接地側の電源GNDと電気的に接続され
ている。なお、高電位側の電源Vddの電圧は、例えば
1. 8V程度、接地側の電源GNDの電圧は、例えば0
Vである。
Qt2は、フリップフロップ回路をデータ線DL1,DL2
に電気的に接続したり、切り離したりするためのスイッ
チング素子であり、それぞれフリップフロップ回路の入
出力端子(蓄積ノードN1,N2 )とデータ線DL1,DL
2 との間に介在されている。なお、一対の転送用MIS
・FETQt1, Qt2のゲート電極は、ワード線WLと電
気的に接続されている。
図3および図4に示す。なお、図4は平面的には図3と
同一平面位置を示しているが、断面的には図3の層より
も上層の第1層配線およびその上層の第2層配線を示し
ている。
(Si)単結晶からなる。半導体基板3には、後述する
pウエルおよびnウエルが形成されている。また、半導
体基板3の主面には分離部4が形成されている。この分
離部4に囲まれた活性領域には、転送用MIS・FET
Qt、駆動用MIS・FETQdおよび負荷抵抗用MI
S・FETQLが形成されている。このうち、転送用M
IS・FETQtおよび駆動用MIS・FETQdは、
例えばnチャネル型のMIS・FETで構成され、負荷
抵抗用MIS・FETQLは、例えばpチャネル型のM
IS・FETで構成されている。なお、図3中のnMI
Sはnチャネル型のMIS・FETの形成領域を示し、
pMISはpチャネル型のMIS・FETの形成領域を
示している。本実施の形態では、これら駆動用MIS・
FETQd、転送用MIS・FETQtおよび負荷抵抗
用MIS・FETQLの設計上のチャネル幅が、論理回
路やSRAM周辺回路を構成するMIS・FET(第2
の電界効果トランジスタ)の設計上のチャネル幅よりも
小さくなっている。なお、設計上とは、誤差を含むこと
を意味している。
領域5およびゲート電極6gt を有しており、駆動用M
IS・FETQdはn型の半導体領域5およびゲート電
極6gd を有しており、さらに、負荷抵抗用MIS・F
ETQLはp型の半導体領域7およびゲート電極6gL
を有している。
ETQtおよび駆動用MIS・FETQdのソース・ド
レインを形成する領域であり、上記pウエルに、例えば
リン(P)またはヒ素(As)が導入され形成されてい
る。このn型の半導体領域5の一方は転送用MIS・F
ETQtおよび駆動用MIS・FETQdの共有の領域
となっており、双方のMIS・FETを電気的に接続す
る配線としての機能を有している。転送用MIS・FE
TQtのn型の半導体領域5の他方は、データ線用の接
続孔8Aを通じてデータ線DL(図4参照)と電気的に
接続されている。このデータ線DLは、例えばアルミニ
ウムまたはアルミニウム−シリコン−銅合金等からな
り、第2配線層に形成されている。また、転送用MIS
・FETQtと駆動用MIS・FETQdとの共有のn
型の半導体領域5は、接続孔8Bを通じて、対となる他
の駆動用MIS・FETQdおよび負荷抵抗用MIS・
FETQLのゲート電極6gd,6gL と接続され、か
つ、第1層配線9L(図4参照)と電気的に接続されて
いる。この第1層配線9Lは、例えばアルミニウムまた
はアルミニウム−シリコン−銅合金等からなり、接続孔
8Cを通じて負荷抵抗用MIS・FETQLの一方のp
型の半導体領域7と電気的に接続されている。さらに、
駆動用MIS・FETQdのn型の半導体領域5の他方
は、接続孔8Dを通じて低電位側の電源GND(図2参
照)用の第1層配線9LG (図4参照)と電気的に接続
されている。また、負荷抵抗用MIS・FETQLの他
方のp型の半導体領域7は、接続孔8Eを通じて高電位
側の電源Vdd(図2参照)用の第1層配線9LV (図
4参照)と電気的に接続されている。
gt は、ワード線WLの一部で構成されており、図3の
横方向に延びる平面帯状のパターンで形成されている。
また、駆動用MIS・FETQdおよび負荷抵抗用MI
S・FETQLのゲート電極6gd,6gL は一体的なゲ
ートパターンの一部に形成されている。このゲートパタ
ーンは、その一部が、ゲート電極6gd,6gL 同士を繋
ぐゲートパターン部分に対して斜め方向に延び、全体的
に平面Y字状に形成されている。そのゲートパターンの
斜方延在部の端部は上記接続孔8Bを通じてn型の半導
体領域5および第1層配線9Lと電気的に接続されてお
り、配線としての機能を有している。そして、1つのメ
モリセルMCは、図3の横方向に隣接する2個のゲート
パターンを有している。これらゲート電極6gt,6gd,
6gL は、後述するゲート絶縁膜上に形成されており、
例えば低抵抗ポリシリコンの単体膜、低抵抗ポリシリコ
ン膜上にタングステンシリサイド等のようなシリサイド
層を設けた積層膜または低抵抗ポリシリコン膜上に窒化
チタンや窒化タングステン等を介してタングステン等の
ような金属膜を設けた積層膜で構成されている。
の製造方法の一例を図5〜図17によって説明する。な
お、図中のI/O・NMISは入出力回路形成用のnチ
ャネル型のMIS・FETの形成領域、I/O・PMI
Sは入出力回路形成用のpチャネル型のMIS・FET
の形成領域、論理NMISは論理回路用のnチャネル型
のMIS・FETの形成領域および論理PMISは論理
回路用のpチャネル型のMIS・FETの形成領域を意
味している。また、図5〜図17のメモリセル領域には
駆動用MIS・FETおよび負荷抵抗用MIS・FET
の形成領域が例示されている。
抵抗が10Ωcm程度の半導体基板(この段階では半導体
ウエハ)3を800℃程度でウェット酸化してその表面
に膜厚10nm程度の薄い酸化シリコン膜10を形成した
後、その上にCVD(Chemical Vapor Deposition )法
で膜厚200nm程度の窒化シリコン膜11を堆積する。
酸化シリコン膜10は、後の工程で素子分離溝の内部に
埋め込まれる酸化シリコン膜をシンタリング(焼き締
め)するときなどに半導体基板3に加わるストレスを緩
和するために形成される。窒化シリコン膜11は酸化さ
れ難い性質を持つので、その下部(活性領域)の基板表
面の酸化を防止するマスクとして利用される。
窒化シリコン膜11、酸化シリコン膜10および半導体
基板3をドライエッチングすることにより、素子分離領
域の半導体基板3に深さ300〜400nm程度の分離溝
4aを形成する。分離溝4aを形成するには、フォトレ
ジスト膜をマスクにして窒化シリコン膜11をドライエ
ッチングし、次いでフォトレジスト膜を除去した後、パ
ターニングされた窒化シリコン膜11をマスクにして酸
化シリコン膜10および半導体基板3をドライエッチン
グしても良い。
のメモリセルを構成する駆動用MIS・FET、転送用
MIS・FETおよび負荷抵抗用MIS・FETのVt
hをSRAM周辺回路や論理回路の所定のMIS・FE
TのVthよりも相対的かつ意識的に高くすべく、以下
の処理を行う(以下、第1の処理という)。
除去した後、駆動用MIS・FETおよび転送用MIS
・FETのVthを相対的かつ意識的に高くすべく、図
6に示すように、半導体基板3上に駆動用MIS・FE
TQdの形成領域および転送用MIS・FETQtの形
成領域が露出され、それ以外の領域が被覆されるような
フォトレジストパターン12Aを形成する。なお、図6
は図3と同じメモリセル領域を示すものである。この図
6の段階では未だ素子等は形成されていないが、フォト
レジストパターン12Aの形成位置関係を分かり易くす
るため図示してある。また、図6においては図面を見易
くするためフォトレジストパターン12Aにハッチング
を付す。また、フォトレジストパターン12Aのパター
ン形状は、これに限定されるものではなく、例えば駆動
用MIS・FETQdおよび転送用MIS・FETQt
の形成領域と、半導体基板3に形成するnチャネル型の
MIS・FETであって特にソース・ドレイン間のリー
ク電流を抑制することが必要とされるMIS・FETの
形成領域とが露出され、それ以外の領域が被覆されるよ
うなパターン形状に形成しても良い。
マスクとして、例えば2フッ化ホウ素(BF2 )を半導
体基板3にイオン打ち込みする。この際の条件は、特に
限定されるものではないが、例えば次の通りである。す
なわち、イオン打ち込みエネルギーは、40keV程
度、ドーズ量は、1×1012/cm2 程度、イオン打ち
込み角度は、10度程度である。イオン打ち込み角度を
つけている理由は、不純物イオンを分離溝4aの側面に
も導入することで、活性領域全体においてVthを上昇
させるためである。なお、イオン打ち込み角度とは、半
導体基板3の主面に対する不純物イオンの入射角度であ
る。
除去した後、負荷抵抗用MIS・FETQLのVthを
相対的かつ意識的に高くすべく、図7に示すように、半
導体基板3上に負荷抵抗用MIS・FETQLの形成領
域が露出され、それ以外の領域が被覆されるようなフォ
トレジストパターン12Bを形成する。なお、図7も図
3と同じメモリセル領域を示すものであり、この段階で
は未だ素子等は形成されていないが、フォトレジストパ
ターン12Bの形成位置関係を分かり易くするため図示
してある。また、図7においても図面を見易くするため
フォトレジストパターン12Bにハッチングを付す。ま
た、フォトレジストパターン12Bのパターン形状は、
これに限定されるものではなく、例えば負荷抵抗用MI
S・FETQLの形成領域と、半導体基板3に形成する
pチャネル型のMIS・FETであって特にソース・ド
レイン間のリーク電流を抑制することが必要とされるM
IS・FETの形成領域とが露出され、それ以外の領域
が被覆されるようなパターン形状に形成しても良い。
マスクとして、例えばリン(P)を半導体基板にイオン
打ち込みする。この際の条件は、特に限定されるもので
はないが、上記した駆動用MIS・FETQdのVth
を相対的かつ意識的に上昇させるための不純物導入条件
と同じで良い。その後、フォトレジストパターン12B
を除去する。
Qd等のVthを上昇させるための不純物導入工程と、
負荷抵抗用MIS・FETQLのVthを上昇させるた
めの不純物導入工程との順序は逆でも良い。
駆動用MIS・FETQd、転送用MIS・FETQt
および負荷抵抗用MIS・FETQLのVthを相対的
かつ意識的に上昇させる。
グで分離溝4aの内壁に生じたダメージ層を除去するた
めに、半導体基板3を1000℃程度でドライ酸化して
分離溝4aの内壁に膜厚30nm程度の薄い酸化シリコン
膜を形成する。続いて、図8に示すように、半導体基板
3上に膜厚400nm程度の酸化シリコン膜13を堆積し
た後、半導体基板3をウェット酸化することにより、分
離溝4aに埋め込んだ酸化シリコン膜13の膜質を改善
するためのシンタリング(焼き締め)を行う。この酸化
シリコン膜13は、例えばオゾン(O3 )とテトラエト
キシシラン(TEOS)とをソースガスに用いたプラズ
マCVD法で堆積する。
CVD法で膜厚200nm程度の窒化シリコン膜を堆積し
た後、フォトレジスト膜をマスクにして窒化シリコン膜
をドライエッチングすることにより、例えばメモリアレ
イと周辺回路の境界部のように、相対的に広い面積の分
離溝4aの上部のみに窒化シリコン膜14を残す。分離
溝4aの上部に残った窒化シリコン膜14は、次の工程
で酸化シリコン膜13を化学的機械研磨(Chemical Mech
anical Polishing; CMP) 法で研磨して平坦化する
際、相対的に広い面積の分離溝4aの内部の酸化シリコ
ン膜13が相対的に狭い面積の分離溝4aの内部の酸化
シリコン膜13に比べて深く研磨される現象(ディッシ
ング;dishing )を防止するために形成される。
グ用のフォトレジスト膜を除去した後、窒化シリコン膜
11, 14をストッパに用いたCMP法で酸化シリコン
膜13を研磨して分離溝4aの内部に残すことにより分
離部4を形成する。本実施の形態では、分離部4の構造
として溝型の分離構造を採用しているので通常ならば逆
狭チャネル特性によりメモリセルを構成するMIS・F
ETのVthが低下してしまうはずであるが、上記第1
の処理または後述するようなメモリセルを構成するMI
S・FETのVthを相対的かつ意識的に上昇させるた
めの処理を施しているので、そのような問題も生じな
い。
し、半導体基板3に対してプレ酸化処理を施し、厚さ1
0nm程度のゲート絶縁膜を半導体基板3上に形成す
る。その後、図9に示すように、半導体基板3の主面上
に、埋込領域が露出され、それ以外の領域が被覆される
ようなフォトレジストパターン12Cを形成した後、半
導体基板3にn型の埋込領域15を形成すべく、そのフ
ォトレジストパターン12Cをマスクとして、例えばリ
ンを半導体基板3にイオン打ち込みする。なお、この段
階では不純物の活性化等のための熱処理を半導体基板3
に施していないのでn型の埋込領域15は形成されてい
ないが、説明を分かり易くするために図示する。
Cを除去した後、半導体基板3の主面上に、全領域にお
けるnウエル領域が露出され、それ以外の領域が被覆さ
れるようなフォトレジストパターンを形成する。続い
て、そのフォトレジストパターンをマスクとして、半導
体基板3に、例えばリンをイオン打ち込みする。ここで
は、少なくともnウエル16NWを形成するための上記
不純物の導入工程と、メモリセル領域以外のnウエル1
6NWに形成されるMIS・FETのVthを設定する
ための上記不純物の導入工程との2種の不純物導入工程
をそれぞれ別々に行う。その後、そのフォトレジストパ
ターンを除去する。
3の主面上に、全領域におけるpウエル領域が露出さ
れ、それ以外の領域が被覆されるようなフォトレジスト
パターン12Dを形成する。続いて、そのフォトレジス
トパターン12Dをマスクとして、半導体基板3に、例
えばホウ素または2フッ化ホウ素をイオン打ち込みす
る。ここでは、少なくともpウエル16PWを形成する
ための上記不純物の導入工程と、メモリセル領域以外の
pウエル16PWに形成されるMIS・FETのVth
を設定するための上記不純物の導入工程との2種の不純
物導入工程をそれぞれ別々に行う。その後、そのフォト
レジストパターン12Dを除去する。
後、上記した第1の処理に代えて、上記駆動用MIS・
FET、転送用MIS・FETおよび負荷抵抗用MIS
・FETのVthを、SRAM周辺回路や論理回路の所
定のMIS・FETのVthよりも相対的かつ意識的に
高くすべく、以下の処理を行っても良い(以下、第2の
処理という)。
MIS・FETのVthを相対的かつ意識的に高くすべ
く、上記図6に示したフォトレジストパターン12A
(またはその変形例のフォトレジストパターン)を形成
する。なお、この段階においても素子等は形成されてい
ないが、フォトレジストパターン12Aの形成位置関係
を分かり易くするため図示する。
Aをマスクとして、例えば2フッ化ホウ素(BF2 )を
半導体基板3にイオン打ち込みする。この際の条件は、
特に限定されるものではないが、例えば次の通りであ
る。すなわち、イオン打ち込みエネルギーは、60ke
V程度、ドーズ量は、3×1012/cm2 程度、イオン
打ち込み角度は、90度(すなわち、半導体基板3の主
面に対して垂直)程度である。
除去した後、負荷抵抗用MIS・FETQLのVthを
相対的かつ意識的に高くすべく、上記図7に示したフォ
トレジストパターン12B(またはその変形例)を形成
する。なお、この段階においても素子等は形成されてい
ないが、フォトレジストパターン12Bの形成位置関係
を分かり易くするため図示する。
マスクとして、例えばリン(P)を半導体基板3にイオ
ン打ち込みする。この際の条件は、特に限定されるもの
ではないが、イオン打ち込みエネルギーが、例えば40
keV程度である他は、この第2の処理における上記駆
動用MIS・FETQt等のVthを上昇させるための
不純物導入条件と同じで良い。
FETQd等におけるVthを上昇させるための不純物
導入工程と、負荷抵抗用MIS・FETQLにおけるV
thを上昇させるための不純物導入工程との順序は逆で
も良い。
駆動用MIS・FETQd、転送用MIS・FETQt
および負荷抵抗用MIS・FETQLのVthを相対的
かつ意識的に上昇させる。
に対して熱処理を施すことにより、半導体基板3に導入
した不純物の活性化等を行い、半導体基板3にnウエル
16NW、pウエル16PWおよびn型の埋込領域15
を形成する。
るが、本実施の形態においては、そのゲート絶縁膜の形
成工程に先立って、上記駆動用MIS・FET、転送用
MIS・FETおよび負荷抵抗用MIS・FETのVt
hを、SRAM周辺回路や論理回路の所定のMIS・F
ETのVthよりも相対的かつ意識的に高くすべく、上
記した第1の処理または第2の処理に代えて以下の処理
を行っても良い(以下、第3の処理という)。
よび論理回路領域において、動作速度の高速化が要求さ
れるMIS・FETの形成領域が露出され、かつ、メモ
リセル領域の全領域、周辺回路領域および論理回路領域
においてソース・ドレイン間のリーク電流を抑えること
が要求されるMIS・FETの形成領域が被覆されるよ
うなフォトレジストパターンを形成する。
スクとして、例えば窒素(N)を半導体基板3にイオン
打ち込みする。この際の条件は、特に限定されるもので
はないが、例えば次の通りである。すなわち、イオン打
ち込みエネルギーは、5keV程度、ドーズ量は、4×
1014/cm2 程度、イオン打ち込み角度は、90度程
度である。
用MIS・FET、転送用MIS・FETおよび負荷抵
抗用MIS・FETのVthを相対的かつ意識的に高く
設定することが可能となっている。これは、次の理由か
らである。すなわち、ゲート絶縁膜に窒素が含有される
とMIS・FETのVthが下がるからである。また、
窒素が導入された領域ではゲート絶縁膜が窒化し耐酸化
性が増す結果、窒素を導入しなかった領域のゲート絶縁
膜よりも薄くなるので、その面からも窒素を導入した領
域に形成されたゲート絶縁膜を持つMIS・FETの方
が、そうしなかった領域に形成されたゲート絶縁膜を持
つMIS・FETよりもVthを相対的に低くできる。
縁膜と半導体基板3との界面に窒素が偏析される結果、
ゲート絶縁膜の信頼性を向上できるという効果も得られ
る。これは、ゲート絶縁膜が薄くなると、半導体基板3
との熱膨張係数差に起因してゲート絶縁膜と半導体基板
3との接触界面に生じる歪みが顕在化し、ホットキャリ
アの発生を誘発することが知られているが、半導体基板
3との界面に偏析した窒素はこの歪みを緩和するからで
ある。なお、メモリセル領域では、ホットキャリアの問
題が生じ難いので、メモリセル領域に窒素を導入しなく
とも特に不具合は生じない。
や第2の処理に置き換えて上記第3の処理を行う場合に
ついて説明したが、これに限定されるものではなく、こ
の第3の処理については、第1の処理または第2の処理
と組み合わせて行っても良い。
うなゲート絶縁膜の形成工程に移行する。
IS・FETのゲート絶縁膜を形成するための酸化処理
を施し、半導体基板3の主面上に、例えば厚さ9nm以
上の相対的に最も厚いゲート絶縁膜を形成する。続い
て、そのゲート絶縁膜上に、高耐圧MIS・FETの形
成領域が被覆され、それ以外の領域が露出されるような
フォトレジストパターンを形成した後、そのフォトレジ
ストパターンから露出する厚いゲート絶縁膜を除去し、
さらにそのフォトレジストパターンを除去する。
外のMIS・FETにおけるゲート絶縁膜の形成工程に
移行するが、本実施の形態においては、上記駆動用MI
S・FET、転送用MIS・FETおよび負荷抵抗用M
IS・FETのVthを、SRAM周辺回路や論理回路
の所定のMIS・FETのVthよりも相対的かつ意識
的に高くすべく、上記した第1の処理、第2の処理また
は第3の処理に加えて、以下の処理を行っても良い(以
下、第4の処理という)。
Tおよびソース・ドレイン間のリーク電流の抑制が要求
されるMIS・FETのゲート絶縁膜を形成するための
酸化処理を施し、半導体基板3の主面上に、例えば厚さ
5nm程度の相対的に中位程度の厚さのゲート絶縁膜を
形成する。このゲート絶縁膜の厚さは、周辺回路領域お
よび論理回路領域において、動作速度の高速化が要求さ
れるMIS・FETの形成領域に形成するゲート絶縁膜
の厚さよりも厚くなるようにする。これにより、メモリ
セルを構成するMIS・FETおよび上記リーク電流の
抑制が要求されるMIS・FETにおけるVthを相対
的かつ意識的に高くすることが可能となる。
膜上に、メモリセル領域の全領域、周辺回路領域および
論理回路領域において上記リーク電流の抑制が要求され
るMIS・FETの形成領域が被覆され、かつ、それ以
外の領域が露出されるようなフォトレジストパターンを
形成した後、そのフォトレジストパターンから露出する
中位程度の厚さのゲート絶縁膜を除去し、さらにそのフ
ォトレジストパターンを除去する。
が要求されるMIS・FETのゲート絶縁膜を形成する
ための酸化処理を施し、半導体基板3の主面上に、例え
ば厚さが5nmより薄い相対的に最も薄いゲート絶縁膜
を形成する。
して形成されたゲート酸化膜17および分離部4の上面
が覆われるように半導体基板3上にゲート電極形成用の
導体膜18をCVD法等によって形成する。この導体膜
18は、例えば低抵抗ポリシリコンの単体膜、低抵抗ポ
リシリコン上にタングステンシリサイド膜を被着してな
る積層膜または低抵抗ポリシリコン上に窒化タングステ
ンや窒化チタン等のようなバリア金属膜を介してタング
ステン等のような金属膜を被着した積層膜等からなる。
なお、上記バリア金属膜は、高温熱処理時にタングステ
ン膜とポリシリコン膜とが反応して両者の界面に高抵抗
のシリサイド層が形成されるのを防止するバリア層とし
て機能する。
領域におけるnチャネル型のMIS・FETの形成領域
が露出され、それ以外が被覆されるようなフォトレジス
トパターン12Eを導体膜18上に形成した後、それを
マスクとして導体膜18に、例えばリンをイオン打ち込
みする。その後、フォトレジストパターン12Eを除去
した後、導体膜18上に、例えば酸化シリコンまたは窒
化シリコンからなるキャップ用絶縁膜をCVD法等によ
って被着する。
トパターンをマスクとしてドライエッチング法等によっ
てパターニングした後、そのフォトレジストパターンを
除去し、パターニングされたキャップ用絶縁膜をマスク
として導体膜18をパターニングし、さらにキャップ用
絶縁膜19を除去して図12に示すようにゲート電極6
gを形成する。また、キャップ用絶縁膜および導体膜1
8を1度のフォトリソグラフィ技術およびドライエッチ
ング技術によってパターニングすることによりゲート電
極6g(6gd,6gL )およびキャップ用絶縁膜を形成
しても良い。この場合はゲート電極6g上にキャップ用
絶縁膜が残される。このゲート電極6gのうちの最小の
ゲート長は、MIS・FETの短チャネル効果を抑制し
て、Vthを一定値以上に確保できる許容範囲内の最小
寸法(例えば0. 24μm)で設定される。
ストパターンをマスクとしてpウエル16PWに、例え
ばリン(P)をイオン打ち込みしてゲート電極6gの両
側のpウエル16PWにn- 型の半導体領域5aを形成
する。なお、この段階では活性化等のための熱処理を施
していないのでn- 型の半導体領域5aは形成されてい
ないが、説明を分かり易くするため図示する。
去した後、新たに形成したフォトレジストパターン12
Fをマスクとして、nウエル16NWに、例えばホウ素
(B)をイオン打ち込みしてゲート電極6gの両側のn
ウエル16NWにp- 型の半導体領域7aを形成する。
なお、この段階では活性化等のための熱処理を施してい
ないのでp- 型の半導体領域7aは形成されていない
が、説明を分かり易くするため図示する。
除去した後、半導体基板3に導入した不純物の活性化等
のための熱処理を施した後、図14に示すように、半導
体基板3上にCVD法で膜厚50nm程度の窒化シリコン
膜を堆積した後、その窒化シリコン膜を異方性エッチン
グすることにより、ゲート電極6gの側壁にサイドウォ
ールスペーサ19を形成する。このエッチングは、ゲー
ト絶縁膜17や分離部4に埋め込まれた酸化シリコン膜
の削れ量を最少とするために、酸化シリコン膜に対する
窒化シリコン膜のエッチングレートが大きくなるような
エッチングガスを使用して行う。また、ゲート電極6g
上に窒化シリコン膜からなるキャップ用絶縁膜を形成し
た場合にもその削れ量を最少とするために、オーバーエ
ッチング量を必要最小限にとどめるようにする。
として、pウエル16PWに、例えばヒ素(As)をイ
オン打ち込みしてnチャネル型のMIS・FETのn+
型の半導体領域5bを形成する。なお、この段階では活
性化等のための熱処理を施していないのでn+ 型の半導
体領域5bは形成されていないが、説明を分かり易くす
るため図示する。また、図3等で示したn型の半導体領
域5は、n- 型の半導体領域5aとn+ 型の半導体領域
5bとで構成される。
去した後、新たに形成されたフォトレジストパターン1
2Gをマスクとして、nウエル16NWに、例えばホウ
素(B)をイオン打ち込みしてpチャネル型のMIS・
FETのp+ 型の半導体領域7bを形成する。なお、こ
の段階では活性化等のための熱処理を施していないので
p+ 型の半導体領域7bは形成されていないが、説明を
分かり易くするため図示する。また、図3等で示したp
型の半導体領域7は、p- 型の半導体領域7aとp+ 型
の半導体領域7bとで構成される。
除去した後、半導体基板3に不純物活性化のための熱処
理を施すことにより、pチャネル型のMISFETQ
p, QLおよびnチャネル型のMISFETQn, Qd
が形成される。
タン(TiN)またはコバルト(Co)等のような導体
膜をスパッタリング法等によって被着した後、熱処理を
施すことにより、図15に示すように、その導体膜と半
導体基板3およびゲート電極6gとの接触界面にシリサ
イド層20を形成する。続いて、シリサイド化されなか
った導体膜をエッチング除去した後、再び熱処理を施
す。
リコン膜等からなる絶縁膜21aをCVD法等によって
被着した後、その上に、例えばPSG(Phosho Silicat
e Glass )等からなる絶縁膜21bをCVD法等によっ
て被着し、さらに、その上に、例えば酸化シリコンから
なる絶縁膜21cを被着する。続いて、その絶縁膜21
cの上面をCMP法によって平坦化した後、絶縁膜21
a〜21cの一部に接続孔8を穿孔する。その後、半導
体基板3上に、例えばチタン、窒化チタンおよびタング
ステンを下層から順に被着した後、これをCMP法によ
ってエッチバックすることにより、接続孔8内に導体膜
22を埋め込み形成する。
ン、アルミニウムまたはアルミニウム合金、チタンおよ
び窒化チタンを下層から順に被着した後、これをフォト
リソグラフィ技術およびドライエッチング技術によって
パターニングすることにより第1層配線9Lを形成す
る。続いて、図17に示すように、上記第1層配線9L
と同様にして第2層配線23Lおよび第3層配線24L
を形成する。なお、符号の21d, 21eは、例えば酸
化シリコンからなる絶縁膜を示している。これ以降は、
通常の半導体集積回路装置の製造方法を適用して、キャ
ッシュメモリ用のSRAMを内蔵するマイクロプロセッ
サを製造する。
0によって説明する。
を構成するMIS・FETのVthを相対的かつ意識的
に上昇させた場合のトランスファカーブを示し、図19
はそのVthを上昇させなかった場合のトランスファカ
ーブを示している。また、図20は駆動用MIS・FE
TのVthに対するSNMを示す。
を比較することで分かるように本実施の形態によれば、
SNMを大幅に向上させることが可能となる。特に、図
18〜図20で分かるように、駆動用MIS・FETQ
dのVthを上昇させるべく第1の処理または第2の処
理を施すと、SNMは急激に大きくなり、メモリセルの
動作マージンを充分確保できることが分かる。
下の効果が得られる。
において、SRAMのメモリセルを構成する駆動用MI
S・FET、転送用MIS・FETおよび負荷抵抗用M
IS・FETのVthを相対的かつ意識的に上昇させた
ことにより、そのマイクロプロセッサの動作速度の向
上、電源電圧の低下(すなわち、消費電力の低減)およ
び溝型の分離構造を採用したことによる素子集積度の向
上を実現しつつ、SRAMのSNMを向上させることが
可能となる。
におけるメモリの読み出し不良や書き込み不良の発生率
を低減させることが可能となる。
で、かつ、低消費電力で高速動作が可能なSRAM内蔵
型のマイクロプロセッサの動作信頼性を向上させること
が可能となる。
施の形態である半導体集積回路装置の製造工程中におけ
る要部平面図である。
メモリセルを構成する全てのMIS・FETのVthを
相対的かつ意識的に上昇させた場合について説明した
が、これに限定されるものではなく、SRAMのメモリ
セルの所定のMIS・FETのVthを相対的かつ意識
的に上昇させても良い。
あり、例えば転送用MIS・FETのVthを相対的か
つ意識的に上昇させたい場合には、前記実施の形態1で
説明した前記第1の処理または第2の処理に際し、図6
に示したフォトレジストパターン12Aに代えて、図2
1に示すように、転送用MIS・FETの形成領域が露
出され、それ以外の領域が被覆されるようなフォトレジ
ストパターン12A2を半導体基板3上に形成すれば良
い。なお、図21は図3や図6等と同じメモリセル領域
を示すものであり、上述の説明と同じくフォトレジスト
パターン12A2 の形成位置関係を分かり易くするため
素子等も図示してある。また、図21においても図面を
見易くするためフォトレジストパターン12A2 にハッ
チングを付す。さらに、フォトレジストパターン12A
2 のパターン形状は、これに限定されるものではなく、
例えば転送用MIS・FETQtの形成領域と、半導体
基板3に形成するnチャネル型のMIS・FETであっ
て特にソース・ドレイン間のリーク電流を抑制すること
が必要とされるMIS・FETの形成領域とが露出さ
れ、それ以外の領域が被覆されるようなパターン形状に
形成しても良い。
に、SRAM内蔵型のマイクロプロセッサの動作速度の
向上、電源電圧の低下(すなわち、消費電力の低減)お
よび素子集積度の向上を実現しつつ、メモリの読み出し
不良の発生率を低減させることが可能となる。したがっ
て、小型・高機能で、かつ、低消費電力で高速動作が可
能なSRAM内蔵型のマイクロプロセッサの動作信頼性
を向上させることが可能となる。
施の形態である半導体集積回路装置の製造工程中におけ
る要部平面図である。
TのVthを相対的かつ意識的に上昇させたい場合であ
り、この場合には、前記実施の形態1で説明した前記第
1の処理または第2の処理に際し、フォトレジストパタ
ーン12A(図6参照)に代えて、図22に示すよう
に、駆動用MIS・FETの形成領域が露出され、それ
以外の領域が被覆されるようなフォトレジストパターン
12A3 を半導体基板3上に形成すれば良い。なお、図
22も図3や図6等と同じメモリセル領域を示すもので
あり、上述の説明と同じく、フォトレジストパターン1
2A3 の形成位置関係を分かり易くするため素子等も図
示してある。また、図22においても図面を見易くする
ためフォトレジストパターン12A3 にハッチングを付
す。さらに、フォトレジストパターン12A3 のパター
ン形状は、これに限定されるものではなく、例えば駆動
用MIS・FETQdの形成領域と、半導体基板3に形
成するnチャネル型のMIS・FETであって特にソー
ス・ドレイン間のリーク電流を抑制することが必要とさ
れるMIS・FETの形成領域とが露出され、それ以外
の領域が被覆されるようなパターン形状に形成しても良
い。
M内蔵型のマイクロプロセッサの動作速度の向上、電源
電圧の低下(すなわち、消費電力の低減)および素子集
積度の向上を実現しつつ、SRAMのSNMを向上させ
ることが可能となる。したがって、低消費電力で高速動
作が可能なSRAM内蔵型のマイクロプロセッサの動作
信頼性を向上させることが可能となる。
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。
明した第3の処理の変形例を説明するものである。すな
わち、前記第3の処理では、窒素をイオン打ち込み法に
よって半導体基板に導入した場合について説明したが、
本実施の形態4では、熱処理雰囲気中に窒素ガスを混入
することでゲート絶縁膜と半導体基板との接触界面に窒
素を偏析させるものであり、その具体的な方法は次の通
りである。
の主面上に、例えば酸化シリコンからなるゲート絶縁膜
17を通常のゲート酸化処理によって形成した後、半導
体基板3の主面上に、メモリセル領域が被覆され、それ
以外の領域が露出されるようなフォトレジストパターン
12Hを形成し、それをエッチングマスクとして、そこ
から露出するゲート絶縁膜17を除去する。
除去し、図24に示すように、メモリセル領域のみにゲ
ート絶縁膜17を残す。その後、例えばNO(酸化窒
素)あるいはN2 O(亜酸化窒素)雰囲気中で半導体基
板3に対してゲート酸化処理を施すことにより、図25
に示すように、ゲート絶縁膜17(17a, 17b)を
形成する。これにより、ゲート絶縁膜17と半導体基板
3との界面に窒素を偏析させる(酸窒化処理)。
のゲート絶縁膜17aの方が、それ以外の領域のゲート
絶縁膜17bよりも厚くなるので、薄い側のゲート絶縁
膜17b中の窒素濃度の方が、厚い側のゲート絶縁膜1
7aの窒素濃度よりも相対的に高くなる。この結果、メ
モリセル領域に形成されるMIS・FETのVthの方
が、それ以外の領域に形成されたMIS・FETのVt
hよりも相対的かつ意識的に高くすることができる。こ
れ以降は、前記実施の形態1と同じなので説明を省略す
る。
実施の形態1と同様の効果を得ることが可能となる。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
体膜に限定されるものではなく種々変更可能であり、例
えばシリコン単結晶の半導体基板の表面に薄い(例えば
1μm以下の)エピタキシャル層を形成したエピタキシ
ャルウエハまたは絶縁層上に素子形成用の半導体層を設
けたSOI(Silicon On Insulator)ウエハを用いても
良い。
なされた発明をその背景となった利用分野であるSRA
Mメモリセルを内蔵するマイクロプロセッサに適用した
場合について説明したが、それに限定されるものではな
く、例えばSRAM単体の半導体集積回路装置等に適用
できる。また、前記実施の形態では、6MIS・FET
型のSRAMセルを採用した場合について説明したが、
これに限定されるものではなく、例えば負荷抵抗素子に
ポリシリコン抵抗を用いる高抵抗負荷型のSRAMセル
や駆動用MIS・FETの上層に2層のポリシリコン層
を設け、そのポリシリコン層によって負荷抵抗素子用の
pチャネル形のMOS・FETを構成する、いわゆるT
FT構造のSRAMセルを採用しても良い。また、半導
体基板にSRAMや他の回路を構成するMIS・FET
およびバイポーラトランジスタを設ける半導体装置にも
適用できる。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
イクロプロセッサの動作速度の向上および電源電圧の低
下(すなわち、消費電力の低減)を実現しつつ、SRA
Mのスタティックノイズマージン(SNM)を向上させ
ることが可能となる。
イクロプロセッサにおけるメモリの読み出し不良や書き
込み不良の発生率を低減させることが可能となる。
速動作が可能なSRAM内蔵型のマイクロプロセッサの
動作信頼性を向上させることが可能となる。
置の回路ブロック構成を説明するための説明図である。
メモリセルの回路図である。
セル領域における要部平面図である。
セル領域における図3の上層の要部平面図である。
る要部断面図である。
程中における要部平面図である。
程中におけるSRAMのメモリセル領域の要部平面図で
ある。
程中における要部断面図である。
程中における要部断面図である。
工程中における要部断面図である。
造工程中における要部断面図である。
造工程中における要部断面図である。
造工程中における要部断面図である。
造工程中における要部断面図である。
造工程中における要部断面図である。
造工程中における要部断面図である。
造工程中における要部断面図である。
明図である。
く本発明者が比較のために検討した技術のSNM特性の
説明図である。
る駆動用電界効果トランジスタのしきい値電圧とSNM
との関係を示すグラフ図である。
路装置の製造工程中におけるSRAMのメモリセルの要
部平面図である。
集積回路装置の製造工程中におけるSRAMのメモリセ
ルの要部平面図である。
路装置の製造工程中における要部断面図である。
中における要部断面図である。
中における要部断面図である。
フ図である。
NM特性のグラフ図である。
RAMを構成する転送用電界効果トランジスタのドレイ
ン電流と負荷抵抗用電界効果トランジスタのドレイン電
流との関係を示すグラフ図である。
RAMを構成する転送用電界効果トランジスタのドレイ
ン電流と負荷抵抗用電界効果トランジスタのドレイン電
流との関係を示すグラフ図である。
ランジスタ) Qt1,Qt2 転送用MIS・FET(第1の電界効果ト
ランジスタ) QL1, QL2 負荷抵抗用MIS・FET(第1の電界効
果トランジスタ) Vdd 電源 GND 電源
Claims (20)
- 【請求項1】 SRAMのメモリセルを構成する複数の
第1の電界効果トランジスタと、それ以外の第2の電界
効果トランジスタとを半導体基板に設けている半導体集
積回路装置であって、前記複数の第1の電界効果トラン
ジスタのうちの少なくとも1つの第1の電界効果トラン
ジスタのしきい値電圧を、前記第2の電界効果トランジ
スタのしきい値電圧よりも相対的に高くしたことを特徴
とする半導体集積回路装置。 - 【請求項2】 SRAMのメモリセルを構成する駆動用
の電界効果トランジスタ、転送用の電界効果トランジス
タおよび負荷用の電界効果トランジスタと、それ以外の
電界効果トランジスタとを半導体基板に設けている半導
体集積回路装置であって、前記駆動用の電界効果トラン
ジスタ、転送用の電界効果トランジスタまたは負荷用の
電界効果トランジスタのいずれか2つまたは全てのしき
い値電圧を、前記それ以外の電界効果トランジスタのし
きい値電圧よりも相対的に高くしたことを特徴とする半
導体集積回路装置。 - 【請求項3】 SRAMのメモリセルを構成する駆動用
の電界効果トランジスタと、それ以外の電界効果トラン
ジスタとを半導体基板に設けている半導体集積回路装置
であって、前記駆動用の電界効果トランジスタのしきい
値電圧を、前記それ以外の電界効果トランジスタのしき
い値電圧よりも相対的に高くしたことを特徴とする半導
体集積回路装置。 - 【請求項4】 SRAMのメモリセルを構成する転送用
の電界効果トランジスタと、それ以外の電界効果トラン
ジスタとを半導体基板に設けている半導体集積回路装置
であって、前記転送用の電界効果トランジスタのゲート
絶縁膜の設計上の膜厚と、前記それ以外の電界効果トラ
ンジスタのゲート絶縁膜の設計上の膜厚とを同じにした
状態で、前記転送用の電界効果トランジスタのしきい値
電圧を、前記それ以外の電界効果トランジスタのしきい
値電圧よりも相対的に高くしたことを特徴とする半導体
集積回路装置。 - 【請求項5】 SRAMのメモリセルを構成する負荷用
の電界効果トランジスタと、それ以外の電界効果トラン
ジスタとを半導体基板に設けている半導体集積回路装置
であって、前記負荷用の電界効果トランジスタのしきい
値電圧を、前記それ以外の電界効果トランジスタのしき
い値電圧よりも相対的に高くしたことを特徴とする半導
体集積回路装置。 - 【請求項6】 請求項1記載の半導体集積回路装置にお
いて、その動作速度が100MHz以上であることを特
徴とする半導体集積回路装置。 - 【請求項7】 請求項1記載の半導体集積回路装置にお
いて、前記半導体基板に設けられた分離部が溝型構造で
あることを特徴とする半導体集積回路装置。 - 【請求項8】 請求項1記載の半導体集積回路装置にお
いて、前記少なくとも1つの第1の電界効果トランジス
タの設計上のチャネル幅が、前記第2の電界効果トラン
ジスタの設計上の最小チャネル幅よりも小さいことを特
徴とする半導体集積回路装置。 - 【請求項9】 SRAMのメモリセルを構成する複数の
第1の電界効果トランジスタと、それ以外の第2の電界
効果トランジスタとを半導体基板に形成する半導体集積
回路装置の製造方法であって、 前記複数の第1の電界効果トランジスタのうちの少なく
とも1つの第1の電界効果トランジスタのしきい値電圧
を、前記第2の電界効果トランジスタのしきい値電圧よ
りも相対的に高くすべく、前記半導体基板において前記
少なくとも1つの第1の電界効果トランジスタの形成領
域に第1の不純物を選択的に導入する不純物導入工程を
有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項10】 SRAMのメモリセルを構成する複数
の第1の電界効果トランジスタと、それ以外の第2の電
界効果トランジスタとを半導体基板に形成する半導体集
積回路装置の製造方法であって、(a)前記半導体基板
に溝を形成する工程と、(b)前記(a)工程後に、前
記複数の第1の電界効果トランジスタのうちの少なくと
も1つの第1の電界効果トランジスタのしきい値電圧
を、前記第2の電界効果トランジスタのしきい値電圧よ
りも相対的に高くすべく、前記半導体基板において前記
少なくとも1つの第1の電界効果トランジスタの形成領
域に第1の不純物を選択的に導入する不純物導入工程
と、(c)前記(b)工程後、前記溝内に絶縁膜を埋め
込むことで分離部を形成する工程と、(d)前記(c)
工程後、前記第2の電界効果トランジスタのしきい値電
圧を設定すべく、前記半導体基板において同一導電型の
電界効果トランジスタの形成領域に第2の不純物を選択
的に導入する不純物導入工程とを有することを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項11】 SRAMのメモリセルを構成する複数
の第1の電界効果トランジスタと、それ以外の第2の電
界効果トランジスタとを半導体基板に形成する半導体集
積回路装置の製造方法であって、(a)前記半導体基板
に溝を形成する工程と、(b)前記溝の形成工程後、前
記溝内に絶縁膜を埋め込むことで分離部を形成する工程
と、(c)前記(b)工程後、前記複数の第1の電界効
果トランジスタのうちの少なくとも1つの第1の電界効
果トランジスタのしきい値電圧を、前記第2の電界効果
トランジスタのしきい値電圧よりも相対的に高くすべ
く、前記半導体基板において前記少なくとも1つの第1
の電界効果トランジスタの形成領域に第1の不純物を選
択的に導入する不純物導入工程と、(d)前記(b)工
程後、前記第2の電界効果トランジスタのしきい値電圧
を設定すべく、前記半導体基板において同一導電型の電
界効果トランジスタの形成領域に第2の不純物を選択的
に導入する不純物導入工程とを有することを特徴とする
半導体集積回路装置の製造方法。 - 【請求項12】 請求項9記載の半導体集積回路装置の
製造方法において、前記少なくとも1つの第1の電界効
果トランジスタが、駆動用電界効果トランジスタである
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項13】 SRAMのメモリセルを構成する複数
の第1の電界効果トランジスタと、それ以外の第2の電
界効果トランジスタとを半導体基板に形成する半導体集
積回路装置の製造方法であって、 前記複数の第1の電界効果トランジスタのうちの少なく
とも1つの第1の電界効果トランジスタのしきい値電圧
を、前記第2の電界効果トランジスタのしきい値電圧よ
りも相対的に高くすべく、以下の工程を有する; (a)前記半導体基板上にゲート絶縁膜を形成する工
程、(b)前記(a)工程後の半導体基板上に、前記第
1の電界効果トランジスタの形成領域が被覆され、それ
以外の領域が露出されるフォトレジストパターンを形成
した後、それをマスクとしてそこから露出するゲート絶
縁膜を除去する工程、(c)前記(b)工程後、前記フ
ォトレジストパターンを除去した後、前記半導体基板に
対して酸化処理を施すことにより、前記第1の電界効果
トランジスタの形成領域に、前記第2の電界効果トラン
ジスタの形成領域に形成されるゲート絶縁膜よりも厚い
ゲート絶縁膜を形成する工程。 - 【請求項14】 SRAMのメモリセルを構成する第1
の電界効果トランジスタと、それ以外の第2の電界効果
トランジスタとを半導体基板に形成する半導体集積回路
装置の製造方法であって、前記複数の第1の電界効果ト
ランジスタのうちの少なくとも1つの第1の電界効果ト
ランジスタのしきい値電圧を、前記第2の電界効果トラ
ンジスタのしきい値電圧よりも相対的に高くすべく、以
下の工程を有する; (a)前記半導体基板において前記少なくとも1つの第
1の電界効果トランジスタの形成領域に第1の不純物を
選択的に導入する不純物導入工程、(b)前記半導体基
板において前記少なくとも1つの第1の電界効果トラン
ジスタの形成領域に、前記第2の電界効果トランジスタ
の形成領域に形成されるゲート絶縁膜よりも厚いゲート
絶縁膜を形成する工程。 - 【請求項15】 SRAMのメモリセルを構成する複数
の第1の電界効果トランジスタと、それ以外の第2の電
界効果トランジスタとを半導体基板に形成する半導体集
積回路装置の製造方法であって、(a)前記半導体基板
に溝を形成する工程と、(b)前記(a)工程後、前記
複数の第1の電界効果トランジスタのうちの少なくとも
1つの第1の電界効果トランジスタのしきい値電圧を、
前記第2の電界効果トランジスタのしきい値電圧よりも
相対的に高くすべく、前記半導体基板において前記少な
くとも1つの第1の電界効果トランジスタの形成領域に
第1の不純物を選択的に導入する不純物導入工程と、
(c)前記(b)工程後、前記溝内に絶縁膜を埋め込む
ことで分離部を形成する工程と、(d)前記(c)工程
後、前記第2の電界効果トランジスタのしきい値電圧を
設定すべく、前記半導体基板において同一導電型の電界
効果トランジスタの形成領域に第2の不純物を選択的に
導入する不純物導入工程と、(e)前記(d)工程後の
半導体基板上にゲート絶縁膜を形成する工程と、(f)
前記(e)工程後の半導体基板上に、前記第1の電界効
果トランジスタの形成領域が被覆され、それ以外の領域
が露出されるフォトレジストパターンを形成した後、そ
れをマスクとしてそこから露出するゲート絶縁膜を除去
する工程と、(g)前記(f)工程後、前記フォトレジ
ストパターンを除去した後、前記半導体基板に対して酸
化処理を施すことにより、前記第1の電界効果トランジ
スタの形成領域に、前記第2の電界効果トランジスタの
形成領域に形成されるゲート絶縁膜よりも厚いゲート絶
縁膜を形成する工程とを有することを特徴とする半導体
集積回路装置の製造方法。 - 【請求項16】 SRAMのメモリセルを構成する複数
の第1の電界効果トランジスタと、それ以外の第2の電
界効果トランジスタとを半導体基板に形成する半導体集
積回路装置の製造方法であって、(a)前記半導体基板
に溝を形成する工程と、(b)前記溝の形成工程後、前
記溝内に絶縁膜を埋め込むことで分離部を形成する工程
と、(c)前記(b)工程後、前記複数の第1の電界効
果トランジスタのうちの少なくとも1つの第1の電界効
果トランジスタのしきい値電圧を、前記第2の電界効果
トランジスタのしきい値電圧よりも相対的に高くすべ
く、前記半導体基板において前記少なくとも1つの第1
の電界効果トランジスタの形成領域に第1の不純物を選
択的に導入する不純物導入工程と、(d)前記(b)工
程後、前記第2の電界効果トランジスタのしきい値電圧
を設定すべく、前記半導体基板において同一導電型の電
界効果トランジスタの形成領域に第2の不純物を選択的
に導入する不純物導入工程と、(e)前記(d)工程後
の半導体基板上にゲート絶縁膜を形成する工程と、
(f)前記(e)工程後の半導体基板上に、前記第1の
電界効果トランジスタの形成領域が被覆され、それ以外
の領域が露出されるフォトレジストパターンを形成した
後、それをマスクとしてそこから露出するゲート絶縁膜
を除去する工程と、(g)前記(f)工程後、前記フォ
トレジストパターンを除去した後、前記半導体基板に対
して酸化処理を施すことにより、前記第1の電界効果ト
ランジスタの形成領域に、前記第2の電界効果トランジ
スタの形成領域に形成されるゲート絶縁膜よりも厚いゲ
ート絶縁膜を形成する工程とを有することを特徴とする
半導体集積回路装置の製造方法。 - 【請求項17】 SRAMのメモリセルを構成する複数
の第1の電界効果トランジスタと、それ以外の第2の電
界効果トランジスタとを半導体基板に形成する半導体集
積回路装置の製造方法であって、前記複数の第1の電界
効果トランジスタのうちの少なくとも1つの第1の電界
効果トランジスタのしきい値電圧を、前記第2の電界効
果トランジスタのしきい値電圧よりも相対的に高くすべ
く、前記半導体基板において、前記第2の電界効果トラ
ンジスタの形成領域に選択的に窒素を導入した後、前記
半導体基板上にゲート絶縁膜を形成する工程を有するこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項18】 SRAMのメモリセルを構成する複数
の第1の電界効果トランジスタと、それ以外の第2の電
界効果トランジスタとを半導体基板に形成する半導体集
積回路装置の製造方法であって、前記複数の第1の電界
効果トランジスタのうちの少なくとも1つの第1の電界
効果トランジスタのしきい値電圧を、前記第2の電界効
果トランジスタのしきい値電圧よりも相対的に高くすべ
く、以下の工程を有する; (a)前記半導体基板において前記少なくとも1つの第
1の電界効果トランジスタの形成領域に第1の不純物を
選択的に導入する不純物導入工程、(b)前記半導体基
板において前記第2の電界効果トランジスタの形成領域
に選択的に窒素を導入した後、前記半導体基板上にゲー
ト絶縁膜を形成する工程。 - 【請求項19】 SRAMのメモリセルを構成する複数
の第1の電界効果トランジスタと、それ以外の第2の電
界効果トランジスタとを半導体基板に形成する半導体集
積回路装置の製造方法であって、(a)前記半導体基板
に溝を形成する工程と、(b)前記(a)工程後、前記
複数の第1の電界効果トランジスタのうちの少なくとも
1つの第1の電界効果トランジスタのしきい値電圧を、
前記第2の電界効果トランジスタのしきい値電圧よりも
相対的に高くすべく、前記半導体基板において前記少な
くとも1つの第1の電界効果トランジスタの形成領域に
第1の不純物を選択的に導入する不純物導入工程と、
(c)前記(b)工程後、前記溝内に絶縁膜を埋め込む
ことで分離部を形成する工程と、(d)前記(c)工程
後、前記第2の電界効果トランジスタのしきい値電圧を
設定すべく、前記半導体基板において同一導電型の電界
効果トランジスタの形成領域に第2の不純物を選択的に
導入する不純物導入工程と、(e)前記(d)工程後、
前記半導体基板において前記第2の電界効果トランジス
タの形成領域に選択的に窒素を導入した後、前記半導体
基板上にゲート絶縁膜を形成する工程とを有することを
特徴とする半導体集積回路装置の製造方法。 - 【請求項20】 SRAMのメモリセルを構成する複数
の第1の電界効果トランジスタと、それ以外の第2の電
界効果トランジスタとを半導体基板に形成する半導体集
積回路装置の製造方法であって、(a)前記半導体基板
に溝を形成する工程と、(b)前記溝の形成工程後に前
記溝内に絶縁膜を埋め込むことで分離部を形成する工程
と、(c)前記(b)工程後、前記複数の第1の電界効
果トランジスタのうちの少なくとも1つの第1の電界効
果トランジスタのしきい値電圧を、前記第2の電界効果
トランジスタのしきい値電圧よりも相対的に高くすべ
く、前記半導体基板において前記少なくとも1つの第1
の電界効果トランジスタの形成領域に第1の不純物を選
択的に導入する不純物導入工程と、(d)前記(b)工
程後、前記第2の電界効果トランジスタのしきい値電圧
を設定すべく、前記半導体基板において同一導電型の電
界効果トランジスタの形成領域に第2の不純物を選択的
に導入する不純物導入工程と、(e)前記(d)工程
後、前記半導体基板において前記第2の電界効果トラン
ジスタの形成領域に選択的に窒素を導入した後、前記半
導体基板上にゲート絶縁膜を形成する工程とを有するこ
とを特徴とする半導体集積回路装置の製造方法。
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