JP2000058675A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 265
- 238000004519 manufacturing process Methods 0.000 title claims description 51
- 238000012546 transfer Methods 0.000 claims abstract description 45
- 239000012535 impurity Substances 0.000 claims abstract description 43
- 230000005669 field effect Effects 0.000 claims description 137
- 239000000758 substrate Substances 0.000 claims description 131
- 229920002120 photoresistant polymer Polymers 0.000 claims description 79
- 238000000034 method Methods 0.000 claims description 50
- 230000015572 biosynthetic process Effects 0.000 claims description 45
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 37
- 238000002955 isolation Methods 0.000 claims description 24
- 230000008569 process Effects 0.000 claims description 24
- 229910052757 nitrogen Inorganic materials 0.000 claims description 18
- 230000000694 effects Effects 0.000 claims description 11
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 230000005684 electric field Effects 0.000 claims 1
- 230000005685 electric field effect Effects 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 abstract description 11
- 239000010408 film Substances 0.000 description 130
- 238000012545 processing Methods 0.000 description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 22
- 229910052814 silicon oxide Inorganic materials 0.000 description 22
- 229910052581 Si3N4 Inorganic materials 0.000 description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 238000010438 heat treatment Methods 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 10
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 9
- 230000010354 integration Effects 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 238000000926 separation method Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000003068 static effect Effects 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
- -1 aluminum-silicon-copper Chemical compound 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 238000005245 sintering Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 208000011380 COVID-19–associated multisystem inflammatory syndrome in children Diseases 0.000 description 1
- 102100036738 Guanine nucleotide-binding protein subunit alpha-11 Human genes 0.000 description 1
- 101100283445 Homo sapiens GNA11 gene Proteins 0.000 description 1
- 101001135826 Homo sapiens Serine/threonine-protein phosphatase 2A activator Proteins 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 101710204573 Protein phosphatase PP2A regulatory subunit B Proteins 0.000 description 1
- 102100036782 Serine/threonine-protein phosphatase 2A activator Human genes 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/18—Peripheral circuit regions
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＳＲＡＭを有する半導体集積回路装置のメモ
リの動作マージンを向上させる。 【解決手段】 ＳＲＡＭのメモリセルを構成する駆動用
ＭＩＳ・ＦＥＴＱｄ、転送用ＭＩＳ・ＦＥＴＱｔおよび
負荷抵抗用ＭＩＳ・ＦＥＴＱＬのＶｔｈをＳＲＡＭ周辺
回路や論理回路の所定のＭＩＳ・ＦＥＴのＶｔｈよりも
相対的かつ意識的に高くすべく、その所定のＭＩＳ・Ｆ
ＥＴのＶｔｈを設定するための不純物導入工程とは別
に、駆動用ＭＩＳ・ＦＥＴＱｄ、転送用ＭＩＳ・ＦＥＴ
Ｑｔおよび負荷抵抗用ＭＩＳ・ＦＥＴＱＬのＶｔｈを設
定するための不純物導入工程を導入した。
リの動作マージンを向上させる。 【解決手段】 ＳＲＡＭのメモリセルを構成する駆動用
ＭＩＳ・ＦＥＴＱｄ、転送用ＭＩＳ・ＦＥＴＱｔおよび
負荷抵抗用ＭＩＳ・ＦＥＴＱＬのＶｔｈをＳＲＡＭ周辺
回路や論理回路の所定のＭＩＳ・ＦＥＴのＶｔｈよりも
相対的かつ意識的に高くすべく、その所定のＭＩＳ・Ｆ
ＥＴのＶｔｈを設定するための不純物導入工程とは別
に、駆動用ＭＩＳ・ＦＥＴＱｄ、転送用ＭＩＳ・ＦＥＴ
Ｑｔおよび負荷抵抗用ＭＩＳ・ＦＥＴＱＬのＶｔｈを設
定するための不純物導入工程を導入した。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、スタティックメモ
リ（ＳＲＡＭ；Static Random Access Memory ）と論理
回路とを有する半導体集積回路装置に適用して有効な技
術に関するものである。
置およびその製造技術に関し、特に、スタティックメモ
リ（ＳＲＡＭ；Static Random Access Memory ）と論理
回路とを有する半導体集積回路装置に適用して有効な技
術に関するものである。
【０００２】
【従来の技術】ＳＲＡＭは、メモリ素子としてフリップ
フロップ回路を用い、その双安定状態のそれぞれを情報
の“１”, “０”に対応させて記憶させるメモリであ
り、ＤＲＡＭ（Dynamic Random Access Memory）と異な
りリフレッシュ動作が不要なので使い易いという特徴が
ある。このフリップフロップ回路は、２個のインバータ
回路で構成され、一方のインバータ回路の出力が他方の
インバータ回路の入力に電気的に接続され、その他方の
インバータ回路の出力が一方のインバータ回路の入力に
電気的に接続されている。各インバータ回路は、情報の
記憶に寄与する駆動用トランジスタと、その駆動用トラ
ンジスタに電源電圧を供給する負荷素子とを有してい
る。また、このフリップフロップ回路は、一対のデータ
線間に挟まれて配置されており、そのフリップフロップ
回路と各々のデータ線との間には転送用トランジスタが
介在され、フリップフロップ回路とデータ線とを電気的
に接続したり、電気的に切り離したりする構造になって
いる。
フロップ回路を用い、その双安定状態のそれぞれを情報
の“１”, “０”に対応させて記憶させるメモリであ
り、ＤＲＡＭ（Dynamic Random Access Memory）と異な
りリフレッシュ動作が不要なので使い易いという特徴が
ある。このフリップフロップ回路は、２個のインバータ
回路で構成され、一方のインバータ回路の出力が他方の
インバータ回路の入力に電気的に接続され、その他方の
インバータ回路の出力が一方のインバータ回路の入力に
電気的に接続されている。各インバータ回路は、情報の
記憶に寄与する駆動用トランジスタと、その駆動用トラ
ンジスタに電源電圧を供給する負荷素子とを有してい
る。また、このフリップフロップ回路は、一対のデータ
線間に挟まれて配置されており、そのフリップフロップ
回路と各々のデータ線との間には転送用トランジスタが
介在され、フリップフロップ回路とデータ線とを電気的
に接続したり、電気的に切り離したりする構造になって
いる。
【０００３】ところで、このＳＲＡＭのメモリセルは、
上記メモリセルにおける負荷素子の違いにより、高抵抗
負荷形とＣＭＩＳ（Complimentary Metal Insulator Se
miconductor ）型との２種類に分けられる。高抵抗負荷
形は、負荷素子にポリシリコン抵抗を用いている。この
場合、その抵抗の占有面積が小さい上に、その抵抗を駆
動用トランジスタ等の上層に重ねて設けることができる
ので、メモリセル領域の全体面積を最も小さくでき大容
量化し易い。一方、ＣＭＩＳ型は、負荷素子にｐチャネ
ル型のＭＩＳ・ＦＥＴを用いており、消費電力が最も小
さい。また、ＣＭＩＳ型の場合でもメモリセル領域の全
体面積を縮小させるべく、駆動用トランジスタを構成す
るｎチャネル形のＭＯＳ・ＦＥＴの上層に、２層のポリ
シリコン層を設け、そのポリシリコン層によって負荷素
子用のｐチャネル形のＭＯＳ・ＦＥＴを構成する、いわ
ゆるＴＦＴ（Thin Film Transistor）構造のものもあ
る。
上記メモリセルにおける負荷素子の違いにより、高抵抗
負荷形とＣＭＩＳ（Complimentary Metal Insulator Se
miconductor ）型との２種類に分けられる。高抵抗負荷
形は、負荷素子にポリシリコン抵抗を用いている。この
場合、その抵抗の占有面積が小さい上に、その抵抗を駆
動用トランジスタ等の上層に重ねて設けることができる
ので、メモリセル領域の全体面積を最も小さくでき大容
量化し易い。一方、ＣＭＩＳ型は、負荷素子にｐチャネ
ル型のＭＩＳ・ＦＥＴを用いており、消費電力が最も小
さい。また、ＣＭＩＳ型の場合でもメモリセル領域の全
体面積を縮小させるべく、駆動用トランジスタを構成す
るｎチャネル形のＭＯＳ・ＦＥＴの上層に、２層のポリ
シリコン層を設け、そのポリシリコン層によって負荷素
子用のｐチャネル形のＭＯＳ・ＦＥＴを構成する、いわ
ゆるＴＦＴ（Thin Film Transistor）構造のものもあ
る。
【０００４】なお、ＳＲＡＭを有する半導体集積回路装
置については、例えば特開平８−１６７６５５号公報に
記載があり、製造プロセスを複雑にすることなく、高性
能な論理回路と高集積なフルＣＭＯＳ型メモリセルアレ
イを同一チップ内に集積すべく、論理回路は、表面チャ
ネル型のｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦ
ＥＴで構成し、メモリセルは、そのｎチャネルＭＯＳＦ
ＥＴとｐチャネルＭＯＳＦＥＴのゲート電極を同一の導
電性として直接接続する構造が開示されている。
置については、例えば特開平８−１６７６５５号公報に
記載があり、製造プロセスを複雑にすることなく、高性
能な論理回路と高集積なフルＣＭＯＳ型メモリセルアレ
イを同一チップ内に集積すべく、論理回路は、表面チャ
ネル型のｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦ
ＥＴで構成し、メモリセルは、そのｎチャネルＭＯＳＦ
ＥＴとｐチャネルＭＯＳＦＥＴのゲート電極を同一の導
電性として直接接続する構造が開示されている。
【０００５】また、国際公開番号ＷＯ９７／３８４４４
には、ＳＲＡＭのトランスファトランジスタのしきい値
電圧を調整することについて開示されている。
には、ＳＲＡＭのトランスファトランジスタのしきい値
電圧を調整することについて開示されている。
【０００６】
【発明が解決しようとする課題】ところが、上記ＳＲＡ
Ｍを有する半導体集積回路装置技術においては、以下の
課題があることを本発明者は見出した。
Ｍを有する半導体集積回路装置技術においては、以下の
課題があることを本発明者は見出した。
【０００７】すなわち、ＳＲＡＭを有する半導体集積回
路装置においては、高速化や低消費電力化または素子の
高集積化に伴って、そのメモリセルを構成する素子と、
それ以外の素子とで別々にしきい値電圧を設定する必要
が生じることについて充分に考慮されておらず、その半
導体集積回路装置を製造上の容易性のみを考慮して製造
してしまうと、メモリ回路において従来顕在化されなか
った動作不良が生じるという課題である。例えばＳＲＡ
Ｍと論理回路とを同一半導体基板に設ける半導体集積回
路装置においては、論理回路およびＳＲＡＭ周辺回路
（以下、論理回路等という）の高速化やその半導体集積
回路装置全体の低消費電力化または素子の高集積化が益
々進められている。その論理回路等の高速化を図るに
は、そのしきい値電圧を下げることが行われているが、
論理回路等の高速化や半導体集積回路装置の低消費電力
化が著しく進められていることを考慮せずに、製造上の
容易性等の観点のみを考慮して論理回路等とメモリ回路
とのしきい値電圧を同工程時に設定してしまうと、論理
回路等の動作速度の向上は図れるものの、メモリ回路に
おいてはメモリセルのノイズマージンが低下し、従来、
論理回路等とメモリ回路とのしきい値電圧を同工程時に
設定したとしても顕在化されなかったメモリ回路の動作
不良が生じることが本発明者の研究結果によって見出さ
れた。
路装置においては、高速化や低消費電力化または素子の
高集積化に伴って、そのメモリセルを構成する素子と、
それ以外の素子とで別々にしきい値電圧を設定する必要
が生じることについて充分に考慮されておらず、その半
導体集積回路装置を製造上の容易性のみを考慮して製造
してしまうと、メモリ回路において従来顕在化されなか
った動作不良が生じるという課題である。例えばＳＲＡ
Ｍと論理回路とを同一半導体基板に設ける半導体集積回
路装置においては、論理回路およびＳＲＡＭ周辺回路
（以下、論理回路等という）の高速化やその半導体集積
回路装置全体の低消費電力化または素子の高集積化が益
々進められている。その論理回路等の高速化を図るに
は、そのしきい値電圧を下げることが行われているが、
論理回路等の高速化や半導体集積回路装置の低消費電力
化が著しく進められていることを考慮せずに、製造上の
容易性等の観点のみを考慮して論理回路等とメモリ回路
とのしきい値電圧を同工程時に設定してしまうと、論理
回路等の動作速度の向上は図れるものの、メモリ回路に
おいてはメモリセルのノイズマージンが低下し、従来、
論理回路等とメモリ回路とのしきい値電圧を同工程時に
設定したとしても顕在化されなかったメモリ回路の動作
不良が生じることが本発明者の研究結果によって見出さ
れた。
【０００８】本発明の目的は、ＳＲＡＭを有する半導体
集積回路装置のメモリの動作マージンを向上させること
のできる技術を提供することにある。
集積回路装置のメモリの動作マージンを向上させること
のできる技術を提供することにある。
【０００９】また、本発明の他の目的は、ＳＲＡＭを有
する半導体集積回路装置の消費電力を低減することので
きる技術を提供することにある。
する半導体集積回路装置の消費電力を低減することので
きる技術を提供することにある。
【００１０】さらに、本発明の他の目的は、ＳＲＡＭを
有する半導体集積回路装置の書き込みマージンを向上さ
せることのできる技術を提供することにある。
有する半導体集積回路装置の書き込みマージンを向上さ
せることのできる技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】本発明の半導体集積回路装置は、ＳＲＡＭ
のメモリセルを構成する複数の第１の電界効果トランジ
スタと、それ以外の第２の電界効果トランジスタとを半
導体基板に設けている半導体集積回路装置であって、前
記複数の第１の電界効果トランジスタのうちの少なくと
も１つの第１の電界効果トランジスタのしきい値電圧
を、前記第２の電界効果トランジスタのしきい値電圧よ
りも相対的に高くしたものである。
のメモリセルを構成する複数の第１の電界効果トランジ
スタと、それ以外の第２の電界効果トランジスタとを半
導体基板に設けている半導体集積回路装置であって、前
記複数の第１の電界効果トランジスタのうちの少なくと
も１つの第１の電界効果トランジスタのしきい値電圧
を、前記第２の電界効果トランジスタのしきい値電圧よ
りも相対的に高くしたものである。
【００１４】また、本発明の半導体集積回路装置の製造
方法は、ＳＲＡＭのメモリセルを構成する複数の第１の
電界効果トランジスタと、それ以外の第２の電界効果ト
ランジスタとを半導体基板に形成する半導体集積回路装
置の製造方法であって、前記複数の第１の電界効果トラ
ンジスタのうちの少なくとも１つの第１の電界効果トラ
ンジスタのしきい値電圧を、前記第２の電界効果トラン
ジスタのしきい値電圧よりも相対的に高くすべく、前記
半導体基板において前記少なくとも１つの第１の電界効
果トランジスタの形成領域に第１の不純物を選択的に導
入する不純物導入工程を有するものである。
方法は、ＳＲＡＭのメモリセルを構成する複数の第１の
電界効果トランジスタと、それ以外の第２の電界効果ト
ランジスタとを半導体基板に形成する半導体集積回路装
置の製造方法であって、前記複数の第１の電界効果トラ
ンジスタのうちの少なくとも１つの第１の電界効果トラ
ンジスタのしきい値電圧を、前記第２の電界効果トラン
ジスタのしきい値電圧よりも相対的に高くすべく、前記
半導体基板において前記少なくとも１つの第１の電界効
果トランジスタの形成領域に第１の不純物を選択的に導
入する不純物導入工程を有するものである。
【００１５】また、本発明の半導体集積回路装置の製造
方法は、ＳＲＡＭのメモリセルを構成する複数の第１の
電界効果トランジスタと、それ以外の第２の電界効果ト
ランジスタとを半導体基板に形成する半導体集積回路装
置の製造方法であって、前記複数の第１の電界効果トラ
ンジスタのうちの少なくとも１つの第１の電界効果トラ
ンジスタのしきい値電圧を、前記第２の電界効果トラン
ジスタのしきい値電圧よりも相対的に高くすべく、前記
半導体基板において、前記第２の電界効果トランジスタ
の形成領域に選択的に窒素を導入した後、前記半導体基
板上にゲート絶縁膜を形成する工程を有するものであ
る。
方法は、ＳＲＡＭのメモリセルを構成する複数の第１の
電界効果トランジスタと、それ以外の第２の電界効果ト
ランジスタとを半導体基板に形成する半導体集積回路装
置の製造方法であって、前記複数の第１の電界効果トラ
ンジスタのうちの少なくとも１つの第１の電界効果トラ
ンジスタのしきい値電圧を、前記第２の電界効果トラン
ジスタのしきい値電圧よりも相対的に高くすべく、前記
半導体基板において、前記第２の電界効果トランジスタ
の形成領域に選択的に窒素を導入した後、前記半導体基
板上にゲート絶縁膜を形成する工程を有するものであ
る。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
【００１７】（実施の形態１）図１〜図４は本発明の半
導体集積回路装置の構造を説明するための説明図、図５
〜図１７は図１の半導体集積回路装置の製造方法を説明
するための半導体集積回路装置の製造工程中における要
部断面図、図１８は本実施の形態の効果を説明するため
の説明図、図１９は本実施の形態の効果を説明すべく本
発明者が検討した技術の説明図、図２０は本実施の形態
の効果を説明するための説明図である。
導体集積回路装置の構造を説明するための説明図、図５
〜図１７は図１の半導体集積回路装置の製造方法を説明
するための半導体集積回路装置の製造工程中における要
部断面図、図１８は本実施の形態の効果を説明するため
の説明図、図１９は本実施の形態の効果を説明すべく本
発明者が検討した技術の説明図、図２０は本実施の形態
の効果を説明するための説明図である。
【００１８】なお、本技術思想において、しきい値電圧
（以下、Ｖｔｈと記す）が高いという意味は、チャネル
幅等のような寸法上の違いによるＶｔｈの上昇分以上に
意識的にＶｔｈを上昇させることを意味している。ま
た、本技術思想において、Ｖｔｈは、単位チャネル幅当
たり（例えば１μｍ幅当たり）に１. ０μＡの電流が流
れる時のゲート電圧を言う。
（以下、Ｖｔｈと記す）が高いという意味は、チャネル
幅等のような寸法上の違いによるＶｔｈの上昇分以上に
意識的にＶｔｈを上昇させることを意味している。ま
た、本技術思想において、Ｖｔｈは、単位チャネル幅当
たり（例えば１μｍ幅当たり）に１. ０μＡの電流が流
れる時のゲート電圧を言う。
【００１９】本発明の技術思想は、ＳＲＡＭ（Static R
andom Access Memory ）を構成するＭＩＳ・ＦＥＴ（Me
tal Insulator Semiconductor ）と、それ以外のＭＩＳ
・ＦＥＴとを同一半導体基板に設けている半導体集積回
路装置において、ＳＲＡＭを構成するＭＩＳ・ＦＥＴ
と、それ以外のＭＩＳ・ＦＥＴとでＶｔｈをそれぞれ別
々に設定するものである。これは、本発明者の以下のよ
うな検討結果によるものである。例えばＳＲＡＭと論理
回路等とを同一半導体基板に設けている半導体集積回路
装置の動作速度の高速化や低消費電力化（すなわち、低
電源電圧化）または素子の高集積化に伴いＳＲＡＭのメ
モリセルにおいてランダムビット不良が生じた。本発明
者は、その原因を調査した結果、当該不良の主原因とし
て、そのメモリセルの動作マージンが少ないという不良
モードを見い出した。そして、その原因をさらに調査し
た結果、当該半導体集積回路装置の動作速度の高速化や
低電源電圧化または素子の高集積化に伴って、今まで顕
在化されなかった課題が生じることを見出した。
andom Access Memory ）を構成するＭＩＳ・ＦＥＴ（Me
tal Insulator Semiconductor ）と、それ以外のＭＩＳ
・ＦＥＴとを同一半導体基板に設けている半導体集積回
路装置において、ＳＲＡＭを構成するＭＩＳ・ＦＥＴ
と、それ以外のＭＩＳ・ＦＥＴとでＶｔｈをそれぞれ別
々に設定するものである。これは、本発明者の以下のよ
うな検討結果によるものである。例えばＳＲＡＭと論理
回路等とを同一半導体基板に設けている半導体集積回路
装置の動作速度の高速化や低消費電力化（すなわち、低
電源電圧化）または素子の高集積化に伴いＳＲＡＭのメ
モリセルにおいてランダムビット不良が生じた。本発明
者は、その原因を調査した結果、当該不良の主原因とし
て、そのメモリセルの動作マージンが少ないという不良
モードを見い出した。そして、その原因をさらに調査し
た結果、当該半導体集積回路装置の動作速度の高速化や
低電源電圧化または素子の高集積化に伴って、今まで顕
在化されなかった課題が生じることを見出した。
【００２０】すなわち、上記半導体集積回路装置におい
て、その論理回路等の高速化を図るには、通常、そのＶ
ｔｈを下げることが行われているが、論理回路等の高速
化や半導体集積回路装置の低消費電力化または素子の高
集積化が著しく進められていることを考慮せずに、製造
上の容易性等の観点のみを考慮して論理回路等とメモリ
回路とのＶｔｈを同工程時に設定してしまうと、メモリ
セル領域のＭＩＳ・ＦＥＴのＶｔｈも下がってしまい、
従来、論理回路等とメモリ回路とのＶｔｈを同工程時に
設定したとしても顕在化されなかった上記メモリでの動
作不良が生じてしまう。
て、その論理回路等の高速化を図るには、通常、そのＶ
ｔｈを下げることが行われているが、論理回路等の高速
化や半導体集積回路装置の低消費電力化または素子の高
集積化が著しく進められていることを考慮せずに、製造
上の容易性等の観点のみを考慮して論理回路等とメモリ
回路とのＶｔｈを同工程時に設定してしまうと、メモリ
セル領域のＭＩＳ・ＦＥＴのＶｔｈも下がってしまい、
従来、論理回路等とメモリ回路とのＶｔｈを同工程時に
設定したとしても顕在化されなかった上記メモリでの動
作不良が生じてしまう。
【００２１】特に、素子の高集積化を図るべく、ロコス
（Local Oxidation of Silicon) 法による分離構造（Sh
allow Trench Isolation) に代えて溝型の埋め込み分離
構造を採用した場合には、ＭＩＳ・ＦＥＴが逆狭チャネ
ル特性を示しＶｔｈが低くなるが、それを考慮せずに上
述のように製造上の容易性等のみを考慮して論理回路等
とメモリ回路とのＶｔｈを同工程時に設定してしまう
と、メモリセル領域のＭＩＳ・ＦＥＴのＶｔｈが大幅に
低下してしまい、今まで顕在化されなかった上記メモリ
での動作不良が生じてしまう。
（Local Oxidation of Silicon) 法による分離構造（Sh
allow Trench Isolation) に代えて溝型の埋め込み分離
構造を採用した場合には、ＭＩＳ・ＦＥＴが逆狭チャネ
ル特性を示しＶｔｈが低くなるが、それを考慮せずに上
述のように製造上の容易性等のみを考慮して論理回路等
とメモリ回路とのＶｔｈを同工程時に設定してしまう
と、メモリセル領域のＭＩＳ・ＦＥＴのＶｔｈが大幅に
低下してしまい、今まで顕在化されなかった上記メモリ
での動作不良が生じてしまう。
【００２２】図２６は、メモリセルの動作安定性を示す
波形であり、例えば６ＭＩＳ・ＦＥＴ型のＳＲＡＭにお
けるメモリセルの一方のノードの印加電圧に対する他方
のノードの電圧をプロットし、重ね合わせた波形である
（トランスファカーブ）。このカーブの重なり部分がノ
イズに対するマージンを示し、その重なり部分の長さ
（４５度方向の最長部分）をスタティックノイズマージ
ン（Static Noise Margin ：ＳＮＭという）とする。そ
して、その重なりが大きい（すなわち、ＳＮＭが大き
い）ほどメモリが安定に動作することを示すが、上述の
ように論理回路等とメモリ回路とのＶｔｈを同工程時に
設定した場合で、特に、メモリセルの駆動用ＭＩＳ・Ｆ
ＥＴのＶｔｈが論理回路等におけるＶｔｈと同程度に低
くなる場合には、図２７に示すように、ＳＮＭが小さ
く、メモリ動作が不安定となる。
波形であり、例えば６ＭＩＳ・ＦＥＴ型のＳＲＡＭにお
けるメモリセルの一方のノードの印加電圧に対する他方
のノードの電圧をプロットし、重ね合わせた波形である
（トランスファカーブ）。このカーブの重なり部分がノ
イズに対するマージンを示し、その重なり部分の長さ
（４５度方向の最長部分）をスタティックノイズマージ
ン（Static Noise Margin ：ＳＮＭという）とする。そ
して、その重なりが大きい（すなわち、ＳＮＭが大き
い）ほどメモリが安定に動作することを示すが、上述の
ように論理回路等とメモリ回路とのＶｔｈを同工程時に
設定した場合で、特に、メモリセルの駆動用ＭＩＳ・Ｆ
ＥＴのＶｔｈが論理回路等におけるＶｔｈと同程度に低
くなる場合には、図２７に示すように、ＳＮＭが小さ
く、メモリ動作が不安定となる。
【００２３】また、図２８および図２９は、メモリセル
の転送用ＭＩＳ・ＦＥＴおよび負荷抵抗用ＭＩＳ・ＦＥ
Ｔのドレイン電流を測定した結果を示すグラフである。
これらの図から転送用ＭＩＳ・ＦＥＴにおいてはＶｔｈ
が高過ぎても低過ぎても読み出し不良が生じ、また、負
荷抵抗用ＭＩＳ・ＦＥＴにおいてはＶｔｈが低過ぎると
書き込み不良が生じることが分かる。すなわち、本発明
者は、メモリセルの駆動用ＭＩＳ・ＦＥＴだけではな
く、動作環境や動作条件等によって転送用ＭＩＳ・ＦＥ
Ｔや負荷抵抗用ＭＩＳ・ＦＥＴのＶｔｈも論理回路等の
ＭＩＳ・ＦＥＴのＶｔｈとは別に設定するほうが好まし
いことを見出した。
の転送用ＭＩＳ・ＦＥＴおよび負荷抵抗用ＭＩＳ・ＦＥ
Ｔのドレイン電流を測定した結果を示すグラフである。
これらの図から転送用ＭＩＳ・ＦＥＴにおいてはＶｔｈ
が高過ぎても低過ぎても読み出し不良が生じ、また、負
荷抵抗用ＭＩＳ・ＦＥＴにおいてはＶｔｈが低過ぎると
書き込み不良が生じることが分かる。すなわち、本発明
者は、メモリセルの駆動用ＭＩＳ・ＦＥＴだけではな
く、動作環境や動作条件等によって転送用ＭＩＳ・ＦＥ
Ｔや負荷抵抗用ＭＩＳ・ＦＥＴのＶｔｈも論理回路等の
ＭＩＳ・ＦＥＴのＶｔｈとは別に設定するほうが好まし
いことを見出した。
【００２４】次に、このような本発明の技術思想を、例
えばキャッシュメモリ用のＳＲＡＭを有するマイクロプ
ロセッサに適用した場合を例として、本実施の形態の半
導体集積回路装置の構造を説明する。
えばキャッシュメモリ用のＳＲＡＭを有するマイクロプ
ロセッサに適用した場合を例として、本実施の形態の半
導体集積回路装置の構造を説明する。
【００２５】図１には、本実施の形態の半導体チップ１
Ｃ内に設けられた主な回路ブロックが示されている。す
なわち、半導体チップ１Ｃには、例えば入出力回路Ｉ／
Ｏ、ロジック回路２Ａ〜２Ｃ、キャッシュメモリ用のＳ
ＲＡＭ、位相同期ループ回路ＰＬＬ（Phase Locked Loo
p ）およびクロックパルス発生回路ＣＰＧ（Clock Puls
e Generator ）等が設けられている。なお、この半導体
集積回路装置の高電位側の電源電圧は、例えば２. ５Ｖ
以下である。また、この半導体集積回路装置を構成する
ＭＩＳ・ＦＥＴの最小のゲート長は、例えば0.２５μｍ
程度である。また、高速性が要求されるＭＩＳ・ＦＥＴ
のＶｔｈは、例えば0.２５Ｖ以下である。
Ｃ内に設けられた主な回路ブロックが示されている。す
なわち、半導体チップ１Ｃには、例えば入出力回路Ｉ／
Ｏ、ロジック回路２Ａ〜２Ｃ、キャッシュメモリ用のＳ
ＲＡＭ、位相同期ループ回路ＰＬＬ（Phase Locked Loo
p ）およびクロックパルス発生回路ＣＰＧ（Clock Puls
e Generator ）等が設けられている。なお、この半導体
集積回路装置の高電位側の電源電圧は、例えば２. ５Ｖ
以下である。また、この半導体集積回路装置を構成する
ＭＩＳ・ＦＥＴの最小のゲート長は、例えば0.２５μｍ
程度である。また、高速性が要求されるＭＩＳ・ＦＥＴ
のＶｔｈは、例えば0.２５Ｖ以下である。
【００２６】このＳＲＡＭのメモリセル領域には、例え
ば図２に示すような６ＭＩＳ・ＦＥＴ（Metal Insulato
r Semiconductor Field Effect Transistor ）型のメモ
リセルＭＣが複数個配置されている。このメモリセルＭ
Ｃは、一対の相補性のデータ線ＤＬ1,ＤＬ2 （ＤＬ）
と、ワード線ＷＬとの交差部近傍に配置され、一対の駆
動用ＭＩＳ・ＦＥＴＱd1, Ｑd2（Ｑｄ；第１の電界効果
トランジスタ）と、一対の負荷抵抗用ＭＩＳ・ＦＥＴＱ
L1, ＱL2（ＱＬ；第１の電界効果トランジスタ）と、一
対の転送用ＭＩＳ・ＦＥＴＱt1, Ｑt2（Ｑｔ；第１の電
界効果トランジスタ）とを有している。なお、一対の相
補性のデータ線ＤＬ1,ＤＬ2 は、互いに反転された信号
が伝送される。
ば図２に示すような６ＭＩＳ・ＦＥＴ（Metal Insulato
r Semiconductor Field Effect Transistor ）型のメモ
リセルＭＣが複数個配置されている。このメモリセルＭ
Ｃは、一対の相補性のデータ線ＤＬ1,ＤＬ2 （ＤＬ）
と、ワード線ＷＬとの交差部近傍に配置され、一対の駆
動用ＭＩＳ・ＦＥＴＱd1, Ｑd2（Ｑｄ；第１の電界効果
トランジスタ）と、一対の負荷抵抗用ＭＩＳ・ＦＥＴＱ
L1, ＱL2（ＱＬ；第１の電界効果トランジスタ）と、一
対の転送用ＭＩＳ・ＦＥＴＱt1, Ｑt2（Ｑｔ；第１の電
界効果トランジスタ）とを有している。なお、一対の相
補性のデータ線ＤＬ1,ＤＬ2 は、互いに反転された信号
が伝送される。
【００２７】上記一対の駆動用ＭＩＳ・ＦＥＴＱd1, Ｑ
d2および一対の負荷抵抗用ＭＩＳ・ＦＥＴＱL1, ＱL2
は、フリップフロップ回路を構成している。このフリッ
プフロップ回路は、１ビットの情報（“１”または
“０”）を記憶する記憶素子であり、その一端（負荷抵
抗用ＭＩＳ・ＦＥＴＱL1, ＱL2側）は高電位側の電源Ｖ
ddと電気的に接続され、他端（駆動用ＭＩＳ・ＦＥＴＱ
d1, Ｑd2側）は接地側の電源ＧＮＤと電気的に接続され
ている。なお、高電位側の電源Ｖddの電圧は、例えば
１. ８Ｖ程度、接地側の電源ＧＮＤの電圧は、例えば０
Ｖである。
d2および一対の負荷抵抗用ＭＩＳ・ＦＥＴＱL1, ＱL2
は、フリップフロップ回路を構成している。このフリッ
プフロップ回路は、１ビットの情報（“１”または
“０”）を記憶する記憶素子であり、その一端（負荷抵
抗用ＭＩＳ・ＦＥＴＱL1, ＱL2側）は高電位側の電源Ｖ
ddと電気的に接続され、他端（駆動用ＭＩＳ・ＦＥＴＱ
d1, Ｑd2側）は接地側の電源ＧＮＤと電気的に接続され
ている。なお、高電位側の電源Ｖddの電圧は、例えば
１. ８Ｖ程度、接地側の電源ＧＮＤの電圧は、例えば０
Ｖである。
【００２８】また、一対の転送用ＭＩＳ・ＦＥＴＱt1,
Ｑt2は、フリップフロップ回路をデータ線ＤＬ1,ＤＬ2
に電気的に接続したり、切り離したりするためのスイッ
チング素子であり、それぞれフリップフロップ回路の入
出力端子（蓄積ノードＮ1,Ｎ2 ）とデータ線ＤＬ1,ＤＬ
2 との間に介在されている。なお、一対の転送用ＭＩＳ
・ＦＥＴＱt1, Ｑt2のゲート電極は、ワード線ＷＬと電
気的に接続されている。
Ｑt2は、フリップフロップ回路をデータ線ＤＬ1,ＤＬ2
に電気的に接続したり、切り離したりするためのスイッ
チング素子であり、それぞれフリップフロップ回路の入
出力端子（蓄積ノードＮ1,Ｎ2 ）とデータ線ＤＬ1,ＤＬ
2 との間に介在されている。なお、一対の転送用ＭＩＳ
・ＦＥＴＱt1, Ｑt2のゲート電極は、ワード線ＷＬと電
気的に接続されている。
【００２９】次に、このメモリセル領域の要部平面図を
図３および図４に示す。なお、図４は平面的には図３と
同一平面位置を示しているが、断面的には図３の層より
も上層の第１層配線およびその上層の第２層配線を示し
ている。
図３および図４に示す。なお、図４は平面的には図３と
同一平面位置を示しているが、断面的には図３の層より
も上層の第１層配線およびその上層の第２層配線を示し
ている。
【００３０】半導体基板３は、例えばｐ型のシリコン
（Ｓｉ）単結晶からなる。半導体基板３には、後述する
ｐウエルおよびｎウエルが形成されている。また、半導
体基板３の主面には分離部４が形成されている。この分
離部４に囲まれた活性領域には、転送用ＭＩＳ・ＦＥＴ
Ｑｔ、駆動用ＭＩＳ・ＦＥＴＱｄおよび負荷抵抗用ＭＩ
Ｓ・ＦＥＴＱＬが形成されている。このうち、転送用Ｍ
ＩＳ・ＦＥＴＱｔおよび駆動用ＭＩＳ・ＦＥＴＱｄは、
例えばｎチャネル型のＭＩＳ・ＦＥＴで構成され、負荷
抵抗用ＭＩＳ・ＦＥＴＱＬは、例えばｐチャネル型のＭ
ＩＳ・ＦＥＴで構成されている。なお、図３中のｎＭＩ
Ｓはｎチャネル型のＭＩＳ・ＦＥＴの形成領域を示し、
ｐＭＩＳはｐチャネル型のＭＩＳ・ＦＥＴの形成領域を
示している。本実施の形態では、これら駆動用ＭＩＳ・
ＦＥＴＱｄ、転送用ＭＩＳ・ＦＥＴＱｔおよび負荷抵抗
用ＭＩＳ・ＦＥＴＱＬの設計上のチャネル幅が、論理回
路やＳＲＡＭ周辺回路を構成するＭＩＳ・ＦＥＴ（第２
の電界効果トランジスタ）の設計上のチャネル幅よりも
小さくなっている。なお、設計上とは、誤差を含むこと
を意味している。
（Ｓｉ）単結晶からなる。半導体基板３には、後述する
ｐウエルおよびｎウエルが形成されている。また、半導
体基板３の主面には分離部４が形成されている。この分
離部４に囲まれた活性領域には、転送用ＭＩＳ・ＦＥＴ
Ｑｔ、駆動用ＭＩＳ・ＦＥＴＱｄおよび負荷抵抗用ＭＩ
Ｓ・ＦＥＴＱＬが形成されている。このうち、転送用Ｍ
ＩＳ・ＦＥＴＱｔおよび駆動用ＭＩＳ・ＦＥＴＱｄは、
例えばｎチャネル型のＭＩＳ・ＦＥＴで構成され、負荷
抵抗用ＭＩＳ・ＦＥＴＱＬは、例えばｐチャネル型のＭ
ＩＳ・ＦＥＴで構成されている。なお、図３中のｎＭＩ
Ｓはｎチャネル型のＭＩＳ・ＦＥＴの形成領域を示し、
ｐＭＩＳはｐチャネル型のＭＩＳ・ＦＥＴの形成領域を
示している。本実施の形態では、これら駆動用ＭＩＳ・
ＦＥＴＱｄ、転送用ＭＩＳ・ＦＥＴＱｔおよび負荷抵抗
用ＭＩＳ・ＦＥＴＱＬの設計上のチャネル幅が、論理回
路やＳＲＡＭ周辺回路を構成するＭＩＳ・ＦＥＴ（第２
の電界効果トランジスタ）の設計上のチャネル幅よりも
小さくなっている。なお、設計上とは、誤差を含むこと
を意味している。
【００３１】転送用ＭＩＳ・ＦＥＴＱｔはｎ型の半導体
領域５およびゲート電極６ｇt を有しており、駆動用Ｍ
ＩＳ・ＦＥＴＱｄはｎ型の半導体領域５およびゲート電
極６ｇd を有しており、さらに、負荷抵抗用ＭＩＳ・Ｆ
ＥＴＱＬはｐ型の半導体領域７およびゲート電極６ｇL
を有している。
領域５およびゲート電極６ｇt を有しており、駆動用Ｍ
ＩＳ・ＦＥＴＱｄはｎ型の半導体領域５およびゲート電
極６ｇd を有しており、さらに、負荷抵抗用ＭＩＳ・Ｆ
ＥＴＱＬはｐ型の半導体領域７およびゲート電極６ｇL
を有している。
【００３２】ｎ型の半導体領域５は、転送用ＭＩＳ・Ｆ
ＥＴＱｔおよび駆動用ＭＩＳ・ＦＥＴＱｄのソース・ド
レインを形成する領域であり、上記ｐウエルに、例えば
リン（Ｐ）またはヒ素（Ａｓ）が導入され形成されてい
る。このｎ型の半導体領域５の一方は転送用ＭＩＳ・Ｆ
ＥＴＱｔおよび駆動用ＭＩＳ・ＦＥＴＱｄの共有の領域
となっており、双方のＭＩＳ・ＦＥＴを電気的に接続す
る配線としての機能を有している。転送用ＭＩＳ・ＦＥ
ＴＱｔのｎ型の半導体領域５の他方は、データ線用の接
続孔８Ａを通じてデータ線ＤＬ（図４参照）と電気的に
接続されている。このデータ線ＤＬは、例えばアルミニ
ウムまたはアルミニウム−シリコン−銅合金等からな
り、第２配線層に形成されている。また、転送用ＭＩＳ
・ＦＥＴＱｔと駆動用ＭＩＳ・ＦＥＴＱｄとの共有のｎ
型の半導体領域５は、接続孔８Ｂを通じて、対となる他
の駆動用ＭＩＳ・ＦＥＴＱｄおよび負荷抵抗用ＭＩＳ・
ＦＥＴＱＬのゲート電極６ｇd,６ｇL と接続され、か
つ、第１層配線９Ｌ（図４参照）と電気的に接続されて
いる。この第１層配線９Ｌは、例えばアルミニウムまた
はアルミニウム−シリコン−銅合金等からなり、接続孔
８Ｃを通じて負荷抵抗用ＭＩＳ・ＦＥＴＱＬの一方のｐ
型の半導体領域７と電気的に接続されている。さらに、
駆動用ＭＩＳ・ＦＥＴＱｄのｎ型の半導体領域５の他方
は、接続孔８Ｄを通じて低電位側の電源ＧＮＤ（図２参
照）用の第１層配線９ＬG （図４参照）と電気的に接続
されている。また、負荷抵抗用ＭＩＳ・ＦＥＴＱＬの他
方のｐ型の半導体領域７は、接続孔８Ｅを通じて高電位
側の電源Ｖｄｄ（図２参照）用の第１層配線９ＬV （図
４参照）と電気的に接続されている。
ＥＴＱｔおよび駆動用ＭＩＳ・ＦＥＴＱｄのソース・ド
レインを形成する領域であり、上記ｐウエルに、例えば
リン（Ｐ）またはヒ素（Ａｓ）が導入され形成されてい
る。このｎ型の半導体領域５の一方は転送用ＭＩＳ・Ｆ
ＥＴＱｔおよび駆動用ＭＩＳ・ＦＥＴＱｄの共有の領域
となっており、双方のＭＩＳ・ＦＥＴを電気的に接続す
る配線としての機能を有している。転送用ＭＩＳ・ＦＥ
ＴＱｔのｎ型の半導体領域５の他方は、データ線用の接
続孔８Ａを通じてデータ線ＤＬ（図４参照）と電気的に
接続されている。このデータ線ＤＬは、例えばアルミニ
ウムまたはアルミニウム−シリコン−銅合金等からな
り、第２配線層に形成されている。また、転送用ＭＩＳ
・ＦＥＴＱｔと駆動用ＭＩＳ・ＦＥＴＱｄとの共有のｎ
型の半導体領域５は、接続孔８Ｂを通じて、対となる他
の駆動用ＭＩＳ・ＦＥＴＱｄおよび負荷抵抗用ＭＩＳ・
ＦＥＴＱＬのゲート電極６ｇd,６ｇL と接続され、か
つ、第１層配線９Ｌ（図４参照）と電気的に接続されて
いる。この第１層配線９Ｌは、例えばアルミニウムまた
はアルミニウム−シリコン−銅合金等からなり、接続孔
８Ｃを通じて負荷抵抗用ＭＩＳ・ＦＥＴＱＬの一方のｐ
型の半導体領域７と電気的に接続されている。さらに、
駆動用ＭＩＳ・ＦＥＴＱｄのｎ型の半導体領域５の他方
は、接続孔８Ｄを通じて低電位側の電源ＧＮＤ（図２参
照）用の第１層配線９ＬG （図４参照）と電気的に接続
されている。また、負荷抵抗用ＭＩＳ・ＦＥＴＱＬの他
方のｐ型の半導体領域７は、接続孔８Ｅを通じて高電位
側の電源Ｖｄｄ（図２参照）用の第１層配線９ＬV （図
４参照）と電気的に接続されている。
【００３３】転送用ＭＩＳ・ＦＥＴＱｔのゲート電極６
ｇt は、ワード線ＷＬの一部で構成されており、図３の
横方向に延びる平面帯状のパターンで形成されている。
また、駆動用ＭＩＳ・ＦＥＴＱｄおよび負荷抵抗用ＭＩ
Ｓ・ＦＥＴＱＬのゲート電極６ｇd,６ｇL は一体的なゲ
ートパターンの一部に形成されている。このゲートパタ
ーンは、その一部が、ゲート電極６ｇd,６ｇL 同士を繋
ぐゲートパターン部分に対して斜め方向に延び、全体的
に平面Ｙ字状に形成されている。そのゲートパターンの
斜方延在部の端部は上記接続孔８Ｂを通じてｎ型の半導
体領域５および第１層配線９Ｌと電気的に接続されてお
り、配線としての機能を有している。そして、１つのメ
モリセルＭＣは、図３の横方向に隣接する２個のゲート
パターンを有している。これらゲート電極６ｇt,６ｇd,
６ｇL は、後述するゲート絶縁膜上に形成されており、
例えば低抵抗ポリシリコンの単体膜、低抵抗ポリシリコ
ン膜上にタングステンシリサイド等のようなシリサイド
層を設けた積層膜または低抵抗ポリシリコン膜上に窒化
チタンや窒化タングステン等を介してタングステン等の
ような金属膜を設けた積層膜で構成されている。
ｇt は、ワード線ＷＬの一部で構成されており、図３の
横方向に延びる平面帯状のパターンで形成されている。
また、駆動用ＭＩＳ・ＦＥＴＱｄおよび負荷抵抗用ＭＩ
Ｓ・ＦＥＴＱＬのゲート電極６ｇd,６ｇL は一体的なゲ
ートパターンの一部に形成されている。このゲートパタ
ーンは、その一部が、ゲート電極６ｇd,６ｇL 同士を繋
ぐゲートパターン部分に対して斜め方向に延び、全体的
に平面Ｙ字状に形成されている。そのゲートパターンの
斜方延在部の端部は上記接続孔８Ｂを通じてｎ型の半導
体領域５および第１層配線９Ｌと電気的に接続されてお
り、配線としての機能を有している。そして、１つのメ
モリセルＭＣは、図３の横方向に隣接する２個のゲート
パターンを有している。これらゲート電極６ｇt,６ｇd,
６ｇL は、後述するゲート絶縁膜上に形成されており、
例えば低抵抗ポリシリコンの単体膜、低抵抗ポリシリコ
ン膜上にタングステンシリサイド等のようなシリサイド
層を設けた積層膜または低抵抗ポリシリコン膜上に窒化
チタンや窒化タングステン等を介してタングステン等の
ような金属膜を設けた積層膜で構成されている。
【００３４】次に、本実施の形態の半導体集積回路装置
の製造方法の一例を図５〜図１７によって説明する。な
お、図中のＩ／Ｏ・ＮＭＩＳは入出力回路形成用のｎチ
ャネル型のＭＩＳ・ＦＥＴの形成領域、Ｉ／Ｏ・ＰＭＩ
Ｓは入出力回路形成用のｐチャネル型のＭＩＳ・ＦＥＴ
の形成領域、論理ＮＭＩＳは論理回路用のｎチャネル型
のＭＩＳ・ＦＥＴの形成領域および論理ＰＭＩＳは論理
回路用のｐチャネル型のＭＩＳ・ＦＥＴの形成領域を意
味している。また、図５〜図１７のメモリセル領域には
駆動用ＭＩＳ・ＦＥＴおよび負荷抵抗用ＭＩＳ・ＦＥＴ
の形成領域が例示されている。
の製造方法の一例を図５〜図１７によって説明する。な
お、図中のＩ／Ｏ・ＮＭＩＳは入出力回路形成用のｎチ
ャネル型のＭＩＳ・ＦＥＴの形成領域、Ｉ／Ｏ・ＰＭＩ
Ｓは入出力回路形成用のｐチャネル型のＭＩＳ・ＦＥＴ
の形成領域、論理ＮＭＩＳは論理回路用のｎチャネル型
のＭＩＳ・ＦＥＴの形成領域および論理ＰＭＩＳは論理
回路用のｐチャネル型のＭＩＳ・ＦＥＴの形成領域を意
味している。また、図５〜図１７のメモリセル領域には
駆動用ＭＩＳ・ＦＥＴおよび負荷抵抗用ＭＩＳ・ＦＥＴ
の形成領域が例示されている。
【００３５】まず、図５に示すように、例えばｐ型で比
抵抗が１０Ωcm程度の半導体基板（この段階では半導体
ウエハ）３を８００℃程度でウェット酸化してその表面
に膜厚１０nm程度の薄い酸化シリコン膜１０を形成した
後、その上にＣＶＤ（Chemical Vapor Deposition ）法
で膜厚２００nm程度の窒化シリコン膜１１を堆積する。
酸化シリコン膜１０は、後の工程で素子分離溝の内部に
埋め込まれる酸化シリコン膜をシンタリング（焼き締
め）するときなどに半導体基板３に加わるストレスを緩
和するために形成される。窒化シリコン膜１１は酸化さ
れ難い性質を持つので、その下部（活性領域）の基板表
面の酸化を防止するマスクとして利用される。
抵抗が１０Ωcm程度の半導体基板（この段階では半導体
ウエハ）３を８００℃程度でウェット酸化してその表面
に膜厚１０nm程度の薄い酸化シリコン膜１０を形成した
後、その上にＣＶＤ（Chemical Vapor Deposition ）法
で膜厚２００nm程度の窒化シリコン膜１１を堆積する。
酸化シリコン膜１０は、後の工程で素子分離溝の内部に
埋め込まれる酸化シリコン膜をシンタリング（焼き締
め）するときなどに半導体基板３に加わるストレスを緩
和するために形成される。窒化シリコン膜１１は酸化さ
れ難い性質を持つので、その下部（活性領域）の基板表
面の酸化を防止するマスクとして利用される。
【００３６】続いて、フォトレジスト膜をマスクにして
窒化シリコン膜１１、酸化シリコン膜１０および半導体
基板３をドライエッチングすることにより、素子分離領
域の半導体基板３に深さ３００〜４００nm程度の分離溝
４ａを形成する。分離溝４ａを形成するには、フォトレ
ジスト膜をマスクにして窒化シリコン膜１１をドライエ
ッチングし、次いでフォトレジスト膜を除去した後、パ
ターニングされた窒化シリコン膜１１をマスクにして酸
化シリコン膜１０および半導体基板３をドライエッチン
グしても良い。
窒化シリコン膜１１、酸化シリコン膜１０および半導体
基板３をドライエッチングすることにより、素子分離領
域の半導体基板３に深さ３００〜４００nm程度の分離溝
４ａを形成する。分離溝４ａを形成するには、フォトレ
ジスト膜をマスクにして窒化シリコン膜１１をドライエ
ッチングし、次いでフォトレジスト膜を除去した後、パ
ターニングされた窒化シリコン膜１１をマスクにして酸
化シリコン膜１０および半導体基板３をドライエッチン
グしても良い。
【００３７】次に、本実施の形態においては、ＳＲＡＭ
のメモリセルを構成する駆動用ＭＩＳ・ＦＥＴ、転送用
ＭＩＳ・ＦＥＴおよび負荷抵抗用ＭＩＳ・ＦＥＴのＶｔ
ｈをＳＲＡＭ周辺回路や論理回路の所定のＭＩＳ・ＦＥ
ＴのＶｔｈよりも相対的かつ意識的に高くすべく、以下
の処理を行う（以下、第１の処理という）。
のメモリセルを構成する駆動用ＭＩＳ・ＦＥＴ、転送用
ＭＩＳ・ＦＥＴおよび負荷抵抗用ＭＩＳ・ＦＥＴのＶｔ
ｈをＳＲＡＭ周辺回路や論理回路の所定のＭＩＳ・ＦＥ
ＴのＶｔｈよりも相対的かつ意識的に高くすべく、以下
の処理を行う（以下、第１の処理という）。
【００３８】まず、分離溝形成用のフォトレジスト膜を
除去した後、駆動用ＭＩＳ・ＦＥＴおよび転送用ＭＩＳ
・ＦＥＴのＶｔｈを相対的かつ意識的に高くすべく、図
６に示すように、半導体基板３上に駆動用ＭＩＳ・ＦＥ
ＴＱｄの形成領域および転送用ＭＩＳ・ＦＥＴＱｔの形
成領域が露出され、それ以外の領域が被覆されるような
フォトレジストパターン１２Ａを形成する。なお、図６
は図３と同じメモリセル領域を示すものである。この図
６の段階では未だ素子等は形成されていないが、フォト
レジストパターン１２Ａの形成位置関係を分かり易くす
るため図示してある。また、図６においては図面を見易
くするためフォトレジストパターン１２Ａにハッチング
を付す。また、フォトレジストパターン１２Ａのパター
ン形状は、これに限定されるものではなく、例えば駆動
用ＭＩＳ・ＦＥＴＱｄおよび転送用ＭＩＳ・ＦＥＴＱｔ
の形成領域と、半導体基板３に形成するｎチャネル型の
ＭＩＳ・ＦＥＴであって特にソース・ドレイン間のリー
ク電流を抑制することが必要とされるＭＩＳ・ＦＥＴの
形成領域とが露出され、それ以外の領域が被覆されるよ
うなパターン形状に形成しても良い。
除去した後、駆動用ＭＩＳ・ＦＥＴおよび転送用ＭＩＳ
・ＦＥＴのＶｔｈを相対的かつ意識的に高くすべく、図
６に示すように、半導体基板３上に駆動用ＭＩＳ・ＦＥ
ＴＱｄの形成領域および転送用ＭＩＳ・ＦＥＴＱｔの形
成領域が露出され、それ以外の領域が被覆されるような
フォトレジストパターン１２Ａを形成する。なお、図６
は図３と同じメモリセル領域を示すものである。この図
６の段階では未だ素子等は形成されていないが、フォト
レジストパターン１２Ａの形成位置関係を分かり易くす
るため図示してある。また、図６においては図面を見易
くするためフォトレジストパターン１２Ａにハッチング
を付す。また、フォトレジストパターン１２Ａのパター
ン形状は、これに限定されるものではなく、例えば駆動
用ＭＩＳ・ＦＥＴＱｄおよび転送用ＭＩＳ・ＦＥＴＱｔ
の形成領域と、半導体基板３に形成するｎチャネル型の
ＭＩＳ・ＦＥＴであって特にソース・ドレイン間のリー
ク電流を抑制することが必要とされるＭＩＳ・ＦＥＴの
形成領域とが露出され、それ以外の領域が被覆されるよ
うなパターン形状に形成しても良い。
【００３９】続いて、フォトレジストパターン１２Ａを
マスクとして、例えば２フッ化ホウ素（ＢＦ2 ）を半導
体基板３にイオン打ち込みする。この際の条件は、特に
限定されるものではないが、例えば次の通りである。す
なわち、イオン打ち込みエネルギーは、４０ｋｅＶ程
度、ドーズ量は、１×１０12／ｃｍ2 程度、イオン打ち
込み角度は、１０度程度である。イオン打ち込み角度を
つけている理由は、不純物イオンを分離溝４ａの側面に
も導入することで、活性領域全体においてＶｔｈを上昇
させるためである。なお、イオン打ち込み角度とは、半
導体基板３の主面に対する不純物イオンの入射角度であ
る。
マスクとして、例えば２フッ化ホウ素（ＢＦ2 ）を半導
体基板３にイオン打ち込みする。この際の条件は、特に
限定されるものではないが、例えば次の通りである。す
なわち、イオン打ち込みエネルギーは、４０ｋｅＶ程
度、ドーズ量は、１×１０12／ｃｍ2 程度、イオン打ち
込み角度は、１０度程度である。イオン打ち込み角度を
つけている理由は、不純物イオンを分離溝４ａの側面に
も導入することで、活性領域全体においてＶｔｈを上昇
させるためである。なお、イオン打ち込み角度とは、半
導体基板３の主面に対する不純物イオンの入射角度であ
る。
【００４０】次いで、フォトレジストパターン１２Ａを
除去した後、負荷抵抗用ＭＩＳ・ＦＥＴＱＬのＶｔｈを
相対的かつ意識的に高くすべく、図７に示すように、半
導体基板３上に負荷抵抗用ＭＩＳ・ＦＥＴＱＬの形成領
域が露出され、それ以外の領域が被覆されるようなフォ
トレジストパターン１２Ｂを形成する。なお、図７も図
３と同じメモリセル領域を示すものであり、この段階で
は未だ素子等は形成されていないが、フォトレジストパ
ターン１２Ｂの形成位置関係を分かり易くするため図示
してある。また、図７においても図面を見易くするため
フォトレジストパターン１２Ｂにハッチングを付す。ま
た、フォトレジストパターン１２Ｂのパターン形状は、
これに限定されるものではなく、例えば負荷抵抗用ＭＩ
Ｓ・ＦＥＴＱＬの形成領域と、半導体基板３に形成する
ｐチャネル型のＭＩＳ・ＦＥＴであって特にソース・ド
レイン間のリーク電流を抑制することが必要とされるＭ
ＩＳ・ＦＥＴの形成領域とが露出され、それ以外の領域
が被覆されるようなパターン形状に形成しても良い。
除去した後、負荷抵抗用ＭＩＳ・ＦＥＴＱＬのＶｔｈを
相対的かつ意識的に高くすべく、図７に示すように、半
導体基板３上に負荷抵抗用ＭＩＳ・ＦＥＴＱＬの形成領
域が露出され、それ以外の領域が被覆されるようなフォ
トレジストパターン１２Ｂを形成する。なお、図７も図
３と同じメモリセル領域を示すものであり、この段階で
は未だ素子等は形成されていないが、フォトレジストパ
ターン１２Ｂの形成位置関係を分かり易くするため図示
してある。また、図７においても図面を見易くするため
フォトレジストパターン１２Ｂにハッチングを付す。ま
た、フォトレジストパターン１２Ｂのパターン形状は、
これに限定されるものではなく、例えば負荷抵抗用ＭＩ
Ｓ・ＦＥＴＱＬの形成領域と、半導体基板３に形成する
ｐチャネル型のＭＩＳ・ＦＥＴであって特にソース・ド
レイン間のリーク電流を抑制することが必要とされるＭ
ＩＳ・ＦＥＴの形成領域とが露出され、それ以外の領域
が被覆されるようなパターン形状に形成しても良い。
【００４１】続いて、フォトレジストパターン１２Ｂを
マスクとして、例えばリン（Ｐ）を半導体基板にイオン
打ち込みする。この際の条件は、特に限定されるもので
はないが、上記した駆動用ＭＩＳ・ＦＥＴＱｄのＶｔｈ
を相対的かつ意識的に上昇させるための不純物導入条件
と同じで良い。その後、フォトレジストパターン１２Ｂ
を除去する。
マスクとして、例えばリン（Ｐ）を半導体基板にイオン
打ち込みする。この際の条件は、特に限定されるもので
はないが、上記した駆動用ＭＩＳ・ＦＥＴＱｄのＶｔｈ
を相対的かつ意識的に上昇させるための不純物導入条件
と同じで良い。その後、フォトレジストパターン１２Ｂ
を除去する。
【００４２】なお、上述のような駆動用ＭＩＳ・ＦＥＴ
Ｑｄ等のＶｔｈを上昇させるための不純物導入工程と、
負荷抵抗用ＭＩＳ・ＦＥＴＱＬのＶｔｈを上昇させるた
めの不純物導入工程との順序は逆でも良い。
Ｑｄ等のＶｔｈを上昇させるための不純物導入工程と、
負荷抵抗用ＭＩＳ・ＦＥＴＱＬのＶｔｈを上昇させるた
めの不純物導入工程との順序は逆でも良い。
【００４３】このような一連の処理を施すことにより、
駆動用ＭＩＳ・ＦＥＴＱｄ、転送用ＭＩＳ・ＦＥＴＱｔ
および負荷抵抗用ＭＩＳ・ＦＥＴＱＬのＶｔｈを相対的
かつ意識的に上昇させる。
駆動用ＭＩＳ・ＦＥＴＱｄ、転送用ＭＩＳ・ＦＥＴＱｔ
および負荷抵抗用ＭＩＳ・ＦＥＴＱＬのＶｔｈを相対的
かつ意識的に上昇させる。
【００４４】このような第１の処理の後、前記エッチン
グで分離溝４ａの内壁に生じたダメージ層を除去するた
めに、半導体基板３を１０００℃程度でドライ酸化して
分離溝４ａの内壁に膜厚３０nm程度の薄い酸化シリコン
膜を形成する。続いて、図８に示すように、半導体基板
３上に膜厚４００nm程度の酸化シリコン膜１３を堆積し
た後、半導体基板３をウェット酸化することにより、分
離溝４ａに埋め込んだ酸化シリコン膜１３の膜質を改善
するためのシンタリング（焼き締め）を行う。この酸化
シリコン膜１３は、例えばオゾン（Ｏ3 ）とテトラエト
キシシラン（ＴＥＯＳ）とをソースガスに用いたプラズ
マＣＶＤ法で堆積する。
グで分離溝４ａの内壁に生じたダメージ層を除去するた
めに、半導体基板３を１０００℃程度でドライ酸化して
分離溝４ａの内壁に膜厚３０nm程度の薄い酸化シリコン
膜を形成する。続いて、図８に示すように、半導体基板
３上に膜厚４００nm程度の酸化シリコン膜１３を堆積し
た後、半導体基板３をウェット酸化することにより、分
離溝４ａに埋め込んだ酸化シリコン膜１３の膜質を改善
するためのシンタリング（焼き締め）を行う。この酸化
シリコン膜１３は、例えばオゾン（Ｏ3 ）とテトラエト
キシシラン（ＴＥＯＳ）とをソースガスに用いたプラズ
マＣＶＤ法で堆積する。
【００４５】次いで、その酸化シリコン膜１３の上部に
ＣＶＤ法で膜厚２００nm程度の窒化シリコン膜を堆積し
た後、フォトレジスト膜をマスクにして窒化シリコン膜
をドライエッチングすることにより、例えばメモリアレ
イと周辺回路の境界部のように、相対的に広い面積の分
離溝４ａの上部のみに窒化シリコン膜１４を残す。分離
溝４ａの上部に残った窒化シリコン膜１４は、次の工程
で酸化シリコン膜１３を化学的機械研磨(Chemical Mech
anical Polishing; ＣＭＰ) 法で研磨して平坦化する
際、相対的に広い面積の分離溝４ａの内部の酸化シリコ
ン膜１３が相対的に狭い面積の分離溝４ａの内部の酸化
シリコン膜１３に比べて深く研磨される現象（ディッシ
ング；dishing ）を防止するために形成される。
ＣＶＤ法で膜厚２００nm程度の窒化シリコン膜を堆積し
た後、フォトレジスト膜をマスクにして窒化シリコン膜
をドライエッチングすることにより、例えばメモリアレ
イと周辺回路の境界部のように、相対的に広い面積の分
離溝４ａの上部のみに窒化シリコン膜１４を残す。分離
溝４ａの上部に残った窒化シリコン膜１４は、次の工程
で酸化シリコン膜１３を化学的機械研磨(Chemical Mech
anical Polishing; ＣＭＰ) 法で研磨して平坦化する
際、相対的に広い面積の分離溝４ａの内部の酸化シリコ
ン膜１３が相対的に狭い面積の分離溝４ａの内部の酸化
シリコン膜１３に比べて深く研磨される現象（ディッシ
ング；dishing ）を防止するために形成される。
【００４６】続いて、窒化シリコン膜１４のパターニン
グ用のフォトレジスト膜を除去した後、窒化シリコン膜
１１, １４をストッパに用いたＣＭＰ法で酸化シリコン
膜１３を研磨して分離溝４ａの内部に残すことにより分
離部４を形成する。本実施の形態では、分離部４の構造
として溝型の分離構造を採用しているので通常ならば逆
狭チャネル特性によりメモリセルを構成するＭＩＳ・Ｆ
ＥＴのＶｔｈが低下してしまうはずであるが、上記第１
の処理または後述するようなメモリセルを構成するＭＩ
Ｓ・ＦＥＴのＶｔｈを相対的かつ意識的に上昇させるた
めの処理を施しているので、そのような問題も生じな
い。
グ用のフォトレジスト膜を除去した後、窒化シリコン膜
１１, １４をストッパに用いたＣＭＰ法で酸化シリコン
膜１３を研磨して分離溝４ａの内部に残すことにより分
離部４を形成する。本実施の形態では、分離部４の構造
として溝型の分離構造を採用しているので通常ならば逆
狭チャネル特性によりメモリセルを構成するＭＩＳ・Ｆ
ＥＴのＶｔｈが低下してしまうはずであるが、上記第１
の処理または後述するようなメモリセルを構成するＭＩ
Ｓ・ＦＥＴのＶｔｈを相対的かつ意識的に上昇させるた
めの処理を施しているので、そのような問題も生じな
い。
【００４７】その後、窒化シリコン膜１１, １４を除去
し、半導体基板３に対してプレ酸化処理を施し、厚さ１
０ｎｍ程度のゲート絶縁膜を半導体基板３上に形成す
る。その後、図９に示すように、半導体基板３の主面上
に、埋込領域が露出され、それ以外の領域が被覆される
ようなフォトレジストパターン１２Ｃを形成した後、半
導体基板３にｎ型の埋込領域１５を形成すべく、そのフ
ォトレジストパターン１２Ｃをマスクとして、例えばリ
ンを半導体基板３にイオン打ち込みする。なお、この段
階では不純物の活性化等のための熱処理を半導体基板３
に施していないのでｎ型の埋込領域１５は形成されてい
ないが、説明を分かり易くするために図示する。
し、半導体基板３に対してプレ酸化処理を施し、厚さ１
０ｎｍ程度のゲート絶縁膜を半導体基板３上に形成す
る。その後、図９に示すように、半導体基板３の主面上
に、埋込領域が露出され、それ以外の領域が被覆される
ようなフォトレジストパターン１２Ｃを形成した後、半
導体基板３にｎ型の埋込領域１５を形成すべく、そのフ
ォトレジストパターン１２Ｃをマスクとして、例えばリ
ンを半導体基板３にイオン打ち込みする。なお、この段
階では不純物の活性化等のための熱処理を半導体基板３
に施していないのでｎ型の埋込領域１５は形成されてい
ないが、説明を分かり易くするために図示する。
【００４８】次いで、そのフォトレジストパターン１２
Ｃを除去した後、半導体基板３の主面上に、全領域にお
けるｎウエル領域が露出され、それ以外の領域が被覆さ
れるようなフォトレジストパターンを形成する。続い
て、そのフォトレジストパターンをマスクとして、半導
体基板３に、例えばリンをイオン打ち込みする。ここで
は、少なくともｎウエル１６ＮＷを形成するための上記
不純物の導入工程と、メモリセル領域以外のｎウエル１
６ＮＷに形成されるＭＩＳ・ＦＥＴのＶｔｈを設定する
ための上記不純物の導入工程との２種の不純物導入工程
をそれぞれ別々に行う。その後、そのフォトレジストパ
ターンを除去する。
Ｃを除去した後、半導体基板３の主面上に、全領域にお
けるｎウエル領域が露出され、それ以外の領域が被覆さ
れるようなフォトレジストパターンを形成する。続い
て、そのフォトレジストパターンをマスクとして、半導
体基板３に、例えばリンをイオン打ち込みする。ここで
は、少なくともｎウエル１６ＮＷを形成するための上記
不純物の導入工程と、メモリセル領域以外のｎウエル１
６ＮＷに形成されるＭＩＳ・ＦＥＴのＶｔｈを設定する
ための上記不純物の導入工程との２種の不純物導入工程
をそれぞれ別々に行う。その後、そのフォトレジストパ
ターンを除去する。
【００４９】次いで、図１０に示すように、半導体基板
３の主面上に、全領域におけるｐウエル領域が露出さ
れ、それ以外の領域が被覆されるようなフォトレジスト
パターン１２Ｄを形成する。続いて、そのフォトレジス
トパターン１２Ｄをマスクとして、半導体基板３に、例
えばホウ素または２フッ化ホウ素をイオン打ち込みす
る。ここでは、少なくともｐウエル１６ＰＷを形成する
ための上記不純物の導入工程と、メモリセル領域以外の
ｐウエル１６ＰＷに形成されるＭＩＳ・ＦＥＴのＶｔｈ
を設定するための上記不純物の導入工程との２種の不純
物導入工程をそれぞれ別々に行う。その後、そのフォト
レジストパターン１２Ｄを除去する。
３の主面上に、全領域におけるｐウエル領域が露出さ
れ、それ以外の領域が被覆されるようなフォトレジスト
パターン１２Ｄを形成する。続いて、そのフォトレジス
トパターン１２Ｄをマスクとして、半導体基板３に、例
えばホウ素または２フッ化ホウ素をイオン打ち込みす
る。ここでは、少なくともｐウエル１６ＰＷを形成する
ための上記不純物の導入工程と、メモリセル領域以外の
ｐウエル１６ＰＷに形成されるＭＩＳ・ＦＥＴのＶｔｈ
を設定するための上記不純物の導入工程との２種の不純
物導入工程をそれぞれ別々に行う。その後、そのフォト
レジストパターン１２Ｄを除去する。
【００５０】ここで、上記ウエル等の不純物導入工程の
後、上記した第１の処理に代えて、上記駆動用ＭＩＳ・
ＦＥＴ、転送用ＭＩＳ・ＦＥＴおよび負荷抵抗用ＭＩＳ
・ＦＥＴのＶｔｈを、ＳＲＡＭ周辺回路や論理回路の所
定のＭＩＳ・ＦＥＴのＶｔｈよりも相対的かつ意識的に
高くすべく、以下の処理を行っても良い（以下、第２の
処理という）。
後、上記した第１の処理に代えて、上記駆動用ＭＩＳ・
ＦＥＴ、転送用ＭＩＳ・ＦＥＴおよび負荷抵抗用ＭＩＳ
・ＦＥＴのＶｔｈを、ＳＲＡＭ周辺回路や論理回路の所
定のＭＩＳ・ＦＥＴのＶｔｈよりも相対的かつ意識的に
高くすべく、以下の処理を行っても良い（以下、第２の
処理という）。
【００５１】まず、駆動用ＭＩＳ・ＦＥＴおよび転送用
ＭＩＳ・ＦＥＴのＶｔｈを相対的かつ意識的に高くすべ
く、上記図６に示したフォトレジストパターン１２Ａ
（またはその変形例のフォトレジストパターン）を形成
する。なお、この段階においても素子等は形成されてい
ないが、フォトレジストパターン１２Ａの形成位置関係
を分かり易くするため図示する。
ＭＩＳ・ＦＥＴのＶｔｈを相対的かつ意識的に高くすべ
く、上記図６に示したフォトレジストパターン１２Ａ
（またはその変形例のフォトレジストパターン）を形成
する。なお、この段階においても素子等は形成されてい
ないが、フォトレジストパターン１２Ａの形成位置関係
を分かり易くするため図示する。
【００５２】続いて、そのフォトレジストパターン１２
Ａをマスクとして、例えば２フッ化ホウ素（ＢＦ2 ）を
半導体基板３にイオン打ち込みする。この際の条件は、
特に限定されるものではないが、例えば次の通りであ
る。すなわち、イオン打ち込みエネルギーは、６０ｋｅ
Ｖ程度、ドーズ量は、３×１０12／ｃｍ2 程度、イオン
打ち込み角度は、９０度（すなわち、半導体基板３の主
面に対して垂直）程度である。
Ａをマスクとして、例えば２フッ化ホウ素（ＢＦ2 ）を
半導体基板３にイオン打ち込みする。この際の条件は、
特に限定されるものではないが、例えば次の通りであ
る。すなわち、イオン打ち込みエネルギーは、６０ｋｅ
Ｖ程度、ドーズ量は、３×１０12／ｃｍ2 程度、イオン
打ち込み角度は、９０度（すなわち、半導体基板３の主
面に対して垂直）程度である。
【００５３】次いで、フォトレジストパターン１２Ａを
除去した後、負荷抵抗用ＭＩＳ・ＦＥＴＱＬのＶｔｈを
相対的かつ意識的に高くすべく、上記図７に示したフォ
トレジストパターン１２Ｂ（またはその変形例）を形成
する。なお、この段階においても素子等は形成されてい
ないが、フォトレジストパターン１２Ｂの形成位置関係
を分かり易くするため図示する。
除去した後、負荷抵抗用ＭＩＳ・ＦＥＴＱＬのＶｔｈを
相対的かつ意識的に高くすべく、上記図７に示したフォ
トレジストパターン１２Ｂ（またはその変形例）を形成
する。なお、この段階においても素子等は形成されてい
ないが、フォトレジストパターン１２Ｂの形成位置関係
を分かり易くするため図示する。
【００５４】続いて、フォトレジストパターン１２Ｂを
マスクとして、例えばリン（Ｐ）を半導体基板３にイオ
ン打ち込みする。この際の条件は、特に限定されるもの
ではないが、イオン打ち込みエネルギーが、例えば４０
ｋｅＶ程度である他は、この第２の処理における上記駆
動用ＭＩＳ・ＦＥＴＱｔ等のＶｔｈを上昇させるための
不純物導入条件と同じで良い。
マスクとして、例えばリン（Ｐ）を半導体基板３にイオ
ン打ち込みする。この際の条件は、特に限定されるもの
ではないが、イオン打ち込みエネルギーが、例えば４０
ｋｅＶ程度である他は、この第２の処理における上記駆
動用ＭＩＳ・ＦＥＴＱｔ等のＶｔｈを上昇させるための
不純物導入条件と同じで良い。
【００５５】なお、この場合も上記した駆動用ＭＩＳ・
ＦＥＴＱｄ等におけるＶｔｈを上昇させるための不純物
導入工程と、負荷抵抗用ＭＩＳ・ＦＥＴＱＬにおけるＶ
ｔｈを上昇させるための不純物導入工程との順序は逆で
も良い。
ＦＥＴＱｄ等におけるＶｔｈを上昇させるための不純物
導入工程と、負荷抵抗用ＭＩＳ・ＦＥＴＱＬにおけるＶ
ｔｈを上昇させるための不純物導入工程との順序は逆で
も良い。
【００５６】このような一連の処理を施すことにより、
駆動用ＭＩＳ・ＦＥＴＱｄ、転送用ＭＩＳ・ＦＥＴＱｔ
および負荷抵抗用ＭＩＳ・ＦＥＴＱＬのＶｔｈを相対的
かつ意識的に上昇させる。
駆動用ＭＩＳ・ＦＥＴＱｄ、転送用ＭＩＳ・ＦＥＴＱｔ
および負荷抵抗用ＭＩＳ・ＦＥＴＱＬのＶｔｈを相対的
かつ意識的に上昇させる。
【００５７】このような第２の処理の後、半導体基板３
に対して熱処理を施すことにより、半導体基板３に導入
した不純物の活性化等を行い、半導体基板３にｎウエル
１６ＮＷ、ｐウエル１６ＰＷおよびｎ型の埋込領域１５
を形成する。
に対して熱処理を施すことにより、半導体基板３に導入
した不純物の活性化等を行い、半導体基板３にｎウエル
１６ＮＷ、ｐウエル１６ＰＷおよびｎ型の埋込領域１５
を形成する。
【００５８】続いて、ゲート絶縁膜の形成工程に移行す
るが、本実施の形態においては、そのゲート絶縁膜の形
成工程に先立って、上記駆動用ＭＩＳ・ＦＥＴ、転送用
ＭＩＳ・ＦＥＴおよび負荷抵抗用ＭＩＳ・ＦＥＴのＶｔ
ｈを、ＳＲＡＭ周辺回路や論理回路の所定のＭＩＳ・Ｆ
ＥＴのＶｔｈよりも相対的かつ意識的に高くすべく、上
記した第１の処理または第２の処理に代えて以下の処理
を行っても良い（以下、第３の処理という）。
るが、本実施の形態においては、そのゲート絶縁膜の形
成工程に先立って、上記駆動用ＭＩＳ・ＦＥＴ、転送用
ＭＩＳ・ＦＥＴおよび負荷抵抗用ＭＩＳ・ＦＥＴのＶｔ
ｈを、ＳＲＡＭ周辺回路や論理回路の所定のＭＩＳ・Ｆ
ＥＴのＶｔｈよりも相対的かつ意識的に高くすべく、上
記した第１の処理または第２の処理に代えて以下の処理
を行っても良い（以下、第３の処理という）。
【００５９】まず、半導体基板３上に、周辺回路領域お
よび論理回路領域において、動作速度の高速化が要求さ
れるＭＩＳ・ＦＥＴの形成領域が露出され、かつ、メモ
リセル領域の全領域、周辺回路領域および論理回路領域
においてソース・ドレイン間のリーク電流を抑えること
が要求されるＭＩＳ・ＦＥＴの形成領域が被覆されるよ
うなフォトレジストパターンを形成する。
よび論理回路領域において、動作速度の高速化が要求さ
れるＭＩＳ・ＦＥＴの形成領域が露出され、かつ、メモ
リセル領域の全領域、周辺回路領域および論理回路領域
においてソース・ドレイン間のリーク電流を抑えること
が要求されるＭＩＳ・ＦＥＴの形成領域が被覆されるよ
うなフォトレジストパターンを形成する。
【００６０】続いて、そのフォトレジストパターンをマ
スクとして、例えば窒素（Ｎ）を半導体基板３にイオン
打ち込みする。この際の条件は、特に限定されるもので
はないが、例えば次の通りである。すなわち、イオン打
ち込みエネルギーは、５ｋｅＶ程度、ドーズ量は、４×
１０14／ｃｍ2 程度、イオン打ち込み角度は、９０度程
度である。
スクとして、例えば窒素（Ｎ）を半導体基板３にイオン
打ち込みする。この際の条件は、特に限定されるもので
はないが、例えば次の通りである。すなわち、イオン打
ち込みエネルギーは、５ｋｅＶ程度、ドーズ量は、４×
１０14／ｃｍ2 程度、イオン打ち込み角度は、９０度程
度である。
【００６１】これにより、メモリセル領域における駆動
用ＭＩＳ・ＦＥＴ、転送用ＭＩＳ・ＦＥＴおよび負荷抵
抗用ＭＩＳ・ＦＥＴのＶｔｈを相対的かつ意識的に高く
設定することが可能となっている。これは、次の理由か
らである。すなわち、ゲート絶縁膜に窒素が含有される
とＭＩＳ・ＦＥＴのＶｔｈが下がるからである。また、
窒素が導入された領域ではゲート絶縁膜が窒化し耐酸化
性が増す結果、窒素を導入しなかった領域のゲート絶縁
膜よりも薄くなるので、その面からも窒素を導入した領
域に形成されたゲート絶縁膜を持つＭＩＳ・ＦＥＴの方
が、そうしなかった領域に形成されたゲート絶縁膜を持
つＭＩＳ・ＦＥＴよりもＶｔｈを相対的に低くできる。
用ＭＩＳ・ＦＥＴ、転送用ＭＩＳ・ＦＥＴおよび負荷抵
抗用ＭＩＳ・ＦＥＴのＶｔｈを相対的かつ意識的に高く
設定することが可能となっている。これは、次の理由か
らである。すなわち、ゲート絶縁膜に窒素が含有される
とＭＩＳ・ＦＥＴのＶｔｈが下がるからである。また、
窒素が導入された領域ではゲート絶縁膜が窒化し耐酸化
性が増す結果、窒素を導入しなかった領域のゲート絶縁
膜よりも薄くなるので、その面からも窒素を導入した領
域に形成されたゲート絶縁膜を持つＭＩＳ・ＦＥＴの方
が、そうしなかった領域に形成されたゲート絶縁膜を持
つＭＩＳ・ＦＥＴよりもＶｔｈを相対的に低くできる。
【００６２】また、窒素を導入した領域には、ゲート絶
縁膜と半導体基板３との界面に窒素が偏析される結果、
ゲート絶縁膜の信頼性を向上できるという効果も得られ
る。これは、ゲート絶縁膜が薄くなると、半導体基板３
との熱膨張係数差に起因してゲート絶縁膜と半導体基板
３との接触界面に生じる歪みが顕在化し、ホットキャリ
アの発生を誘発することが知られているが、半導体基板
３との界面に偏析した窒素はこの歪みを緩和するからで
ある。なお、メモリセル領域では、ホットキャリアの問
題が生じ難いので、メモリセル領域に窒素を導入しなく
とも特に不具合は生じない。
縁膜と半導体基板３との界面に窒素が偏析される結果、
ゲート絶縁膜の信頼性を向上できるという効果も得られ
る。これは、ゲート絶縁膜が薄くなると、半導体基板３
との熱膨張係数差に起因してゲート絶縁膜と半導体基板
３との接触界面に生じる歪みが顕在化し、ホットキャリ
アの発生を誘発することが知られているが、半導体基板
３との界面に偏析した窒素はこの歪みを緩和するからで
ある。なお、メモリセル領域では、ホットキャリアの問
題が生じ難いので、メモリセル領域に窒素を導入しなく
とも特に不具合は生じない。
【００６３】なお、本実施の形態では、上記第１の処理
や第２の処理に置き換えて上記第３の処理を行う場合に
ついて説明したが、これに限定されるものではなく、こ
の第３の処理については、第１の処理または第２の処理
と組み合わせて行っても良い。
や第２の処理に置き換えて上記第３の処理を行う場合に
ついて説明したが、これに限定されるものではなく、こ
の第３の処理については、第１の処理または第２の処理
と組み合わせて行っても良い。
【００６４】このような第３の処理の後、例えば次のよ
うなゲート絶縁膜の形成工程に移行する。
うなゲート絶縁膜の形成工程に移行する。
【００６５】まず、半導体基板３に形成される高耐圧Ｍ
ＩＳ・ＦＥＴのゲート絶縁膜を形成するための酸化処理
を施し、半導体基板３の主面上に、例えば厚さ９ｎｍ以
上の相対的に最も厚いゲート絶縁膜を形成する。続い
て、そのゲート絶縁膜上に、高耐圧ＭＩＳ・ＦＥＴの形
成領域が被覆され、それ以外の領域が露出されるような
フォトレジストパターンを形成した後、そのフォトレジ
ストパターンから露出する厚いゲート絶縁膜を除去し、
さらにそのフォトレジストパターンを除去する。
ＩＳ・ＦＥＴのゲート絶縁膜を形成するための酸化処理
を施し、半導体基板３の主面上に、例えば厚さ９ｎｍ以
上の相対的に最も厚いゲート絶縁膜を形成する。続い
て、そのゲート絶縁膜上に、高耐圧ＭＩＳ・ＦＥＴの形
成領域が被覆され、それ以外の領域が露出されるような
フォトレジストパターンを形成した後、そのフォトレジ
ストパターンから露出する厚いゲート絶縁膜を除去し、
さらにそのフォトレジストパターンを除去する。
【００６６】その後、通常は、高耐圧ＭＩＳ・ＦＥＴ以
外のＭＩＳ・ＦＥＴにおけるゲート絶縁膜の形成工程に
移行するが、本実施の形態においては、上記駆動用ＭＩ
Ｓ・ＦＥＴ、転送用ＭＩＳ・ＦＥＴおよび負荷抵抗用Ｍ
ＩＳ・ＦＥＴのＶｔｈを、ＳＲＡＭ周辺回路や論理回路
の所定のＭＩＳ・ＦＥＴのＶｔｈよりも相対的かつ意識
的に高くすべく、上記した第１の処理、第２の処理また
は第３の処理に加えて、以下の処理を行っても良い（以
下、第４の処理という）。
外のＭＩＳ・ＦＥＴにおけるゲート絶縁膜の形成工程に
移行するが、本実施の形態においては、上記駆動用ＭＩ
Ｓ・ＦＥＴ、転送用ＭＩＳ・ＦＥＴおよび負荷抵抗用Ｍ
ＩＳ・ＦＥＴのＶｔｈを、ＳＲＡＭ周辺回路や論理回路
の所定のＭＩＳ・ＦＥＴのＶｔｈよりも相対的かつ意識
的に高くすべく、上記した第１の処理、第２の処理また
は第３の処理に加えて、以下の処理を行っても良い（以
下、第４の処理という）。
【００６７】まず、メモリセルを構成するＭＩＳ・ＦＥ
Ｔおよびソース・ドレイン間のリーク電流の抑制が要求
されるＭＩＳ・ＦＥＴのゲート絶縁膜を形成するための
酸化処理を施し、半導体基板３の主面上に、例えば厚さ
５ｎｍ程度の相対的に中位程度の厚さのゲート絶縁膜を
形成する。このゲート絶縁膜の厚さは、周辺回路領域お
よび論理回路領域において、動作速度の高速化が要求さ
れるＭＩＳ・ＦＥＴの形成領域に形成するゲート絶縁膜
の厚さよりも厚くなるようにする。これにより、メモリ
セルを構成するＭＩＳ・ＦＥＴおよび上記リーク電流の
抑制が要求されるＭＩＳ・ＦＥＴにおけるＶｔｈを相対
的かつ意識的に高くすることが可能となる。
Ｔおよびソース・ドレイン間のリーク電流の抑制が要求
されるＭＩＳ・ＦＥＴのゲート絶縁膜を形成するための
酸化処理を施し、半導体基板３の主面上に、例えば厚さ
５ｎｍ程度の相対的に中位程度の厚さのゲート絶縁膜を
形成する。このゲート絶縁膜の厚さは、周辺回路領域お
よび論理回路領域において、動作速度の高速化が要求さ
れるＭＩＳ・ＦＥＴの形成領域に形成するゲート絶縁膜
の厚さよりも厚くなるようにする。これにより、メモリ
セルを構成するＭＩＳ・ＦＥＴおよび上記リーク電流の
抑制が要求されるＭＩＳ・ＦＥＴにおけるＶｔｈを相対
的かつ意識的に高くすることが可能となる。
【００６８】続いて、その中位程度の厚さのゲート絶縁
膜上に、メモリセル領域の全領域、周辺回路領域および
論理回路領域において上記リーク電流の抑制が要求され
るＭＩＳ・ＦＥＴの形成領域が被覆され、かつ、それ以
外の領域が露出されるようなフォトレジストパターンを
形成した後、そのフォトレジストパターンから露出する
中位程度の厚さのゲート絶縁膜を除去し、さらにそのフ
ォトレジストパターンを除去する。
膜上に、メモリセル領域の全領域、周辺回路領域および
論理回路領域において上記リーク電流の抑制が要求され
るＭＩＳ・ＦＥＴの形成領域が被覆され、かつ、それ以
外の領域が露出されるようなフォトレジストパターンを
形成した後、そのフォトレジストパターンから露出する
中位程度の厚さのゲート絶縁膜を除去し、さらにそのフ
ォトレジストパターンを除去する。
【００６９】その後、半導体基板３に対して、高速動作
が要求されるＭＩＳ・ＦＥＴのゲート絶縁膜を形成する
ための酸化処理を施し、半導体基板３の主面上に、例え
ば厚さが５ｎｍより薄い相対的に最も薄いゲート絶縁膜
を形成する。
が要求されるＭＩＳ・ＦＥＴのゲート絶縁膜を形成する
ための酸化処理を施し、半導体基板３の主面上に、例え
ば厚さが５ｎｍより薄い相対的に最も薄いゲート絶縁膜
を形成する。
【００７０】次に、図１１に示すように、上述のように
して形成されたゲート酸化膜１７および分離部４の上面
が覆われるように半導体基板３上にゲート電極形成用の
導体膜１８をＣＶＤ法等によって形成する。この導体膜
１８は、例えば低抵抗ポリシリコンの単体膜、低抵抗ポ
リシリコン上にタングステンシリサイド膜を被着してな
る積層膜または低抵抗ポリシリコン上に窒化タングステ
ンや窒化チタン等のようなバリア金属膜を介してタング
ステン等のような金属膜を被着した積層膜等からなる。
なお、上記バリア金属膜は、高温熱処理時にタングステ
ン膜とポリシリコン膜とが反応して両者の界面に高抵抗
のシリサイド層が形成されるのを防止するバリア層とし
て機能する。
して形成されたゲート酸化膜１７および分離部４の上面
が覆われるように半導体基板３上にゲート電極形成用の
導体膜１８をＣＶＤ法等によって形成する。この導体膜
１８は、例えば低抵抗ポリシリコンの単体膜、低抵抗ポ
リシリコン上にタングステンシリサイド膜を被着してな
る積層膜または低抵抗ポリシリコン上に窒化タングステ
ンや窒化チタン等のようなバリア金属膜を介してタング
ステン等のような金属膜を被着した積層膜等からなる。
なお、上記バリア金属膜は、高温熱処理時にタングステ
ン膜とポリシリコン膜とが反応して両者の界面に高抵抗
のシリサイド層が形成されるのを防止するバリア層とし
て機能する。
【００７１】続いて、メモリセル領域およびそれ以外の
領域におけるｎチャネル型のＭＩＳ・ＦＥＴの形成領域
が露出され、それ以外が被覆されるようなフォトレジス
トパターン１２Ｅを導体膜１８上に形成した後、それを
マスクとして導体膜１８に、例えばリンをイオン打ち込
みする。その後、フォトレジストパターン１２Ｅを除去
した後、導体膜１８上に、例えば酸化シリコンまたは窒
化シリコンからなるキャップ用絶縁膜をＣＶＤ法等によ
って被着する。
領域におけるｎチャネル型のＭＩＳ・ＦＥＴの形成領域
が露出され、それ以外が被覆されるようなフォトレジス
トパターン１２Ｅを導体膜１８上に形成した後、それを
マスクとして導体膜１８に、例えばリンをイオン打ち込
みする。その後、フォトレジストパターン１２Ｅを除去
した後、導体膜１８上に、例えば酸化シリコンまたは窒
化シリコンからなるキャップ用絶縁膜をＣＶＤ法等によ
って被着する。
【００７２】次いで、キャップ用絶縁膜をフォトレジス
トパターンをマスクとしてドライエッチング法等によっ
てパターニングした後、そのフォトレジストパターンを
除去し、パターニングされたキャップ用絶縁膜をマスク
として導体膜１８をパターニングし、さらにキャップ用
絶縁膜１９を除去して図１２に示すようにゲート電極６
ｇを形成する。また、キャップ用絶縁膜および導体膜１
８を１度のフォトリソグラフィ技術およびドライエッチ
ング技術によってパターニングすることによりゲート電
極６ｇ（６ｇd,６ｇL ）およびキャップ用絶縁膜を形成
しても良い。この場合はゲート電極６ｇ上にキャップ用
絶縁膜が残される。このゲート電極６ｇのうちの最小の
ゲート長は、ＭＩＳ・ＦＥＴの短チャネル効果を抑制し
て、Ｖｔｈを一定値以上に確保できる許容範囲内の最小
寸法（例えば０. ２４μｍ）で設定される。
トパターンをマスクとしてドライエッチング法等によっ
てパターニングした後、そのフォトレジストパターンを
除去し、パターニングされたキャップ用絶縁膜をマスク
として導体膜１８をパターニングし、さらにキャップ用
絶縁膜１９を除去して図１２に示すようにゲート電極６
ｇを形成する。また、キャップ用絶縁膜および導体膜１
８を１度のフォトリソグラフィ技術およびドライエッチ
ング技術によってパターニングすることによりゲート電
極６ｇ（６ｇd,６ｇL ）およびキャップ用絶縁膜を形成
しても良い。この場合はゲート電極６ｇ上にキャップ用
絶縁膜が残される。このゲート電極６ｇのうちの最小の
ゲート長は、ＭＩＳ・ＦＥＴの短チャネル効果を抑制し
て、Ｖｔｈを一定値以上に確保できる許容範囲内の最小
寸法（例えば０. ２４μｍ）で設定される。
【００７３】次いで、図１３に示すように、フォトレジ
ストパターンをマスクとしてｐウエル１６ＰＷに、例え
ばリン（Ｐ）をイオン打ち込みしてゲート電極６ｇの両
側のｐウエル１６ＰＷにｎ- 型の半導体領域５ａを形成
する。なお、この段階では活性化等のための熱処理を施
していないのでｎ- 型の半導体領域５ａは形成されてい
ないが、説明を分かり易くするため図示する。
ストパターンをマスクとしてｐウエル１６ＰＷに、例え
ばリン（Ｐ）をイオン打ち込みしてゲート電極６ｇの両
側のｐウエル１６ＰＷにｎ- 型の半導体領域５ａを形成
する。なお、この段階では活性化等のための熱処理を施
していないのでｎ- 型の半導体領域５ａは形成されてい
ないが、説明を分かり易くするため図示する。
【００７４】続いて、そのフォトレジストパターンを除
去した後、新たに形成したフォトレジストパターン１２
Ｆをマスクとして、ｎウエル１６ＮＷに、例えばホウ素
（Ｂ）をイオン打ち込みしてゲート電極６ｇの両側のｎ
ウエル１６ＮＷにｐ- 型の半導体領域７ａを形成する。
なお、この段階では活性化等のための熱処理を施してい
ないのでｐ- 型の半導体領域７ａは形成されていない
が、説明を分かり易くするため図示する。
去した後、新たに形成したフォトレジストパターン１２
Ｆをマスクとして、ｎウエル１６ＮＷに、例えばホウ素
（Ｂ）をイオン打ち込みしてゲート電極６ｇの両側のｎ
ウエル１６ＮＷにｐ- 型の半導体領域７ａを形成する。
なお、この段階では活性化等のための熱処理を施してい
ないのでｐ- 型の半導体領域７ａは形成されていない
が、説明を分かり易くするため図示する。
【００７５】次いで、フォトレジストパターン１２Ｆを
除去した後、半導体基板３に導入した不純物の活性化等
のための熱処理を施した後、図１４に示すように、半導
体基板３上にＣＶＤ法で膜厚５０nm程度の窒化シリコン
膜を堆積した後、その窒化シリコン膜を異方性エッチン
グすることにより、ゲート電極６ｇの側壁にサイドウォ
ールスペーサ１９を形成する。このエッチングは、ゲー
ト絶縁膜１７や分離部４に埋め込まれた酸化シリコン膜
の削れ量を最少とするために、酸化シリコン膜に対する
窒化シリコン膜のエッチングレートが大きくなるような
エッチングガスを使用して行う。また、ゲート電極６ｇ
上に窒化シリコン膜からなるキャップ用絶縁膜を形成し
た場合にもその削れ量を最少とするために、オーバーエ
ッチング量を必要最小限にとどめるようにする。
除去した後、半導体基板３に導入した不純物の活性化等
のための熱処理を施した後、図１４に示すように、半導
体基板３上にＣＶＤ法で膜厚５０nm程度の窒化シリコン
膜を堆積した後、その窒化シリコン膜を異方性エッチン
グすることにより、ゲート電極６ｇの側壁にサイドウォ
ールスペーサ１９を形成する。このエッチングは、ゲー
ト絶縁膜１７や分離部４に埋め込まれた酸化シリコン膜
の削れ量を最少とするために、酸化シリコン膜に対する
窒化シリコン膜のエッチングレートが大きくなるような
エッチングガスを使用して行う。また、ゲート電極６ｇ
上に窒化シリコン膜からなるキャップ用絶縁膜を形成し
た場合にもその削れ量を最少とするために、オーバーエ
ッチング量を必要最小限にとどめるようにする。
【００７６】次いで、フォトレジストパターンをマスク
として、ｐウエル１６ＰＷに、例えばヒ素（Ａｓ）をイ
オン打ち込みしてｎチャネル型のＭＩＳ・ＦＥＴのｎ+
型の半導体領域５ｂを形成する。なお、この段階では活
性化等のための熱処理を施していないのでｎ+ 型の半導
体領域５ｂは形成されていないが、説明を分かり易くす
るため図示する。また、図３等で示したｎ型の半導体領
域５は、ｎ- 型の半導体領域５ａとｎ+ 型の半導体領域
５ｂとで構成される。
として、ｐウエル１６ＰＷに、例えばヒ素（Ａｓ）をイ
オン打ち込みしてｎチャネル型のＭＩＳ・ＦＥＴのｎ+
型の半導体領域５ｂを形成する。なお、この段階では活
性化等のための熱処理を施していないのでｎ+ 型の半導
体領域５ｂは形成されていないが、説明を分かり易くす
るため図示する。また、図３等で示したｎ型の半導体領
域５は、ｎ- 型の半導体領域５ａとｎ+ 型の半導体領域
５ｂとで構成される。
【００７７】続いて、そのフォトレジストパターンを除
去した後、新たに形成されたフォトレジストパターン１
２Ｇをマスクとして、ｎウエル１６ＮＷに、例えばホウ
素（Ｂ）をイオン打ち込みしてｐチャネル型のＭＩＳ・
ＦＥＴのｐ+ 型の半導体領域７ｂを形成する。なお、こ
の段階では活性化等のための熱処理を施していないので
ｐ+ 型の半導体領域７ｂは形成されていないが、説明を
分かり易くするため図示する。また、図３等で示したｐ
型の半導体領域７は、ｐ- 型の半導体領域７ａとｐ+ 型
の半導体領域７ｂとで構成される。
去した後、新たに形成されたフォトレジストパターン１
２Ｇをマスクとして、ｎウエル１６ＮＷに、例えばホウ
素（Ｂ）をイオン打ち込みしてｐチャネル型のＭＩＳ・
ＦＥＴのｐ+ 型の半導体領域７ｂを形成する。なお、こ
の段階では活性化等のための熱処理を施していないので
ｐ+ 型の半導体領域７ｂは形成されていないが、説明を
分かり易くするため図示する。また、図３等で示したｐ
型の半導体領域７は、ｐ- 型の半導体領域７ａとｐ+ 型
の半導体領域７ｂとで構成される。
【００７８】その後、フォトレジストパターン１２Ｇを
除去した後、半導体基板３に不純物活性化のための熱処
理を施すことにより、ｐチャネル型のＭＩＳＦＥＴＱ
ｐ, ＱＬおよびｎチャネル型のＭＩＳＦＥＴＱｎ, Ｑｄ
が形成される。
除去した後、半導体基板３に不純物活性化のための熱処
理を施すことにより、ｐチャネル型のＭＩＳＦＥＴＱ
ｐ, ＱＬおよびｎチャネル型のＭＩＳＦＥＴＱｎ, Ｑｄ
が形成される。
【００７９】次いで、半導体基板３上に、例えば窒化チ
タン（ＴｉＮ）またはコバルト（Ｃｏ）等のような導体
膜をスパッタリング法等によって被着した後、熱処理を
施すことにより、図１５に示すように、その導体膜と半
導体基板３およびゲート電極６ｇとの接触界面にシリサ
イド層２０を形成する。続いて、シリサイド化されなか
った導体膜をエッチング除去した後、再び熱処理を施
す。
タン（ＴｉＮ）またはコバルト（Ｃｏ）等のような導体
膜をスパッタリング法等によって被着した後、熱処理を
施すことにより、図１５に示すように、その導体膜と半
導体基板３およびゲート電極６ｇとの接触界面にシリサ
イド層２０を形成する。続いて、シリサイド化されなか
った導体膜をエッチング除去した後、再び熱処理を施
す。
【００８０】次いで、半導体基板３上に、例えば窒化シ
リコン膜等からなる絶縁膜２１ａをＣＶＤ法等によって
被着した後、その上に、例えばＰＳＧ（Phosho Silicat
e Glass ）等からなる絶縁膜２１ｂをＣＶＤ法等によっ
て被着し、さらに、その上に、例えば酸化シリコンから
なる絶縁膜２１ｃを被着する。続いて、その絶縁膜２１
ｃの上面をＣＭＰ法によって平坦化した後、絶縁膜２１
ａ〜２１ｃの一部に接続孔８を穿孔する。その後、半導
体基板３上に、例えばチタン、窒化チタンおよびタング
ステンを下層から順に被着した後、これをＣＭＰ法によ
ってエッチバックすることにより、接続孔８内に導体膜
２２を埋め込み形成する。
リコン膜等からなる絶縁膜２１ａをＣＶＤ法等によって
被着した後、その上に、例えばＰＳＧ（Phosho Silicat
e Glass ）等からなる絶縁膜２１ｂをＣＶＤ法等によっ
て被着し、さらに、その上に、例えば酸化シリコンから
なる絶縁膜２１ｃを被着する。続いて、その絶縁膜２１
ｃの上面をＣＭＰ法によって平坦化した後、絶縁膜２１
ａ〜２１ｃの一部に接続孔８を穿孔する。その後、半導
体基板３上に、例えばチタン、窒化チタンおよびタング
ステンを下層から順に被着した後、これをＣＭＰ法によ
ってエッチバックすることにより、接続孔８内に導体膜
２２を埋め込み形成する。
【００８１】次いで、半導体基板３上に、例えばチタ
ン、アルミニウムまたはアルミニウム合金、チタンおよ
び窒化チタンを下層から順に被着した後、これをフォト
リソグラフィ技術およびドライエッチング技術によって
パターニングすることにより第１層配線９Ｌを形成す
る。続いて、図１７に示すように、上記第１層配線９Ｌ
と同様にして第２層配線２３Ｌおよび第３層配線２４Ｌ
を形成する。なお、符号の２１ｄ, ２１ｅは、例えば酸
化シリコンからなる絶縁膜を示している。これ以降は、
通常の半導体集積回路装置の製造方法を適用して、キャ
ッシュメモリ用のＳＲＡＭを内蔵するマイクロプロセッ
サを製造する。
ン、アルミニウムまたはアルミニウム合金、チタンおよ
び窒化チタンを下層から順に被着した後、これをフォト
リソグラフィ技術およびドライエッチング技術によって
パターニングすることにより第１層配線９Ｌを形成す
る。続いて、図１７に示すように、上記第１層配線９Ｌ
と同様にして第２層配線２３Ｌおよび第３層配線２４Ｌ
を形成する。なお、符号の２１ｄ, ２１ｅは、例えば酸
化シリコンからなる絶縁膜を示している。これ以降は、
通常の半導体集積回路装置の製造方法を適用して、キャ
ッシュメモリ用のＳＲＡＭを内蔵するマイクロプロセッ
サを製造する。
【００８２】次に、本実施の形態の効果を図１８〜図２
０によって説明する。
０によって説明する。
【００８３】図１８は本実施の形態のようにメモリセル
を構成するＭＩＳ・ＦＥＴのＶｔｈを相対的かつ意識的
に上昇させた場合のトランスファカーブを示し、図１９
はそのＶｔｈを上昇させなかった場合のトランスファカ
ーブを示している。また、図２０は駆動用ＭＩＳ・ＦＥ
ＴのＶｔｈに対するＳＮＭを示す。
を構成するＭＩＳ・ＦＥＴのＶｔｈを相対的かつ意識的
に上昇させた場合のトランスファカーブを示し、図１９
はそのＶｔｈを上昇させなかった場合のトランスファカ
ーブを示している。また、図２０は駆動用ＭＩＳ・ＦＥ
ＴのＶｔｈに対するＳＮＭを示す。
【００８４】図１８および図１９のトランスファカーブ
を比較することで分かるように本実施の形態によれば、
ＳＮＭを大幅に向上させることが可能となる。特に、図
１８〜図２０で分かるように、駆動用ＭＩＳ・ＦＥＴＱ
ｄのＶｔｈを上昇させるべく第１の処理または第２の処
理を施すと、ＳＮＭは急激に大きくなり、メモリセルの
動作マージンを充分確保できることが分かる。
を比較することで分かるように本実施の形態によれば、
ＳＮＭを大幅に向上させることが可能となる。特に、図
１８〜図２０で分かるように、駆動用ＭＩＳ・ＦＥＴＱ
ｄのＶｔｈを上昇させるべく第１の処理または第２の処
理を施すと、ＳＮＭは急激に大きくなり、メモリセルの
動作マージンを充分確保できることが分かる。
【００８５】このように、本実施の形態１によれば、以
下の効果が得られる。
下の効果が得られる。
【００８６】(1).ＳＲＡＭ内蔵型のマイクロプロセッサ
において、ＳＲＡＭのメモリセルを構成する駆動用ＭＩ
Ｓ・ＦＥＴ、転送用ＭＩＳ・ＦＥＴおよび負荷抵抗用Ｍ
ＩＳ・ＦＥＴのＶｔｈを相対的かつ意識的に上昇させた
ことにより、そのマイクロプロセッサの動作速度の向
上、電源電圧の低下（すなわち、消費電力の低減）およ
び溝型の分離構造を採用したことによる素子集積度の向
上を実現しつつ、ＳＲＡＭのＳＮＭを向上させることが
可能となる。
において、ＳＲＡＭのメモリセルを構成する駆動用ＭＩ
Ｓ・ＦＥＴ、転送用ＭＩＳ・ＦＥＴおよび負荷抵抗用Ｍ
ＩＳ・ＦＥＴのＶｔｈを相対的かつ意識的に上昇させた
ことにより、そのマイクロプロセッサの動作速度の向
上、電源電圧の低下（すなわち、消費電力の低減）およ
び溝型の分離構造を採用したことによる素子集積度の向
上を実現しつつ、ＳＲＡＭのＳＮＭを向上させることが
可能となる。
【００８７】(2).ＳＲＡＭ内蔵型のマイクロプロセッサ
におけるメモリの読み出し不良や書き込み不良の発生率
を低減させることが可能となる。
におけるメモリの読み出し不良や書き込み不良の発生率
を低減させることが可能となる。
【００８８】(3).上記(1),(2) により、小型・高機能
で、かつ、低消費電力で高速動作が可能なＳＲＡＭ内蔵
型のマイクロプロセッサの動作信頼性を向上させること
が可能となる。
で、かつ、低消費電力で高速動作が可能なＳＲＡＭ内蔵
型のマイクロプロセッサの動作信頼性を向上させること
が可能となる。
【００８９】（実施の形態２）図２１は本発明の他の実
施の形態である半導体集積回路装置の製造工程中におけ
る要部平面図である。
施の形態である半導体集積回路装置の製造工程中におけ
る要部平面図である。
【００９０】前記実施の形態１においては、ＳＲＡＭの
メモリセルを構成する全てのＭＩＳ・ＦＥＴのＶｔｈを
相対的かつ意識的に上昇させた場合について説明した
が、これに限定されるものではなく、ＳＲＡＭのメモリ
セルの所定のＭＩＳ・ＦＥＴのＶｔｈを相対的かつ意識
的に上昇させても良い。
メモリセルを構成する全てのＭＩＳ・ＦＥＴのＶｔｈを
相対的かつ意識的に上昇させた場合について説明した
が、これに限定されるものではなく、ＳＲＡＭのメモリ
セルの所定のＭＩＳ・ＦＥＴのＶｔｈを相対的かつ意識
的に上昇させても良い。
【００９１】本実施の形態２は、それを説明するもので
あり、例えば転送用ＭＩＳ・ＦＥＴのＶｔｈを相対的か
つ意識的に上昇させたい場合には、前記実施の形態１で
説明した前記第１の処理または第２の処理に際し、図６
に示したフォトレジストパターン１２Ａに代えて、図２
１に示すように、転送用ＭＩＳ・ＦＥＴの形成領域が露
出され、それ以外の領域が被覆されるようなフォトレジ
ストパターン１２Ａ2を半導体基板３上に形成すれば良
い。なお、図２１は図３や図６等と同じメモリセル領域
を示すものであり、上述の説明と同じくフォトレジスト
パターン１２Ａ2 の形成位置関係を分かり易くするため
素子等も図示してある。また、図２１においても図面を
見易くするためフォトレジストパターン１２Ａ2 にハッ
チングを付す。さらに、フォトレジストパターン１２Ａ
2 のパターン形状は、これに限定されるものではなく、
例えば転送用ＭＩＳ・ＦＥＴＱｔの形成領域と、半導体
基板３に形成するｎチャネル型のＭＩＳ・ＦＥＴであっ
て特にソース・ドレイン間のリーク電流を抑制すること
が必要とされるＭＩＳ・ＦＥＴの形成領域とが露出さ
れ、それ以外の領域が被覆されるようなパターン形状に
形成しても良い。
あり、例えば転送用ＭＩＳ・ＦＥＴのＶｔｈを相対的か
つ意識的に上昇させたい場合には、前記実施の形態１で
説明した前記第１の処理または第２の処理に際し、図６
に示したフォトレジストパターン１２Ａに代えて、図２
１に示すように、転送用ＭＩＳ・ＦＥＴの形成領域が露
出され、それ以外の領域が被覆されるようなフォトレジ
ストパターン１２Ａ2を半導体基板３上に形成すれば良
い。なお、図２１は図３や図６等と同じメモリセル領域
を示すものであり、上述の説明と同じくフォトレジスト
パターン１２Ａ2 の形成位置関係を分かり易くするため
素子等も図示してある。また、図２１においても図面を
見易くするためフォトレジストパターン１２Ａ2 にハッ
チングを付す。さらに、フォトレジストパターン１２Ａ
2 のパターン形状は、これに限定されるものではなく、
例えば転送用ＭＩＳ・ＦＥＴＱｔの形成領域と、半導体
基板３に形成するｎチャネル型のＭＩＳ・ＦＥＴであっ
て特にソース・ドレイン間のリーク電流を抑制すること
が必要とされるＭＩＳ・ＦＥＴの形成領域とが露出さ
れ、それ以外の領域が被覆されるようなパターン形状に
形成しても良い。
【００９２】このような本実施の形態２においては、特
に、ＳＲＡＭ内蔵型のマイクロプロセッサの動作速度の
向上、電源電圧の低下（すなわち、消費電力の低減）お
よび素子集積度の向上を実現しつつ、メモリの読み出し
不良の発生率を低減させることが可能となる。したがっ
て、小型・高機能で、かつ、低消費電力で高速動作が可
能なＳＲＡＭ内蔵型のマイクロプロセッサの動作信頼性
を向上させることが可能となる。
に、ＳＲＡＭ内蔵型のマイクロプロセッサの動作速度の
向上、電源電圧の低下（すなわち、消費電力の低減）お
よび素子集積度の向上を実現しつつ、メモリの読み出し
不良の発生率を低減させることが可能となる。したがっ
て、小型・高機能で、かつ、低消費電力で高速動作が可
能なＳＲＡＭ内蔵型のマイクロプロセッサの動作信頼性
を向上させることが可能となる。
【００９３】（実施の形態３）図２２は本発明の他の実
施の形態である半導体集積回路装置の製造工程中におけ
る要部平面図である。
施の形態である半導体集積回路装置の製造工程中におけ
る要部平面図である。
【００９４】本実施の形態３では、駆動用ＭＩＳ・ＦＥ
ＴのＶｔｈを相対的かつ意識的に上昇させたい場合であ
り、この場合には、前記実施の形態１で説明した前記第
１の処理または第２の処理に際し、フォトレジストパタ
ーン１２Ａ（図６参照）に代えて、図２２に示すよう
に、駆動用ＭＩＳ・ＦＥＴの形成領域が露出され、それ
以外の領域が被覆されるようなフォトレジストパターン
１２Ａ3 を半導体基板３上に形成すれば良い。なお、図
２２も図３や図６等と同じメモリセル領域を示すもので
あり、上述の説明と同じく、フォトレジストパターン１
２Ａ3 の形成位置関係を分かり易くするため素子等も図
示してある。また、図２２においても図面を見易くする
ためフォトレジストパターン１２Ａ3 にハッチングを付
す。さらに、フォトレジストパターン１２Ａ3 のパター
ン形状は、これに限定されるものではなく、例えば駆動
用ＭＩＳ・ＦＥＴＱｄの形成領域と、半導体基板３に形
成するｎチャネル型のＭＩＳ・ＦＥＴであって特にソー
ス・ドレイン間のリーク電流を抑制することが必要とさ
れるＭＩＳ・ＦＥＴの形成領域とが露出され、それ以外
の領域が被覆されるようなパターン形状に形成しても良
い。
ＴのＶｔｈを相対的かつ意識的に上昇させたい場合であ
り、この場合には、前記実施の形態１で説明した前記第
１の処理または第２の処理に際し、フォトレジストパタ
ーン１２Ａ（図６参照）に代えて、図２２に示すよう
に、駆動用ＭＩＳ・ＦＥＴの形成領域が露出され、それ
以外の領域が被覆されるようなフォトレジストパターン
１２Ａ3 を半導体基板３上に形成すれば良い。なお、図
２２も図３や図６等と同じメモリセル領域を示すもので
あり、上述の説明と同じく、フォトレジストパターン１
２Ａ3 の形成位置関係を分かり易くするため素子等も図
示してある。また、図２２においても図面を見易くする
ためフォトレジストパターン１２Ａ3 にハッチングを付
す。さらに、フォトレジストパターン１２Ａ3 のパター
ン形状は、これに限定されるものではなく、例えば駆動
用ＭＩＳ・ＦＥＴＱｄの形成領域と、半導体基板３に形
成するｎチャネル型のＭＩＳ・ＦＥＴであって特にソー
ス・ドレイン間のリーク電流を抑制することが必要とさ
れるＭＩＳ・ＦＥＴの形成領域とが露出され、それ以外
の領域が被覆されるようなパターン形状に形成しても良
い。
【００９５】本実施の形態３においては、特に、ＳＲＡ
Ｍ内蔵型のマイクロプロセッサの動作速度の向上、電源
電圧の低下（すなわち、消費電力の低減）および素子集
積度の向上を実現しつつ、ＳＲＡＭのＳＮＭを向上させ
ることが可能となる。したがって、低消費電力で高速動
作が可能なＳＲＡＭ内蔵型のマイクロプロセッサの動作
信頼性を向上させることが可能となる。
Ｍ内蔵型のマイクロプロセッサの動作速度の向上、電源
電圧の低下（すなわち、消費電力の低減）および素子集
積度の向上を実現しつつ、ＳＲＡＭのＳＮＭを向上させ
ることが可能となる。したがって、低消費電力で高速動
作が可能なＳＲＡＭ内蔵型のマイクロプロセッサの動作
信頼性を向上させることが可能となる。
【００９６】（実施の形態４）図２３〜図２５は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。
【００９７】本実施の形態４は、前記実施の形態１で説
明した第３の処理の変形例を説明するものである。すな
わち、前記第３の処理では、窒素をイオン打ち込み法に
よって半導体基板に導入した場合について説明したが、
本実施の形態４では、熱処理雰囲気中に窒素ガスを混入
することでゲート絶縁膜と半導体基板との接触界面に窒
素を偏析させるものであり、その具体的な方法は次の通
りである。
明した第３の処理の変形例を説明するものである。すな
わち、前記第３の処理では、窒素をイオン打ち込み法に
よって半導体基板に導入した場合について説明したが、
本実施の形態４では、熱処理雰囲気中に窒素ガスを混入
することでゲート絶縁膜と半導体基板との接触界面に窒
素を偏析させるものであり、その具体的な方法は次の通
りである。
【００９８】まず、図２３に示すように、半導体基板３
の主面上に、例えば酸化シリコンからなるゲート絶縁膜
１７を通常のゲート酸化処理によって形成した後、半導
体基板３の主面上に、メモリセル領域が被覆され、それ
以外の領域が露出されるようなフォトレジストパターン
１２Ｈを形成し、それをエッチングマスクとして、そこ
から露出するゲート絶縁膜１７を除去する。
の主面上に、例えば酸化シリコンからなるゲート絶縁膜
１７を通常のゲート酸化処理によって形成した後、半導
体基板３の主面上に、メモリセル領域が被覆され、それ
以外の領域が露出されるようなフォトレジストパターン
１２Ｈを形成し、それをエッチングマスクとして、そこ
から露出するゲート絶縁膜１７を除去する。
【００９９】続いて、フォトレジストパターン１２Ｈを
除去し、図２４に示すように、メモリセル領域のみにゲ
ート絶縁膜１７を残す。その後、例えばＮＯ（酸化窒
素）あるいはＮ2 Ｏ（亜酸化窒素）雰囲気中で半導体基
板３に対してゲート酸化処理を施すことにより、図２５
に示すように、ゲート絶縁膜１７（１７ａ, １７ｂ）を
形成する。これにより、ゲート絶縁膜１７と半導体基板
３との界面に窒素を偏析させる（酸窒化処理）。
除去し、図２４に示すように、メモリセル領域のみにゲ
ート絶縁膜１７を残す。その後、例えばＮＯ（酸化窒
素）あるいはＮ2 Ｏ（亜酸化窒素）雰囲気中で半導体基
板３に対してゲート酸化処理を施すことにより、図２５
に示すように、ゲート絶縁膜１７（１７ａ, １７ｂ）を
形成する。これにより、ゲート絶縁膜１７と半導体基板
３との界面に窒素を偏析させる（酸窒化処理）。
【０１００】ところで、この場合には、メモリセル領域
のゲート絶縁膜１７ａの方が、それ以外の領域のゲート
絶縁膜１７ｂよりも厚くなるので、薄い側のゲート絶縁
膜１７ｂ中の窒素濃度の方が、厚い側のゲート絶縁膜１
７ａの窒素濃度よりも相対的に高くなる。この結果、メ
モリセル領域に形成されるＭＩＳ・ＦＥＴのＶｔｈの方
が、それ以外の領域に形成されたＭＩＳ・ＦＥＴのＶｔ
ｈよりも相対的かつ意識的に高くすることができる。こ
れ以降は、前記実施の形態１と同じなので説明を省略す
る。
のゲート絶縁膜１７ａの方が、それ以外の領域のゲート
絶縁膜１７ｂよりも厚くなるので、薄い側のゲート絶縁
膜１７ｂ中の窒素濃度の方が、厚い側のゲート絶縁膜１
７ａの窒素濃度よりも相対的に高くなる。この結果、メ
モリセル領域に形成されるＭＩＳ・ＦＥＴのＶｔｈの方
が、それ以外の領域に形成されたＭＩＳ・ＦＥＴのＶｔ
ｈよりも相対的かつ意識的に高くすることができる。こ
れ以降は、前記実施の形態１と同じなので説明を省略す
る。
【０１０１】このような本実施の形態４によれば、前記
実施の形態１と同様の効果を得ることが可能となる。
実施の形態１と同様の効果を得ることが可能となる。
【０１０２】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１０３】例えば半導体ウエハはシリコン単結晶の単
体膜に限定されるものではなく種々変更可能であり、例
えばシリコン単結晶の半導体基板の表面に薄い（例えば
１μｍ以下の）エピタキシャル層を形成したエピタキシ
ャルウエハまたは絶縁層上に素子形成用の半導体層を設
けたＳＯＩ（Silicon On Insulator）ウエハを用いても
良い。
体膜に限定されるものではなく種々変更可能であり、例
えばシリコン単結晶の半導体基板の表面に薄い（例えば
１μｍ以下の）エピタキシャル層を形成したエピタキシ
ャルウエハまたは絶縁層上に素子形成用の半導体層を設
けたＳＯＩ（Silicon On Insulator）ウエハを用いても
良い。
【０１０４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍメモリセルを内蔵するマイクロプロセッサに適用した
場合について説明したが、それに限定されるものではな
く、例えばＳＲＡＭ単体の半導体集積回路装置等に適用
できる。また、前記実施の形態では、６ＭＩＳ・ＦＥＴ
型のＳＲＡＭセルを採用した場合について説明したが、
これに限定されるものではなく、例えば負荷抵抗素子に
ポリシリコン抵抗を用いる高抵抗負荷型のＳＲＡＭセル
や駆動用ＭＩＳ・ＦＥＴの上層に２層のポリシリコン層
を設け、そのポリシリコン層によって負荷抵抗素子用の
ｐチャネル形のＭＯＳ・ＦＥＴを構成する、いわゆるＴ
ＦＴ構造のＳＲＡＭセルを採用しても良い。また、半導
体基板にＳＲＡＭや他の回路を構成するＭＩＳ・ＦＥＴ
およびバイポーラトランジスタを設ける半導体装置にも
適用できる。
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍメモリセルを内蔵するマイクロプロセッサに適用した
場合について説明したが、それに限定されるものではな
く、例えばＳＲＡＭ単体の半導体集積回路装置等に適用
できる。また、前記実施の形態では、６ＭＩＳ・ＦＥＴ
型のＳＲＡＭセルを採用した場合について説明したが、
これに限定されるものではなく、例えば負荷抵抗素子に
ポリシリコン抵抗を用いる高抵抗負荷型のＳＲＡＭセル
や駆動用ＭＩＳ・ＦＥＴの上層に２層のポリシリコン層
を設け、そのポリシリコン層によって負荷抵抗素子用の
ｐチャネル形のＭＯＳ・ＦＥＴを構成する、いわゆるＴ
ＦＴ構造のＳＲＡＭセルを採用しても良い。また、半導
体基板にＳＲＡＭや他の回路を構成するＭＩＳ・ＦＥＴ
およびバイポーラトランジスタを設ける半導体装置にも
適用できる。
【０１０５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１０６】(1).本発明によれば、ＳＲＡＭ内蔵型のマ
イクロプロセッサの動作速度の向上および電源電圧の低
下（すなわち、消費電力の低減）を実現しつつ、ＳＲＡ
Ｍのスタティックノイズマージン（ＳＮＭ）を向上させ
ることが可能となる。
イクロプロセッサの動作速度の向上および電源電圧の低
下（すなわち、消費電力の低減）を実現しつつ、ＳＲＡ
Ｍのスタティックノイズマージン（ＳＮＭ）を向上させ
ることが可能となる。
【０１０７】(2).本発明によれば、ＳＲＡＭ内蔵型のマ
イクロプロセッサにおけるメモリの読み出し不良や書き
込み不良の発生率を低減させることが可能となる。
イクロプロセッサにおけるメモリの読み出し不良や書き
込み不良の発生率を低減させることが可能となる。
【０１０８】(3).上記(1),(2) により、低消費電力で高
速動作が可能なＳＲＡＭ内蔵型のマイクロプロセッサの
動作信頼性を向上させることが可能となる。
速動作が可能なＳＲＡＭ内蔵型のマイクロプロセッサの
動作信頼性を向上させることが可能となる。
【図１】本発明の一実施の形態である半導体集積回路装
置の回路ブロック構成を説明するための説明図である。
置の回路ブロック構成を説明するための説明図である。
【図２】図１の半導体集積回路装置のＳＲＡＭにおける
メモリセルの回路図である。
メモリセルの回路図である。
【図３】図１の半導体集積回路装置のＳＲＡＭのメモリ
セル領域における要部平面図である。
セル領域における要部平面図である。
【図４】図１の半導体集積回路装置のＳＲＡＭのメモリ
セル領域における図３の上層の要部平面図である。
セル領域における図３の上層の要部平面図である。
【図５】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図６】図１の半導体集積回路装置の図５に続く製造工
程中における要部平面図である。
程中における要部平面図である。
【図７】図１の半導体集積回路装置の図６に続く製造工
程中におけるＳＲＡＭのメモリセル領域の要部平面図で
ある。
程中におけるＳＲＡＭのメモリセル領域の要部平面図で
ある。
【図８】図１の半導体集積回路装置の図７に続く製造工
程中における要部断面図である。
程中における要部断面図である。
【図９】図１の半導体集積回路装置の図８に続く製造工
程中における要部断面図である。
程中における要部断面図である。
【図１０】図１の半導体集積回路装置の図９に続く製造
工程中における要部断面図である。
工程中における要部断面図である。
【図１１】図１の半導体集積回路装置の図１０に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図１２】図１の半導体集積回路装置の図１１に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図１３】図１の半導体集積回路装置の図１２に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図１４】図１の半導体集積回路装置の図１３に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図１５】図１の半導体集積回路装置の図１４に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図１６】図１の半導体集積回路装置の図１５に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図１７】図１の半導体集積回路装置の図１６に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図１８】図１の半導体集積回路装置のＳＮＭ特性の説
明図である。
明図である。
【図１９】図１の半導体集積回路装置の効果を説明すべ
く本発明者が比較のために検討した技術のＳＮＭ特性の
説明図である。
く本発明者が比較のために検討した技術のＳＮＭ特性の
説明図である。
【図２０】図１の半導体集積回路装置のＳＲＡＭにおけ
る駆動用電界効果トランジスタのしきい値電圧とＳＮＭ
との関係を示すグラフ図である。
る駆動用電界効果トランジスタのしきい値電圧とＳＮＭ
との関係を示すグラフ図である。
【図２１】本発明の他の実施の形態である半導体集積回
路装置の製造工程中におけるＳＲＡＭのメモリセルの要
部平面図である。
路装置の製造工程中におけるＳＲＡＭのメモリセルの要
部平面図である。
【図２２】本発明のさらに他の実施の形態である半導体
集積回路装置の製造工程中におけるＳＲＡＭのメモリセ
ルの要部平面図である。
集積回路装置の製造工程中におけるＳＲＡＭのメモリセ
ルの要部平面図である。
【図２３】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
路装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図２５】図２４に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図２６】ＳＲＡＭのＳＮＭ特性を説明するためのグラ
フ図である。
フ図である。
【図２７】本発明者が検討した半導体集積回路装置のＳ
ＮＭ特性のグラフ図である。
ＮＭ特性のグラフ図である。
【図２８】本発明者が検討した半導体集積回路装置のＳ
ＲＡＭを構成する転送用電界効果トランジスタのドレイ
ン電流と負荷抵抗用電界効果トランジスタのドレイン電
流との関係を示すグラフ図である。
ＲＡＭを構成する転送用電界効果トランジスタのドレイ
ン電流と負荷抵抗用電界効果トランジスタのドレイン電
流との関係を示すグラフ図である。
【図２９】本発明者が検討した半導体集積回路装置のＳ
ＲＡＭを構成する転送用電界効果トランジスタのドレイ
ン電流と負荷抵抗用電界効果トランジスタのドレイン電
流との関係を示すグラフ図である。
ＲＡＭを構成する転送用電界効果トランジスタのドレイ
ン電流と負荷抵抗用電界効果トランジスタのドレイン電
流との関係を示すグラフ図である。
１Ｃ 半導体チップ ２Ａ〜２Ｃ ロジック回路 ３ 半導体基板 ４ 分離部 ４ａ 分離溝 ５ ｎ型の半導体領域 ５ａ ｎ- 型の半導体領域 ６ｇｔ ゲート電極 ７ ｐ型の半導体領域 ７ａ ｐ- 型の半導体領域 ８, ８Ａ〜８Ｅ 接続孔 ９Ｌ, ９ＬG,９ＬV 第１層配線 １０ 酸化シリコン膜 １１ 窒化シリコン膜 １２Ａ, １２Ａ2,１２Ａ3 フォトレジストパターン １２Ｂ, １２Ｂ2 フォトレジストパターン １２Ｃ〜１２Ｈ フォトレジストパターン １３ 酸化シリコン膜 １４ 窒化シリコン膜 １５ ｎ型の埋込領域 １６ ｎウエル １７ ゲート絶縁膜 １８ 導体膜 １９ サイドウォールスペーサ ２０ シリサイド層 ２１ａ〜２１ｅ 絶縁膜 ２２ 導体膜 Ｉ／Ｏ 入出力回路 ＰＬＬ 位相同期ループ回路 ＣＰＧ クロックパルス発生回路 ＭＣ メモリセル ＤＬ1,ＤＬ2 データ線 ＷＬ ワード線 Ｑｄ1,Ｑｄ2 駆動用ＭＩＳ・ＦＥＴ（第１の電界効果ト
ランジスタ） Ｑｔ1,Ｑｔ2 転送用ＭＩＳ・ＦＥＴ（第１の電界効果ト
ランジスタ） ＱL1, ＱL2 負荷抵抗用ＭＩＳ・ＦＥＴ（第１の電界効
果トランジスタ） Ｖdd 電源 ＧＮＤ 電源
ランジスタ） Ｑｔ1,Ｑｔ2 転送用ＭＩＳ・ＦＥＴ（第１の電界効果ト
ランジスタ） ＱL1, ＱL2 負荷抵抗用ＭＩＳ・ＦＥＴ（第１の電界効
果トランジスタ） Ｖdd 電源 ＧＮＤ 電源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 児島 雅之 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 塩沢 健治 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 木村 光行 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 中川 典夫 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 石橋 孝一郎 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 島崎 靖久 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 長田 健一 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 内山 邦男 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F083 BS05 BS17 BS27 BS49 GA05 GA06 GA11 HA02 JA35 JA39 JA40 JA53 JA56 KA20 MA06 MA19 NA01 PR37 PR40 PR43 PR44 PR45 PR53 PR54 PR55 ZA07 ZA12 ZA13
Claims (20)
- 【請求項１】 ＳＲＡＭのメモリセルを構成する複数の
第１の電界効果トランジスタと、それ以外の第２の電界
効果トランジスタとを半導体基板に設けている半導体集
積回路装置であって、前記複数の第１の電界効果トラン
ジスタのうちの少なくとも１つの第１の電界効果トラン
ジスタのしきい値電圧を、前記第２の電界効果トランジ
スタのしきい値電圧よりも相対的に高くしたことを特徴
とする半導体集積回路装置。 - 【請求項２】 ＳＲＡＭのメモリセルを構成する駆動用
の電界効果トランジスタ、転送用の電界効果トランジス
タおよび負荷用の電界効果トランジスタと、それ以外の
電界効果トランジスタとを半導体基板に設けている半導
体集積回路装置であって、前記駆動用の電界効果トラン
ジスタ、転送用の電界効果トランジスタまたは負荷用の
電界効果トランジスタのいずれか２つまたは全てのしき
い値電圧を、前記それ以外の電界効果トランジスタのし
きい値電圧よりも相対的に高くしたことを特徴とする半
導体集積回路装置。 - 【請求項３】 ＳＲＡＭのメモリセルを構成する駆動用
の電界効果トランジスタと、それ以外の電界効果トラン
ジスタとを半導体基板に設けている半導体集積回路装置
であって、前記駆動用の電界効果トランジスタのしきい
値電圧を、前記それ以外の電界効果トランジスタのしき
い値電圧よりも相対的に高くしたことを特徴とする半導
体集積回路装置。 - 【請求項４】 ＳＲＡＭのメモリセルを構成する転送用
の電界効果トランジスタと、それ以外の電界効果トラン
ジスタとを半導体基板に設けている半導体集積回路装置
であって、前記転送用の電界効果トランジスタのゲート
絶縁膜の設計上の膜厚と、前記それ以外の電界効果トラ
ンジスタのゲート絶縁膜の設計上の膜厚とを同じにした
状態で、前記転送用の電界効果トランジスタのしきい値
電圧を、前記それ以外の電界効果トランジスタのしきい
値電圧よりも相対的に高くしたことを特徴とする半導体
集積回路装置。 - 【請求項５】 ＳＲＡＭのメモリセルを構成する負荷用
の電界効果トランジスタと、それ以外の電界効果トラン
ジスタとを半導体基板に設けている半導体集積回路装置
であって、前記負荷用の電界効果トランジスタのしきい
値電圧を、前記それ以外の電界効果トランジスタのしき
い値電圧よりも相対的に高くしたことを特徴とする半導
体集積回路装置。 - 【請求項６】 請求項１記載の半導体集積回路装置にお
いて、その動作速度が１００ＭＨｚ以上であることを特
徴とする半導体集積回路装置。 - 【請求項７】 請求項１記載の半導体集積回路装置にお
いて、前記半導体基板に設けられた分離部が溝型構造で
あることを特徴とする半導体集積回路装置。 - 【請求項８】 請求項１記載の半導体集積回路装置にお
いて、前記少なくとも１つの第１の電界効果トランジス
タの設計上のチャネル幅が、前記第２の電界効果トラン
ジスタの設計上の最小チャネル幅よりも小さいことを特
徴とする半導体集積回路装置。 - 【請求項９】 ＳＲＡＭのメモリセルを構成する複数の
第１の電界効果トランジスタと、それ以外の第２の電界
効果トランジスタとを半導体基板に形成する半導体集積
回路装置の製造方法であって、 前記複数の第１の電界効果トランジスタのうちの少なく
とも１つの第１の電界効果トランジスタのしきい値電圧
を、前記第２の電界効果トランジスタのしきい値電圧よ
りも相対的に高くすべく、前記半導体基板において前記
少なくとも１つの第１の電界効果トランジスタの形成領
域に第１の不純物を選択的に導入する不純物導入工程を
有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項１０】 ＳＲＡＭのメモリセルを構成する複数
の第１の電界効果トランジスタと、それ以外の第２の電
界効果トランジスタとを半導体基板に形成する半導体集
積回路装置の製造方法であって、（ａ）前記半導体基板
に溝を形成する工程と、（ｂ）前記（ａ）工程後に、前
記複数の第１の電界効果トランジスタのうちの少なくと
も１つの第１の電界効果トランジスタのしきい値電圧
を、前記第２の電界効果トランジスタのしきい値電圧よ
りも相対的に高くすべく、前記半導体基板において前記
少なくとも１つの第１の電界効果トランジスタの形成領
域に第１の不純物を選択的に導入する不純物導入工程
と、（ｃ）前記（ｂ）工程後、前記溝内に絶縁膜を埋め
込むことで分離部を形成する工程と、（ｄ）前記（ｃ）
工程後、前記第２の電界効果トランジスタのしきい値電
圧を設定すべく、前記半導体基板において同一導電型の
電界効果トランジスタの形成領域に第２の不純物を選択
的に導入する不純物導入工程とを有することを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項１１】 ＳＲＡＭのメモリセルを構成する複数
の第１の電界効果トランジスタと、それ以外の第２の電
界効果トランジスタとを半導体基板に形成する半導体集
積回路装置の製造方法であって、（ａ）前記半導体基板
に溝を形成する工程と、（ｂ）前記溝の形成工程後、前
記溝内に絶縁膜を埋め込むことで分離部を形成する工程
と、（ｃ）前記（ｂ）工程後、前記複数の第１の電界効
果トランジスタのうちの少なくとも１つの第１の電界効
果トランジスタのしきい値電圧を、前記第２の電界効果
トランジスタのしきい値電圧よりも相対的に高くすべ
く、前記半導体基板において前記少なくとも１つの第１
の電界効果トランジスタの形成領域に第１の不純物を選
択的に導入する不純物導入工程と、（ｄ）前記（ｂ）工
程後、前記第２の電界効果トランジスタのしきい値電圧
を設定すべく、前記半導体基板において同一導電型の電
界効果トランジスタの形成領域に第２の不純物を選択的
に導入する不純物導入工程とを有することを特徴とする
半導体集積回路装置の製造方法。 - 【請求項１２】 請求項９記載の半導体集積回路装置の
製造方法において、前記少なくとも１つの第１の電界効
果トランジスタが、駆動用電界効果トランジスタである
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項１３】 ＳＲＡＭのメモリセルを構成する複数
の第１の電界効果トランジスタと、それ以外の第２の電
界効果トランジスタとを半導体基板に形成する半導体集
積回路装置の製造方法であって、 前記複数の第１の電界効果トランジスタのうちの少なく
とも１つの第１の電界効果トランジスタのしきい値電圧
を、前記第２の電界効果トランジスタのしきい値電圧よ
りも相対的に高くすべく、以下の工程を有する； （ａ）前記半導体基板上にゲート絶縁膜を形成する工
程、（ｂ）前記（ａ）工程後の半導体基板上に、前記第
１の電界効果トランジスタの形成領域が被覆され、それ
以外の領域が露出されるフォトレジストパターンを形成
した後、それをマスクとしてそこから露出するゲート絶
縁膜を除去する工程、（ｃ）前記（ｂ）工程後、前記フ
ォトレジストパターンを除去した後、前記半導体基板に
対して酸化処理を施すことにより、前記第１の電界効果
トランジスタの形成領域に、前記第２の電界効果トラン
ジスタの形成領域に形成されるゲート絶縁膜よりも厚い
ゲート絶縁膜を形成する工程。 - 【請求項１４】 ＳＲＡＭのメモリセルを構成する第１
の電界効果トランジスタと、それ以外の第２の電界効果
トランジスタとを半導体基板に形成する半導体集積回路
装置の製造方法であって、前記複数の第１の電界効果ト
ランジスタのうちの少なくとも１つの第１の電界効果ト
ランジスタのしきい値電圧を、前記第２の電界効果トラ
ンジスタのしきい値電圧よりも相対的に高くすべく、以
下の工程を有する； （ａ）前記半導体基板において前記少なくとも１つの第
１の電界効果トランジスタの形成領域に第１の不純物を
選択的に導入する不純物導入工程、（ｂ）前記半導体基
板において前記少なくとも１つの第１の電界効果トラン
ジスタの形成領域に、前記第２の電界効果トランジスタ
の形成領域に形成されるゲート絶縁膜よりも厚いゲート
絶縁膜を形成する工程。 - 【請求項１５】 ＳＲＡＭのメモリセルを構成する複数
の第１の電界効果トランジスタと、それ以外の第２の電
界効果トランジスタとを半導体基板に形成する半導体集
積回路装置の製造方法であって、（ａ）前記半導体基板
に溝を形成する工程と、（ｂ）前記（ａ）工程後、前記
複数の第１の電界効果トランジスタのうちの少なくとも
１つの第１の電界効果トランジスタのしきい値電圧を、
前記第２の電界効果トランジスタのしきい値電圧よりも
相対的に高くすべく、前記半導体基板において前記少な
くとも１つの第１の電界効果トランジスタの形成領域に
第１の不純物を選択的に導入する不純物導入工程と、
（ｃ）前記（ｂ）工程後、前記溝内に絶縁膜を埋め込む
ことで分離部を形成する工程と、（ｄ）前記（ｃ）工程
後、前記第２の電界効果トランジスタのしきい値電圧を
設定すべく、前記半導体基板において同一導電型の電界
効果トランジスタの形成領域に第２の不純物を選択的に
導入する不純物導入工程と、（ｅ）前記（ｄ）工程後の
半導体基板上にゲート絶縁膜を形成する工程と、（ｆ）
前記（ｅ）工程後の半導体基板上に、前記第１の電界効
果トランジスタの形成領域が被覆され、それ以外の領域
が露出されるフォトレジストパターンを形成した後、そ
れをマスクとしてそこから露出するゲート絶縁膜を除去
する工程と、（ｇ）前記（ｆ）工程後、前記フォトレジ
ストパターンを除去した後、前記半導体基板に対して酸
化処理を施すことにより、前記第１の電界効果トランジ
スタの形成領域に、前記第２の電界効果トランジスタの
形成領域に形成されるゲート絶縁膜よりも厚いゲート絶
縁膜を形成する工程とを有することを特徴とする半導体
集積回路装置の製造方法。 - 【請求項１６】 ＳＲＡＭのメモリセルを構成する複数
の第１の電界効果トランジスタと、それ以外の第２の電
界効果トランジスタとを半導体基板に形成する半導体集
積回路装置の製造方法であって、（ａ）前記半導体基板
に溝を形成する工程と、（ｂ）前記溝の形成工程後、前
記溝内に絶縁膜を埋め込むことで分離部を形成する工程
と、（ｃ）前記（ｂ）工程後、前記複数の第１の電界効
果トランジスタのうちの少なくとも１つの第１の電界効
果トランジスタのしきい値電圧を、前記第２の電界効果
トランジスタのしきい値電圧よりも相対的に高くすべ
く、前記半導体基板において前記少なくとも１つの第１
の電界効果トランジスタの形成領域に第１の不純物を選
択的に導入する不純物導入工程と、（ｄ）前記（ｂ）工
程後、前記第２の電界効果トランジスタのしきい値電圧
を設定すべく、前記半導体基板において同一導電型の電
界効果トランジスタの形成領域に第２の不純物を選択的
に導入する不純物導入工程と、（ｅ）前記（ｄ）工程後
の半導体基板上にゲート絶縁膜を形成する工程と、
（ｆ）前記（ｅ）工程後の半導体基板上に、前記第１の
電界効果トランジスタの形成領域が被覆され、それ以外
の領域が露出されるフォトレジストパターンを形成した
後、それをマスクとしてそこから露出するゲート絶縁膜
を除去する工程と、（ｇ）前記（ｆ）工程後、前記フォ
トレジストパターンを除去した後、前記半導体基板に対
して酸化処理を施すことにより、前記第１の電界効果ト
ランジスタの形成領域に、前記第２の電界効果トランジ
スタの形成領域に形成されるゲート絶縁膜よりも厚いゲ
ート絶縁膜を形成する工程とを有することを特徴とする
半導体集積回路装置の製造方法。 - 【請求項１７】 ＳＲＡＭのメモリセルを構成する複数
の第１の電界効果トランジスタと、それ以外の第２の電
界効果トランジスタとを半導体基板に形成する半導体集
積回路装置の製造方法であって、前記複数の第１の電界
効果トランジスタのうちの少なくとも１つの第１の電界
効果トランジスタのしきい値電圧を、前記第２の電界効
果トランジスタのしきい値電圧よりも相対的に高くすべ
く、前記半導体基板において、前記第２の電界効果トラ
ンジスタの形成領域に選択的に窒素を導入した後、前記
半導体基板上にゲート絶縁膜を形成する工程を有するこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項１８】 ＳＲＡＭのメモリセルを構成する複数
の第１の電界効果トランジスタと、それ以外の第２の電
界効果トランジスタとを半導体基板に形成する半導体集
積回路装置の製造方法であって、前記複数の第１の電界
効果トランジスタのうちの少なくとも１つの第１の電界
効果トランジスタのしきい値電圧を、前記第２の電界効
果トランジスタのしきい値電圧よりも相対的に高くすべ
く、以下の工程を有する； （ａ）前記半導体基板において前記少なくとも１つの第
１の電界効果トランジスタの形成領域に第１の不純物を
選択的に導入する不純物導入工程、（ｂ）前記半導体基
板において前記第２の電界効果トランジスタの形成領域
に選択的に窒素を導入した後、前記半導体基板上にゲー
ト絶縁膜を形成する工程。 - 【請求項１９】 ＳＲＡＭのメモリセルを構成する複数
の第１の電界効果トランジスタと、それ以外の第２の電
界効果トランジスタとを半導体基板に形成する半導体集
積回路装置の製造方法であって、（ａ）前記半導体基板
に溝を形成する工程と、（ｂ）前記（ａ）工程後、前記
複数の第１の電界効果トランジスタのうちの少なくとも
１つの第１の電界効果トランジスタのしきい値電圧を、
前記第２の電界効果トランジスタのしきい値電圧よりも
相対的に高くすべく、前記半導体基板において前記少な
くとも１つの第１の電界効果トランジスタの形成領域に
第１の不純物を選択的に導入する不純物導入工程と、
（ｃ）前記（ｂ）工程後、前記溝内に絶縁膜を埋め込む
ことで分離部を形成する工程と、（ｄ）前記（ｃ）工程
後、前記第２の電界効果トランジスタのしきい値電圧を
設定すべく、前記半導体基板において同一導電型の電界
効果トランジスタの形成領域に第２の不純物を選択的に
導入する不純物導入工程と、（ｅ）前記（ｄ）工程後、
前記半導体基板において前記第２の電界効果トランジス
タの形成領域に選択的に窒素を導入した後、前記半導体
基板上にゲート絶縁膜を形成する工程とを有することを
特徴とする半導体集積回路装置の製造方法。 - 【請求項２０】 ＳＲＡＭのメモリセルを構成する複数
の第１の電界効果トランジスタと、それ以外の第２の電
界効果トランジスタとを半導体基板に形成する半導体集
積回路装置の製造方法であって、（ａ）前記半導体基板
に溝を形成する工程と、（ｂ）前記溝の形成工程後に前
記溝内に絶縁膜を埋め込むことで分離部を形成する工程
と、（ｃ）前記（ｂ）工程後、前記複数の第１の電界効
果トランジスタのうちの少なくとも１つの第１の電界効
果トランジスタのしきい値電圧を、前記第２の電界効果
トランジスタのしきい値電圧よりも相対的に高くすべ
く、前記半導体基板において前記少なくとも１つの第１
の電界効果トランジスタの形成領域に第１の不純物を選
択的に導入する不純物導入工程と、（ｄ）前記（ｂ）工
程後、前記第２の電界効果トランジスタのしきい値電圧
を設定すべく、前記半導体基板において同一導電型の電
界効果トランジスタの形成領域に第２の不純物を選択的
に導入する不純物導入工程と、（ｅ）前記（ｄ）工程
後、前記半導体基板において前記第２の電界効果トラン
ジスタの形成領域に選択的に窒素を導入した後、前記半
導体基板上にゲート絶縁膜を形成する工程とを有するこ
とを特徴とする半導体集積回路装置の製造方法。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22666398A JP4030198B2 (ja) | 1998-08-11 | 1998-08-11 | 半導体集積回路装置の製造方法 |
| SG1999003487A SG75973A1 (en) | 1998-08-11 | 1999-07-19 | Semiconductor integrated circuit and method for manufacturing the same |
| MYPI99003214A MY133113A (en) | 1998-08-11 | 1999-07-29 | Semiconductor integrated circuit and method for manufacturing the same |
| EP99306081A EP0980101A3 (en) | 1998-08-11 | 1999-07-30 | Semiconductor integrated circuit and method for manufacturing the same |
| TW088113383A TW432678B (en) | 1998-08-11 | 1999-08-05 | Semiconductor integrated circuit apparatus and its fabricating method |
| KR1019990032506A KR100612756B1 (ko) | 1998-08-11 | 1999-08-09 | 반도체 집적회로장치 및 그 제조방법 |
| CNB991117867A CN100459132C (zh) | 1998-08-11 | 1999-08-11 | 半导体集成电路的制造方法 |
| US09/372,007 US6436753B1 (en) | 1998-08-11 | 1999-08-11 | Semiconductor integrated circuit and method for manufacturing the same |
| US10/157,978 US6559006B2 (en) | 1998-08-11 | 2002-05-31 | Semiconductor integrated circuit and method for manufacturing the same |
| US10/379,543 US6753231B2 (en) | 1998-08-11 | 2003-03-06 | Semiconductor integrated circuit and method for manufacturing the same |
| US10/820,128 US20040191991A1 (en) | 1998-08-11 | 2004-04-08 | Semiconductor integrated circuit and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22666398A JP4030198B2 (ja) | 1998-08-11 | 1998-08-11 | 半導体集積回路装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000058675A true JP2000058675A (ja) | 2000-02-25 |
| JP2000058675A5 JP2000058675A5 (ja) | 2005-05-19 |
| JP4030198B2 JP4030198B2 (ja) | 2008-01-09 |
Family
ID=16848717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22666398A Expired - Lifetime JP4030198B2 (ja) | 1998-08-11 | 1998-08-11 | 半導体集積回路装置の製造方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (4) | US6436753B1 (ja) |
| EP (1) | EP0980101A3 (ja) |
| JP (1) | JP4030198B2 (ja) |
| KR (1) | KR100612756B1 (ja) |
| CN (1) | CN100459132C (ja) |
| MY (1) | MY133113A (ja) |
| SG (1) | SG75973A1 (ja) |
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| US20030153147A1 (en) | 2003-08-14 |
| JP4030198B2 (ja) | 2008-01-09 |
| CN100459132C (zh) | 2009-02-04 |
| KR100612756B1 (ko) | 2006-08-18 |
| US6753231B2 (en) | 2004-06-22 |
| EP0980101A3 (en) | 2004-11-03 |
| US6436753B1 (en) | 2002-08-20 |
| US20020155657A1 (en) | 2002-10-24 |
| MY133113A (en) | 2007-10-31 |
| TW432678B (en) | 2001-05-01 |
| KR20000017183A (ko) | 2000-03-25 |
| CN1244731A (zh) | 2000-02-16 |
| US6559006B2 (en) | 2003-05-06 |
| SG75973A1 (en) | 2000-10-24 |
| US20040191991A1 (en) | 2004-09-30 |
| EP0980101A2 (en) | 2000-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040324 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040705 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060314 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060511 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071002 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071016 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101026 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111026 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111026 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111026 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111026 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121026 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121026 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131026 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |