TW210402B - A semiconductor device with a memory cell array region - Google Patents
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Description
Λ 6 BG 210402 五、發明説明（1.) f 靖ϋ?Λ-·'1ν而之;.t.t^-Jii再填寫本頁} 本發明係有關於一半導體裝置，特別有關於一具有三 重井結構之記憶裝置。 因爲半導體記憶裝置的容量和密度大量增加，半導體 記憶裝置的結構和處理技術是需要改變的。特別是爲了要 在有限的面積内達到高複雜性，三維的結構已被使用在具 有超過四百萬位元容量的半導體記憶裝置中。另外，因爲 用在半導體記憶體中之矽氧化金屬電晶體（M0S)的大小已 經縮小’所以使用一較低之内部電壓源。再者，由於高複 雜性，雜訊的問題便產生了。當然，爲了減少能量的消耗 ’記憶裝置應有最小的資料出入時間。 訂 第1A圖顯示一六千四百萬位元的動随機記憶器（ DRAM)，此DRAM由四個記憶電池陣列區塊（m〇m〇ry cell array bl〇ck)100，110，120，130,和周邊線路區域（Per- lperal circuit region)所形成。第ID和 1E囷顯示 經濟部中央標準局员工消費合作社印製 分別安置在記憶電池陣列區域1 〇〇和周邊電路區域4〇〇中的 典型電路。第1B囷顯示一位元線路之電路，包含位元線路 之等效電路50和60、記憶電池S1和61，N和P型感應放大 器52和62 ’隔離閘53和63，行閘55，字線路WL1和WL2，及 位元線路BL和/BL。同樣的，第1C圖的時鐘脈衝產生器用 來產生時鐘脈衝，以驅動一列解碼器/字線路，包含第1£) 圖的TTL輸入緩衝器丽，第1E圖的資料輸出緩衝器/驅動 機等等，都明白的示於圖中。然而値得注意的是圖中電晶 禮86、87、88應用一逆閘級(backgate)電壓v BB和本發明 有關。 本紙張尺度適用中國國家標準（CNS>甲4規格（210 X 297公釐） Λ6 B6 210402 五、發明説明（2·) 如第1A囷所示，當用一p型基質製造一半導體記憶裝 置時，一具有PMOS電晶體之N#(N-well)於基質中形成， 且一NMOS電晶體在基質中形成。在此例中，基質是應用一 已知位準的基質偏壓"(Substrate bias vottage);通常是 接地電恩（ground voltage)，及一具有逆閘級電麼之N井 ，或有時依”井偏麼>(well bais voltage)”而定，由此 來設定電晶體的臨界電壓（threshad voltage)。相反的， 假如基質是一具有P型#2N型基質，則P#應用在逆閘 級電壓，以調節一在卩井中形成的NM0S電晶體之臨界電壓 。有關逆閘級電壓的技術，如揭露於韓國專利申請字號86 -6557，施加一具有單元電晶體之P#，以防止因字線路 驅動電晶體的臨界電壓和單元電晶體間之差異所產生的資 料流失。事實上，一至少超過一千六百萬位元的高複雜性 記憶裝置有數百萬的#在基質中形成，這些井被施加一# 偏壓或逆閘極電屡，電壓値由元件的慣例來設定。
第二圖顯示#偏壓在記憶電池陣列區域和周邊電路區 域的應用。如第二圖所顯示，由N+/P/N組成的三重#結構 ，揭露於IEEE JSSC ;第24册，第5號，1989年10月PP. 1170-1174)。記憶單元陣列區域100有一個具p #23的N #22。很快的可以了解，一形成於P #23中的剛0S電晶體 31和一形成於N #22中的PM0S電晶體32，分別在記憶單元 陣列區域100中構成N形和P形感應放大器。同時，在一 周邊電路區域400中，一形成於P#24中的NM0S電晶體33 和一形成於N #25中的PM0S電晶體34分別提供一 TTL輸入 $纸張尺度適用中國國家標準（CNS)甲4規格（210 X 297公釐) — -------------------r(------^------1T------^ f (•"屯閲--背而之^-麥^再場寫本頁) 經濟部中央標準居8工消费合作社印製 210402 B6 五、發明説明（3.) (^先間"背而之注-?項再塡.^本頁) 緩衝器和資料輸出驅動機。在記憶單元陣列區域100中， •I宰· 一 P #23的#偏電極26 (或NM0S電晶體31的逆閘極電極） 施加一接地電歷"Vss或負電廢Vbb，以及具一電恩源Vcc 之N # 22的#偏電極27 (或PM0S電晶體32的逆閘極電極） 。在周邊電路區域400中，？#24的#偏電極28 (或NMOS 電晶禮33的逆閘級電極）施加一接地電恩Vss或逆閘極電 壓VBB，及具電恩源Vcc之25的#偏電極29 (或PM0S電 晶髏34的逆閘極電極）。卩型基質21的電極30接地。形成 於記憶單元陣列區域100中的Ν'井22以電的方式隔離d井 23和Ρ型基質21，並且阻止#的#偏壓間的干擾。這是三 重#使用在高複雜性之記憶裝置的優點。 " 經濟部中央標华局貝工消費合作社印製 然而，如果Ρ #23和24的#偏電極26和28施加一接地 電IVSS或逆閘極電壓Vbb，則以下的問題就發生了。第 一，在接地電壓爲Vss時，因爲大多數的位元線路都形成 於記憶單元陣列區域内的P#區域，所以它們的靜電容增 加，一位元線路電容Cb和一記憶單元儲存電容cs的比CB /Cs也不利的增加。一位元線和一N+擴散區域相接；此 區域爲N0MS電晶體31的汲極，構成一電流鏡型的n型感應 放大器，此放大器形成於記憶陣列的ρ井23中，如第1B 囷所示之N型感應放大器52。如果位元線路電容較儲存電 容大，則記憶單元的資料出入時間會延遲。這可在此技術 中明白知道。再者，因爲記憶電池陣列區域的ρ并和周邊 電路區通常接地，由周邊線路中之接地電磨引起的雜訊， 干擾了在記憶單元陣列區域中的接地電廢。此對記憶電池 各紙張尺度適用中國®家標準（CNS)甲4規格（21〇 X 297公釐） 經濟部中央標準局KT工消費合作社印製 2XMS12l 五、發明説明（4.) 的運作特性有不利的影響。 第二，如果#偏電極26和28施加一負電壓Vbb，並且 具一短頻道（short-channet)的電晶體用在周邊電路區中 ，此短頻道會在負電壓產生器產生負電壓Vbb到達所希望 電壓位準之前，引起臨界電壓的下降，所以閂上（LAT CH_ UP)的現象會發生。負電壓不像電壓源和接地電壓會維持 在一固定位準，所以需要以連績回饋（feedback)運作來適 當的補償（compensation)，以維持正常的電壓位準。一振 盘器’及電荷栗源（charge pump)等，是用來使負電歷維 持在希望的正常電壓位準的。閂上現象是因負電壓偏差影 響在基質中寄生接面（parasitic junctions)所形成的寄 生元件而引起的，因此造成半導體記憶裝置的錯誤作用。 本發明的目的是提供一装置，防止一半導體記憶裝置 的錯誤作用，此錯誤作用是由一在記憶單元陣列區域和周 邊電路區域間的電壓源雜訊所產生。 本發明的另一目的是提供一裝置以提供穩定之電的絕 緣於基質和高複雜性半導體裝置的井之間。 根據本發明，提供一具有記憶電池陣列區域和周邊電 路區域的半導體裝置，此裝置聚積於第一傳導係數型（ f i rst-conduct i v i ty-type)之基質上，其中記憶單元陣列 區域有複數的字線路、位元線路，記憶電池，感應放大器 、列解碼器、以及字線路驅動機，並且周邊電路區域有複 數之TTL輸入緩衝器和資料輸出驅動機，此装置包括：第 一群電源供應器緩衝襯墊，此僅供應記憶電池陣列區域； 本紙張尺度適用中酉酉家標準（CNS)甲4規格（210 X 297公釐） (^先閲-..:-11.|-)而之：;11.&户*.0再塡寫本頁) -裝. --4· 210402 Λ6 B6 五、發明説明（5.) <靖先間4背而之;t.4麥咁再填寫表頁> 第二群電源供應器緩衝概塾，此僅供應周邊電路區域；第 三群電源供應器緩衝概#，此僅供應複數的字線路及TTL 輸入緩衝器；第二群電源供應器緩衝襯勢，此僅供應資料 輸出驅動機；具有至少第一傳導係數型井的第一個第二傳 導係數型井，形成於記憶電池陣列區域中並和第一群電源 供應器緩衝襯墊連接；具至少第一個第一傳導係數型井的 第二群個第二傳導低數型，形成於周邊電路區域，並且和 第二群電源供應器緩衝襯餐連接；第一個複數之第二傳導 係數型MOS電晶體形成於第一個第一傳導係數型井之中， 並且和第三群電源供應器緩衝襯墊連接；第二個複數之第 二傳導係數型MOS電晶體形成於第二個第一傳導係數型井 之内，並且和第四群電源供應器緩衝襯墊連接。 現在將僅以舉例的方式，並參考附圖來描述本發明。 第1A圖説明一六千四百萬位元位數的drAM，第1B囷和 第1C圖顯示位元線路之電路及列解碼器/字線路驅動時鐘 脈衝產生器，分別形成於記憶單元陣列區域内。而第1DS 和第1E囷顯示一TTL輸入緩衝器和資料輸出緩衝器/驅動 器，分別形成於周邊電路區域内； 烴濟部中央標準居8工消费合作社印製 第2圖是一概要圖，用來説明一應用#偏壓在第一圖 中記憶單元陣列區域和周邊電路區域的傳統方法。 第3A囷，第3B圖和第3C圖説明本發明的一實施例。 第4A圖和第4B圖説明本發明的另一實施例，分別應用 在記憶單元陣列區域和周邊電路區域；
第5圈説明根據本發明電源供應緩衝觀整應用在第3A $紙張/5¾用中國®家棣準(CNS)甲4規格（210 X 297公釐） Λ6 B6 210402 五、發明説明（6.：> ，38,3(：，4人和48圖的實施例； 第6圖是本發明的較佳實施例，此圖是依據第3A，3B, 3C，4A和4B圖，以及第5圖； 第7圖根據本發明説明了M0S電容器的構造； 第8圖説明在本實驗中使用之三重井形成的進行步驟 :以及 第9、10、11圖分別説明負電壓產生器的輸出特性， 電壓泵（VELTAGE PUMP)電路及内部電壓產生器。 第3圖顯示根據本發明#偏壓（或逆閘極電壓）如何 應用到第2圖的裝置上。參照第3A圖，施加於記憶陣列區 域100之卩#23的#偏壓是一負電壓VBB〇再者，一接地 電壓Vss被施加在一周邊電路區域400的P #24上。施加 在N#22和25的#偏壓是電壓源Vcc，而N#22和25形成 在記憶陣列和周邊電路區域。爲了使P#*N+擴散區域 間的接面逆向偏壓，記憶陣列區域提供P #23使用負電壓 ，而此N+擴散區域是NMOS電晶體31的汲極，因此降低一 位元線路之電容，也因此降低了一位元線路電容CB和記 憶單元儲存電容Cs的比’例C b/ C S。另外，施加於記 憶單元陣列和周邊電路區域之P#上的#偏壓分別是負電 廢和接地電恩’用來防止雜訊干擾。再者，周邊電路區域 提供接地電壓給p#24,因此短頻道引起的閂上現象和習 知技術比較是相當低的。 參照第3B囷，在周邊電路區域4〇〇中，一n#25施加 一電歷·源Vcc及具有接地電歷《vss或逆閘極電恩Vbb的p (請 t!y-:'l«·而 >/;.t.6p'切再填寫本> --° -4 經濟部中央標準局员工消费合作社印製 -9 - Λ6 B6 210402 i、發明説明（7.) #24,當在記憶單元陣列區域1⑽中時，N#22使用一比 電壓源及具接地電壓或負電壓的P并23還高的電壓Vpp， 以下簡稱”系電麼·”（pumping voltage)。此系電恩Vpp 是由配置在半導體装置中的高電壓產生器所產生。在此例 中，由周邊電路區域的電磨源所引起的維訊，不應對記憶 單元陣列區域有不利的影響。 參照第3C圖，在一周邊電路區域400中，N#25施加 一比電壓源Vcc及具接地電壓或負電壓的P #24還低的電 壓源VCC^VINT，以下簡稱”内部電壓’’（internal volltage)。當在一記憶單元陣列區域1〇〇中時，N#22施 加一内部電壓VINt及有接地電壓Vss或負電壓VBB,。此 和第3B圖所示有相同的結果。 參照第4A囷，在P型基質70中，形成二獨立之N#71 和N并72。Ν#Ή有一 P#73,此P#73具有一NM0S電晶 體74,此電晶體74在記憶單元陣列區域中，構成一N型感 應放大器。由上述可知，一酬0S在N#72中形成的PM0S電 晶體75,構成一 P型感應放大器於記憶單元睁列區域之 中。P井73施加一負電屋*Vbb ’如一井偏壓·（或一逆閘極 電壓），包圍P#37之Ν#Ή施加一泵電壓VPP或内部電 ,VINT且由N#71獨立出來的N#72施加一電壓源Vcc 。因此由電壓源產生的雜訊不會干擾卩#73的#偏壓，因 此安定了一半導體元件的運作。 參照第4B«，周邊電路區域的應用，N#81包固—具 有NM0S電晶體86的P # 83且# 81包困具有NM0S電晶體87和 表紙張尺度適用中國囷家標準（CNS>甲4規格（210 X 297公釐〉 —10 — _ ------------------------装------.iT^ (^t!y-.K·'而之;t4声,r,再填寫本 K > 經濟部中央標準局员工消費合作社印製 210402 Λ6 B6 經濟部中央標準局员工消费合作社印製 五、發明説明（8.) 88的P #84,此電晶體87和88是由N#81分離出來的。可 知電晶體86是一TTL輸入緩衝器的NMOS電晶體，而且電晶 體87和88形成於一資料輸入緩衝器/輸出驅動機（見第1E 圖）°NMOS電晶體的逆閘極電壓（或P#偏壓）都是負電 壓VBB。P#83和84由基質70中分離出來的，分別藉由N 并81和82施加一電壓源Vcc作用，此電壓源是由單獨的電 源供應緩衝襯墊提供。 通常，因爲一半導體裝置的電源供應緩衝概塾由單電 壓源緩衝襯墊和接地電壓緩衝禊墊所組成，在電壓源發生 的雜訊影響一記憶陣列區域，而此電壓源是施加於周邊電 路區域中的。爲了解決此問題，如第5囷所示，本發明利 用複數電源供應緩衝襯墊VCCLA、VCCRA、VSSLa、 VSSRA當作記憶陣列，及電源供應緩衝襯墊Vcc^p、 V CCRP 、VsSLP、VsSLP當作周邊電路。在此例中， 電源供應緩衝襯墊VCCLA、VCCLP、VSSLP用在左邊，同 時電源供應應緩衝襯墊VCCRA、VCCRP、VSSRA、vSSRP 用在右邊，再者左右接地電壓緩衝襯墊 供一字線/TTL輸入緩衝器。再者附加電壓源緩衝襯墊 VCCRD和接地電壓緩衝襯墊VSSRp被用來當作資料輸出驅 動機。因此在其中一個緩衝概墊中發生的雜訊，不會傳到 另一緩衝襯墊。 本發明電路的運作，現在將參照第6圖描述之。在p 型半導體基質70中，一記憶單元陣陣列區域100已經區分 了第一和第二N#22和91，並且周邊電路區域400區分第 (-:.ΐΓ^^-:.·!1'νώ >/;t.ftpJf!再塡寫本頁) 丨乂 -装. 訂. 本纸張尺度適用中國國家標华（CNS)甲4規格（21〇 X 297公梦） —11 — 9.10402 i 一 Λ6 B6 經濟部中央標箏局B工消费合作社印製 五、發明説明（9.) 三、第四、第五N#25，81和82及第一 P#24。第一N# 22具有第二P #23和第一PMOS電晶體32。第二P #23具有 第一NMOS電晶體31，此電晶體31用在記憶單元、N型感應 放大器，輸入/輸出閘，列解碼器/字線路驅動機和等效 電路。第一NMOS電晶體31 (或第二P#23的偏壓）是一負 電IVbb。第一PMOS電晶體32，用作P頻道(P _Cha nnel )感應放大器而且此電晶體32的逆閘極電壓是一個陣列電 麼源VcCA(VcCLA或VcCRA)。第二PMOS電晶體92形成於 第二N#91之中，用作一字線路驅動時鐘脈衝產生器（見 第1C圖），並且此電晶體92的逆閘極電壓（或第二N井的 #偏壓）是一泵電壓VPP。周邊電路區域400的第三N# 25具有一PM0S電晶體34,此電晶體34的逆閘極電壓是一周 邊電恩源Vccp(Vcclp或Bccrp)。在第一 P井24中形 成一NM0S電晶體33，此電晶體33的逆閘極電壓（或第一 p #的偏壓）是一周邊接地電蜃Vssp ( VSSLP或VSSRP )。在第四N#81中，形成第三P#83，P#83具一NMOS 電晶體86,此電晶體86的逆閘極電壓是負電壓VBB。一 施加於電晶體86源極的接地電壓，是一字線和ttl輸入緩 衝器的接地電恩VsSQ( VsSLQ或VsSRQ )。在第五N井82 中，形成具有NM0S電晶體87和88當作第1E圖輸出的第四p #84°電晶體88的源極是由一驅動器接地電壓vSSD和一 具有驅動機電歷·源VCCD之電晶體87的汲級所提供。電晶 禮87和88的後閘電恩（或第四p#的偏恩）是負電恩vBB 0第五N"井82是由周邊電恩源"\^(：〇?('\^0：0；1^)所提供〇 本紙張尺度適用中困國家標準（CNS>甲4規格（210 X 297公货） —12 - (請tr-i.l-;TK'而之;t.ftpJij再塡寫本頁) 丨裝. 訂. 210402 Λ 6 Β6 _ 五、發明説明（〗0·> 熟於此項技藝者很容易可以知道，偏壓（或電晶體的 逆閘極電恩）施加在#上可能有不同的設定。當然，第六 圖的實施例可適用於一N型基質。 參照第7圖，三重#結構的發明可被用來構成一MOS 電容。如第7A囷所示，施加一電壓源Vcc的第一共同電.極 (first common electrode)是由一NMOS電晶艘，P+擴散 區域107、108和形成於N#102内之N+擴散區域109連接 而成。再者，施加一接地電麼Vss的第二共同電極是由形 成於P #103内之擴散區域104和105、提供一後閘電壓的 P+擴散區域106、形成於基質1〇1内之P+擴散區域11〇 , 以及一PM0S電晶體的閘極112連接而成，然後產生並聯之 NMOS和PM0S電容的電容結構。參照第7B囷，PM0S和NM0S 電容是串聯的’其閘極施加一時鐘脈衝。在此例中，所有 形成P #内的擴散區域通常是接地的，並且所有形成於N 井内的擴散區域都和電恩源連接。除此之外，更多的實施 例可被完成。 第8圖説明了本發明三重#的製造進行步驟。很容易 可以知道，一P型矽單一晶體基質1被用來當作基質。基 質1由氧化物層2和氮化物層3連續覆蓋，如第8A圖所示 。一光阻體囷型4形成於氮化物層3、此光阻體選擇性的 刻蚀氮化物層3和氧化物層2，這是爲了要形成視窗（win dow) 5，透過此視窗，注入第五元素群的不純離子，如砷 和鱗，藉以形成一Ν'井如第8B圖所示。參照第％圖，一基 質的曝露表面很容易濕氧化（coat oxidati〇n),並且注入 本紙張认賴中@S家標準（CNS)甲4規格（21G X 297公ϋ — —13 —* f請"閲-、^而之注-麥项再堵寫本頁) 丨裝. '11. 經濟部中央標準居S工消费合作社印製 210402_ 五、發明説明（11.) 的不純雜質擴散形成一N#7。基質的曝露表面是由一厚 氧化物層6所覆蓋。在第8D圖的步驟中，移開厚氧化物層 6之後，剩下氧化物和氮化物層2和3，一薄緩衝襯墊氧 化物層8，被置於基質上。第二光阻體囷型9形成薄緩衝 襯墊氧化物層8，並且注入第三元素群的不純雜子，如硼 。然後，如第8E圖所示，在N# 7的内部、外部形成了 p #10和11。其後，形成了 #所需要的電晶體及逆閘極電恩 (或#偏壓）的通信接觸擴散區。 丨裝.
、1T 第9、10和11®分別顯示本發明中負電壓（vBB)產 生器、泵電壓（Vpp)產生器和内部電壓（VINT)產生 器的輸入特性。負電屋·產生器和内部電壓產生器通常用在 DRAM中。泵電壓產生器的特性明白的揭露於iEEE jSSC， Aug,1991,PP117)。 雖然以上實施例是用於P型基質，事實上也可用於N 型基質。另外，本發明可運用在所有裝置，這些裝置是由 具有DRAM的C0MS所構成。 1. 經濟部中央櫺準局员工消费合作社印製 本紙張尺度適用中國固家標準（CNS)甲4規格（210 X 297公i ) -14 -
Claims (1)
- A7 經濟部中央標準局8工消費合作社印製 >40^ B7 C7 ___D7 六、 申請專利範困 1· 一半導體裝置，該装置包括： 一第一第二傳導係數型#，此井形成於第一傳導係數 型半導體基質上，並且施加第一偏壓； 一第一傳導係數型#，此#形成於該第—第二傳導係 數型#，並且施加第二偏恩；以及 一第二第二傳導係數型井，此#形成於該第一傳導係 數型#，並且和該第二偏壓連接。 2·如申請專利範園第1項之半導體裝置，其中該第一傳 導係數型半導體基質施加第三偏壓。 3. 如申請專利範園第2項之半導體裝置，其中該第一傳 導係數型井包括一第二傳導係數型M0S電晶體的活性 區域。 4. 如申請專利範園第3項之半導體裝置，其中至少一該 第二傳導係數型井包括一第一傳導係數型M〇s電晶體 Ο 5·如申請專利範園第1項之半導體裝置，更包括另一第 二傳導係數形#，此#具—第—傳導錄獅純晶 體，此電晶體由該第二傳導係數型井隔離，並且施加 第四偏壓。 6. 如申請專利細第5項之半導嫌裝置，其中對-已知 電位而言，該第一偏壓較電壓源高，該第二偏壓是負 値，該第三偏壓是接地電壓，並且該第四偏壓是該電 壓源。 7. 如申料5項之半物裝置，其中對一已知 (請先閲讀背面之注意事項再塡寫本頁) --裝=- 訂‘ .丨民~~ 15 ~ 經濟部中央標準局貝工消费合作社印製 A7 B7 210402 C7 六、申請專利範团 電位而言，第一偏壓較電壓源低，該第二偏壓是負値 ，該第三偏歷是接地電恩，並且該第四偏壓是該電壓 源0 8. —半導體裝置，此裝置具有一記憶單元陣列區域，以 及聚積在第一傳導係數型基質内的周邊電路區域，包 括： /一第一個第二傳導係數型#，此#具有一第一傳導係 數型MOS電晶體，此電晶體形成於記憶單元陣列區域 之内，並且施加第一偏壓； 一第一個第一傳導係數型#，此#具有一第二傳導係 數型MOS電晶體，此電晶體形成於該第一個第二傳導 係數型#，並且施加第二偏壓； 一第二第一傳導係數型#，此#具有一第二傳導係數 型MOS電晶體，此電晶體形成於該周邊電路區域之内 ，並且施加第三偏廢；以及 7第二個第二傳導係數型井，此#具一第一傳導係數 型MOS電晶體，此電晶體形成於該周邊線路區域，此 電晶體由該第二個第一傳導係數型#中隔離，並且施 加第一偏壓。 、/7 9.如申請專利範圍第8項之半導體裝置，其中該第一傳 導係數型基質包括一高濃度的第一傳導係數型擴散區 域，此區域和該第三偏壓連接。 10.如申請專利範園第9項之半導體裝置者，其中該第一 偏壓是一電壓源，該第二偏壓是一負電壓，並且該第 本紙張尺度適用中國國家標準（CNS)甲4規格（210 X 297公釐） 一 16 — (請先閲讀背面之注意事項再塡寫本頁) .裝Γ 、ΤΓ. 經濟部中央標準局R工消費合作杜印製 A7 210402 g D7 六、申請專利範团 三偏恩是接地電恩。 11. 如申請專利範園第10項之半導體裝置，更包括一負電 壓產生器，用來產生該負電壓。 12. —半導體裝置，此装置‘具有一記憶單元陣列區域及周 邊電路區域，此區域聚積在第一傳導係數型基質内， 包括： 一第一第二傳導係數型#，此#具有一第一傳導係數 型M0S電晶體，此電晶髏形成於該記憶單元陣列區域 ，並且施加第一偏壓； 一第一個第一傳導係數型井，此井具有一第二傳導係 數型M0S電晶體，此電晶禮形成於該周邊電路，並且 施加該第二偏壓，以及 一第二個第二傳導係數型中，此井具有一第一傳導係 數型M0S電晶體，此電晶體形成於該周邊電路區域， 其且由該第二第一傳導係數型#隔離，並且施加第三 偏壓。 13. 如申請專利範園第12項之半導體裝置，其中該第一傳 導係數型基質包括一高濃度第一傳導係數型擴散區域 ，此區域是由該井隔離，並且與該第二偏壓連接。 14. 如申請專利範圍第13項之半導體裝置，其中對一已知 電位而言，該第一偏壓較電壓源高。該第二偏壓是接 地電恩，並且該第三偏壓是該電屡源。 15. 如申請專利範園第13項之半導體裝置，其中對一已知 電位而言，該第一偏壓·較電麼·源高，該第二偏壓是負 狀錢种® ⑽）甲嶋⑵0 X 297讀)--— -17 - (請先聞讀背面之注意事項再塡寫本頁) 丨裝- 訂· 經浒部屮央標準局貝工消费合作社印製 210402 A7 —lm__ 六、申請專利範園 電塵，韃第三偏壓是t饜源0 Ιβ·如申請專利範面第ls項之半導髖裝藏，其中韃第一傳 導係數型基質包括一高濃度第一傳導係數型姨牧區埃 •此區滅典該接地電靨連接。 I7·如申請專利範面第W或第1S項之半導《裝襞，更包括 一電麝泵電路，此電路是對一巳知電位而言，產生一 較該電I源高之電廛。 I8.如申請專利範面第1Z項之半導體裝置，其中對一已知 電位而言，該第一偏壓較電蘑源低，該第二偏壓是负 電塵，並且第三偏屡是該電I源。 I9·如申請專利範腾第1δ項之半導饉裝藏，其中對一已知 電位而言，第一偏屨較電屦源低，該第二偏屦是負電 饜，並且對一已知電位而言，該第三偏蘑較電屦源低 〇 2〇·如申請專利範面第is項之半導饉裝置，更包括一内部 電I產生器，此電雇產生器在一已知電位下，產生一 較隸電廛源低的電壓。 21* —半導體裝置，此裝藏具有一聚集在第一傳導係數到 基貧内的記憶單元陣列區墩及周逢電路區域，該記億 單元陣列區域有琴數之字線路、字元線路、記憶電池 、感應教大器、列解碼器和字線路槳動器，該用邊線 路區填有複數之TTL输入緩衝器和資料输出摩動機， 包括： 第一尊贫源供應緩衝襯鏊，僅用象供應該記憶單元陣 本纸》尺度適用中國a家標準(CNS)甲4規格(210x297公釐） Λ 一 η一 f請先閔讀背面va意事項再¾寫本頁j ·/ .訂. A7 ^ B7 2i〇4〇^ 〇7經濟部中央標準局8工消费合作社印製 六、申請專利範園 列區域； 第二群電源供應緩衝概整，僅用來供應該周邊電路區 域； 第三群電源供應緩衝襯墊，僅用來供應該複數之字線 路及TTL輸入緩衝器； 第四群電源供應缓衝襯墊，僅用來供應該資料輪出驅 動機； 具有至少第一個第一傳輸係數型井的第一個第二傳輸 係數井，形成於該記憶單元陣列區域，並且和該第一 群電源供應緩衝襯墊連接； 具有至少有第一個第一傳輸係數型#的第二個第二傳 輸係數型井，形成於該周邊電路區域中，並且和該第 二群電源供應緩衝襯墊連接； 第一複數之第二傳導係數型MOS電晶體，此電晶體形 成於該第一個第一傳輸係數型#之中，並和該第三群 電源供應緩衝襯墊連接；以及 第二複數之第二傳導係數型MOS電晶體，此電晶體形 成於該第二第一傳輸係數型#之中，並且和第四群電 源供應緩衝襯墊連接。 22. —半導體装置包括： 一第一傳輸係數型基質； 一第二傳輸係數型井，此井形成於該基質； 一形成於該第一傳輸係數型#中之第一第二傳輸係數 型MOS電晶髏，及第一高濃度第一傳輸係數型擴散區 本紙張尺度適用中國國家樣準（CNS)甲4規格（210 X 297公釐） —19 — (請先閲讀背面之注意事項再塡寫本頁) 丨裝- 訂_ B7 C7 D7 210402 六、申請專利範圍 域； 一第二第一傳輸係數型MOS電晶體和第二高濃度第二 傳輸係數型擴散區域； 一第三高濃度第一傳輸係數型擴散區域，歧區域形成 於該第一傳輸係數型基質之内， 其中該第一M0S電晶體的源極和汲極，該第一高濃度 擴散區域、該第二M0S電晶體的閘極，以及該第三高 濃度擴散區域通常是連接的， 其中該第一M0S電晶體的閘極、該第二M0S電晶體的汲 極和源極，以及該第二高濃度擴散區域通常是連接的 (請先閲讀背面之注意事項再塡寫本頁) —裝- ,11. 經濟部中央標準局貝工消费合作社印製 本紙張尺度適用中國國家標準（CNS)甲4規格（210 X 297公釐） -20 -
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