DE3900769A1 - Integrierte schaltung mit zumindest einem n-kanal-fet und zumindest einem p-kanal-fet - Google Patents

Integrierte schaltung mit zumindest einem n-kanal-fet und zumindest einem p-kanal-fet

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Description

Die vorliegende Erfindung betrifft eine integrierte Schal­ tung mit zumindest einem n-Kanal-Feldeffekttransistor (n-Kanal-FET) und zumindest einem p-Kanal-Feldeffekttran­ sistor (p-Kanal-FET).
Bei einer Vielzahl von integrierten Schaltungen befinden sich in räumlicher Nachbarschaft auf einem Substrat ein n-Kanal-FET und p-Kanal-FET. Eine derartige Struktur fin­ det sich beispielsweise bei einer Inverterschaltung. Wenn eine derartige Schaltung beispielsweise in einem n-Sub­ strat implementiert ist, so liegt der n-Kanal-FET inner­ halb einer p-Wanne. Die Source des p-Kanal-FET liegt über Ohm′schen Kontakt an einer positiven Versorgungsspannung, während die Source des n-Kanal-FET über einen Ohm′schen Kontakt an einer negativen Versorgungsspannung liegt. Die Drain-Elektroden beider FET′s sind miteinander verbunden und bilden den Inverterausgang. Die Gate-Elektroden der beiden FET′s sind gleichfalls miteinander verbunden und bilden den Eingang. Bei einer derartigen Struktur der integrierten Schaltung ergeben sich parasitäre bipolare Strukturen, wie beispielsweise ein parasitärer Thyristor zwischen der Source-Elektrode des p-Kanal-Transistors und der Source-Elektrode des n-Kanal-Transistors. Mit anderen Worten stellt die npnp-Schichtfolge zwischen den Source- Elektroden dieser Transistoren einen parasitären Thyristor dar, dessen Anode und Kathode an den entgegengesetzten Versorgungsspannungen liegen. Daher beteht bei bekannten integrierten Schaltungen mit einem n-Kanal-FET und einem p-Kanal-FET die Gefahr, daß ein parasitärer Thyristor in einen durchgeschalteten Zustand gerät. Dies wird als "Latch-up" bezeichnet.
Aus der Fachveröffentlichung "W. G. Meyer et al: Integrable High Voltage CMOS-Devices", IEEE 1985, IEDM 85, Seiten 732 bis 735 sind bereits CMOS-Strukturen mit einem n-Kanal-FET und einem p-Kanal-FET in einem gemeinsamen n-Substrat bekannt, bei denen der n-Kanal-FET in einer p-Wanne liegt und bei denen der p-Kanal-FET in einer n- Wanne liegt, die ihrerseits in einer weiteren p-Wanne liegt. Bei dieser bekannten CMOS-Struktur dient die zusätzliche p-Wanne des p-Kanal-FET allein dazu, den p-Kanal-FET potentialmäßig vom Potential der n-Epitaxie- Schicht zu entkoppeln. Diese Fachveröffentlichung befaßt sich weder mit Problemen des "Latch-up", noch beinhaltet sie irgendwelche Hinweise bezüglich der Potentiale zum Betreiben der dort gezeigten CMOS-Schaltungsstruktur.
Gegenüber diesem Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine integrierte Schaltung mit zumindest einem n-Kanal-FET und zumindest einem p-Kanal-FET, die in einem gemeinsamen Substrat angeordnet sind, so weiterzubilden, daß ein Leitendschalten von parasitären Bipolarstrukturen bzw. ein "Latch-up" verhin­ dert oder zumindest mit hoher Wahrscheinlichkeit ausge­ schlossen wird.
Diese Aufgabe wird bei einer integrierten Schaltung nach dem Oberbegriff des Patentanspruchs 1 oder 2 durch die im kennzeichnenden Teil des Patentanspruchs 1 bzw. Patent­ anspruchs 2 angegebenen Merkmale gelöst.
Der Grundgedanke der vorliegenden Erfindung liegt darin, bei einer integrierten Schaltung mit einem p-Kanal-FET und n-Kanal-FET denjenigen FET, dessen Polarität nicht der Polarität des Substrates bzw. der Epitaxieschicht ent­ spricht, mit einer Wanne zu umgeben, die ihrerseits in einer weiteren Wanne liegt, wobei die Potentiale, mit denen die drei Wannen der FET′s angesteuert werden, so gewählt sind, daß keine parasitäre Bipolarstruktur in einen durchgeschalteten Zustand geraten kann. Die Wahr­ scheinlichkeit des Auftretens eines "Latch-up" ist bei der erfindungsgemäßen Struktur der integrierten Schaltung erheblich herabgesetzt.
Bevorzugte Weiterbildungen der erfindungsgemäßen inte­ grierten Schaltung sind Gegenstand der Unteransprüche 3 bis 8.
Vier verschiedene Ausführungsbeispiele der erfindungsge­ mäßen integrierten Schaltung werden nachfolgend unter Be­ zugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
Fig. 1 ein Ausführungsbeispiel der erfindungsge­ mäßen integrierten Schaltung mit n-Substrat;
Fig. 2 eine im wesentlichen der Ausführungsform von Fig. 1 entsprechende zweite Ausführungsform mit p-Substrat;
Fig. 3 eine dritte Ausführungsform mit Trenchisola­ tion; und
Fig. 4 eine vierte Ausführungsform, bei der eine Wanne des n-Kanal-Transistors in eine zu­ sätzliche Wanne des p-Kanal-Transistors übergeht.
Wie in Fig. 1 gezeigt ist, sind auf einem gemeinsamen n-Substrat 1 mit einer (n+)-Substratschicht 2 und einer (n-)-Epitaxieschicht 3 ein n-Kanal-FET 4 und ein p-Kanal- FET 5 angeordnet.
Der n-Kanal-FET 4 liegt in einer ersten p-Wanne 6 und um­ faßt eine Source-Elektrode 7, eine Gate-Elektrode 8 und eine Drain-Elektrode 9. Die Source-Elektrode 7 und die Drain-Elektrode 9 sind in an sich bekannter Weise über Ohm′sche Kontakte mit Metalleiterbahnen angeschlossen, während die Gate-Elektrode gegenüber dem Kanal des FET 4 isoliert angeordnet ist.
Der p-Kanal-FET 5 weist eine zweite n-Wanne 10 auf, die ihrerseits zur Epitaxie-Schicht 3 durch eine dritte (p-)- Wanne eingefaßt wird. Der p-Kanal-FET 5 hat eine Source- Elektrode 12, eine Gate-Elektrode 13 und eine Drain- Elektrode 14. Auch bei diesem FET 5 werden die Source- Elektrode 12 und die Drain-Elektrode 14 über Ohm′sche Kontakte mit Metalleiterbahnen angeschlossen, während die Gate-Elektrode 13 als gegenüber dem Kanal isoliertes Gate ausgebildet ist.
Bei der integrierten Schaltung nach diesem ersten Ausfüh­ rungsbeispiel sind die beiden FET′s 4, 5 als Inverter be­ schaltet, indem die beiden Gate-Elektroden 8, 13 mit einem Eingang E, die beiden Drain-Elektroden 9, 14 mit einem Ausgang A, die Source-Elektrode 7 des n-Kanal-FET 4 mit einem negativen Versorgungspotential V SS(-) und die Source-Elektrode 12 des p-Kanal-FET 5 mit einem positiven Versorgungspotential V DD(+) verbunden sind.
Die (n-)-Epitaxieschicht 3 steht über wenigstens einen, hier drei Ohm′sche Kontakte 15, 16, 17 mit dem positiven Versorgungspotential V DD(+) in Verbindung. Einer 16 dieser Ohm′schen Kontakte 15, 16, 17 kann wie hier zwischen den beiden FET′s 4, 5 liegen.
Die erste p-Wanne 6 steht über mindestens einen vierten Ohm′schen Kontakt 18 mit dem negativen Versorgungspoten­ tial V SS(-) in Verbindung. Die zweite n-Wanne 10 steht über mindestens einen fünften Ohm′schen Kontakt 19 mit dem positiven Versorgungspotential V DD(+) in Verbindung.
Die dritte (p-)-Wanne 11 steht über mindestens einen sechsten Ohm′schen Kontakt 20 und gegebenenfalls über einen siebten Ohm′schen Kontakt 21 mit dem positiven Versorgungspotential V DD(+) in Verbindung.
Obwohl die oben beschriebenen Potentiale die bevorzugte Potentialwahl darstellen, um ein Durchschalten parasitärer Bipolarstrukturen, wie beispielsweise parasitärer Thyristoren zu vermeiden, können die Potentiale auch so gewählt sein, daß das Potential der ersten p-Wanne 6 kleiner oder gleich gegenüber dem positiven Versorgungs­ potential V DD(+) ist, mit dem das (n-)-Substrat 1, 2, 3 beaufschlagt wird, wobei das Potential der dritten (p-)- Wanne 11 kleiner oder gleich diesem positiven Versorgungs­ potential V DD(+) ist und das Potential der zweiten n-Wanne 10 größer oder gleich dem Potential der dritten p-Wanne 11 ist.
Die Source 12 und die Drain 14 des p-Kanal-FET 5 müssen so verschaltet werden, daß deren Potential kleiner oder gleich dem Potential der zweiten n-Wanne ist. Die Source 7 und die Drain 9 des n-Kanal-FET 4 müssen so verschaltet werden, daß deren Potential größer oder gleich dem Poten­ tial der ersten p-Wanne 6 ist.
Nachfolgend wird unter Bezugnahme auf Fig. 2 die zweite Ausführungsform der erfindungsgemäßen integrierten Schal­ tung erläutert. Diese zweite Ausführungsform unterscheidet sich lediglich dadurch von der ersten Ausführungsform, daß n-Halbleiterbereiche durch p-Halbleiterbereiche und p-Halbleiterbereiche durch n-Halbleiterbereiche ersetzt sind und dementsprechend die Polarität der Spannungen um­ gekehrt ist. In der Fig. 2 sind die Teile, die in Fig. 1 gezeigten Teilen entsprechen, mit entsprechenden Bezugs­ zeichen, die mit einem Apostroph versehen sind, bezeich­ net. Diejenigen Schaltungselemente, die bei der ersten Ausführungsform gemäß Fig. 1 mit dem positiven Versor­ gungspotential V DD(+) verbunden sind, sind bei der zweiten Ausführungsform gemäß Fig. 2 mit dem negativen Versor­ gungspotential V SS(-) verbunden. Entsprechend sind die­ jenigen Schaltungselemente, die bei der ersten Ausfüh­ rungsform mit dem negativen Versorgungspotential V SS(-) verbunden sind, bei der zweiten Ausführungsform mit dem positiven Versorgungspotential V DD(+) verbunden. Dement­ sprechend wird das p-Substrat 1′, 2′, 3′ mit dem negativen Versorgungspotential V SS(-) beaufschlagt, welches auch der zweiten p-Wanne 10′ und der Source 12 des n-Kanal-FET 5′ zugeleitet wird. Die dritte (n-)-Wanne 11′, die erste n-Wanne 6′ sowie die Source 7′ des p-Kanal-FET 4′ liegen an dem positiven Versorgungspotential V DD(+). Gleichfalls ist es jedoch möglich, die erste n-Wanne 6′ mit einem Potential zu beaufschlagen, das größer oder gleich dem negativen Versorgungspotential V SS(-) ist, mit dem das (p-)-Substrat 1′, 2′, 3′ beaufschlagt wird; die dritte (n-)-Wanne 11′ mit einem dritten Potential zu beaufschla­ gen, das größer oder gleich dem ersten, negativen Versor­ gungspotential V SS(-) ist, und die zweite Wanne 10′ mit einem vierten Potential zu beaufschlagen, das kleiner oder gleich dem dritten Potential ist.
Die Source 12′ und die Drain 14′ des n-Kanal-FET 5′ müssen so verschaltet werden, daß deren Potential größer oder gleich dem Potential der zweiten p-Wanne 10′ ist. Die Source 7′ und die Drain 9′ des n-Kanal-FET 5′ müssen so verschaltet werden, daß deren Potential größer oder gleich dem Potential der ersten n-Wanne 6′ ist.
Nachfolgend wird unter Bezugnahme auf Fig. 3 die dritte Ausführungsform der erfindungsgemäßen integrierten Schal­ tung näher erläutert. Die dritte Ausführungsform gemäß Fig. 3 entspricht im wesentlichen der ersten Ausführungs­ form gemäß Fig. 1. Entsprechende Schaltungselemente oder Bereiche sind durch übereinstimmende Bezugszeichen be­ zeichnet, die jedoch mit einem zweifachen Apostroph ver­ sehen sind.
Abweichungen gegenüber der Ausführungform gemäß Fig. 1 bestehen im wesentlichen darin, daß zwischen den beiden FET′s 4′′, 5′′ sowie auf den beiden einander abgewandten Seiten der FET′s 4′′, 5′′ sogenannte Trenchisolationen 22, 23, 24 vorgesehen sind, aufgrund derer es möglich ist, die Schaltung mit einer erhöhten Integrationsdichte zu imple­ mentieren. In weiterer Abweichung von der Ausführungsform gemäß Fig. 1 ist der mittlere Ohm′sche Kontakt 16 fortge­ lassen und durch einen unterseitigen Kontakt 25 ersetzt.
Nachfolgend wird unter Bezugnahme auf Fig. 4 eine vierte Ausführungsform der erfindungsgemäßen integrierten Schal­ tung erläutert. Diejenigen Schaltungselemente oder Be­ reiche, die den Elementen oder Bereichen gemäß Fig. 1 ent­ sprechen, sind mit gleichen Bezugszeichen bezeichnet, die jedoch mit einem dreifachen Apostroph versehen sind.
Bei dieser Ausführungsform besteht die hauptsächliche Ab­ weichung gegenüber dem ersten Ausführungsbeispiel darin, daß die erste (p-)-Wanne 6′′′ in die dritte (p-)-Wanne 11′′′ übergeht, so daß ein einziger Kontakt 18′′′ zum Beaufschla­ gen dieser verschmolzenen Wanne 6′′′, 11′′′ mit dem negati­ ven Versorgungspotential V SS(-) genügt.
Gegebenenfalls kann eine zusätzliche Potentialquelle V SUB zwischen der Source-Elektrode 12′′′ des p-Kanal-FET 5′′′ und den beiden Ohm′schen Kontakten 15′′′, 17′′′ zum Beaufschla­ gen des Substrates 1′′′, 2′′′, 3′′′ vorgesehen sein. Im übri­ gen entsprechen die Potentiale den unter Bezugnahme auf Fig. 1 erläuterten Potentialverhältnissen. Obwohl der Grad der "Latch-up"-Freiheit bei dieser vierten Ausführungsform nicht den Grad der "Latch-up"-Freiheit der ersten drei Ausführungsformen erreicht, kann diese vierte Ausführungs­ form wegen ihrer einfacheren Struktur für viele Anwen­ dungsfälle die geeignetere Lösung sein.
Selbstverständlich ist die vorliegende Erfindung nicht auf solche Anwendungsfälle beschränkt, bei denen der n-Kanal- FET und der p-Kanal-FET zu einer Inverterschaltung ver­ schaltet sind. Beliebige andere Strukturen, die wenigstens einen n-Kanal-FET und einen p-Kanal-FET aufweisen, kommen als Anwendungsgebiete für die Zwecke der vorliegenden Er­ findung in Betracht.

Claims (11)

1. Integrierte Schaltung mit zumindest einem n-Kanal-FET (4) und zumindest einem p-Kanal-FET (5), die in einem n-Substrat (1; 2, 3) angeordnet sind,
  • - wobei der n-Kanal-FET (4) eine erste p-Wanne (6) aufweist, und
  • - wobei der p-Kanal-FET (5) eine zweite n-Wanne (10) aufweist, die ihrerseits (10) in einer dritten p- Wanne (11) liegt,
gekennzeichnet durch
  • - eine erste Einrichtung (15, 16, 17), die das n-Sub­ strat (1; 2, 3) mit einem ersten Potential (V DD) be­ aufschlagt,
  • - eine zweite Einrichtung (18), die die erste Wanne (6) mit einem zweiten Potential beaufschlagt, daß kleiner oder gleich dem ersten Potential (V DD) ist,
  • - eine dritte Einrichtung (20, 21), die die dritte Wanne (11) mit einem dritten Potential beaufschlagt, das kleiner oder gleich dem ersten Potential (V DD) ist, und
  • - eine vierte Einrichtung (19), die die zweite Wanne (10) mit einem vierten Potential beaufschlagt, das größer oder gleich dem dritten Potential ist.
2. Integrierte Schaltung nach Anspruch 1, gekennzeichnet durch
  • - eine fünfte Einrichtung (7), die die Source des n-Kanal-FET (4) mit einem fünften Potential beauf­ schlagt, das größer oder gleich dem zweiten Poten­ tial ist,
  • - eine sechste Einrichtung (9), die die Drain des n-Kanal-FET (4) mit einem sechsten Potential be­ aufschlagt, das größer oder gleich dem zweiten Potential ist,
  • - eine siebte Einrichtung (12), die die Source des p-Kanal-FET (5) mit einem achten Potential beauf­ schlagt, das kleiner oder gleich dem vierten Poten­ tial ist, und
  • - eine achte Einrichtung (14), die die Drain des p-Kanal-FET (5) mit einem neunten Potential beauf­ schlagt, das kleiner oder gleich dem vierten Poten­ tial ist.
3. Integrierte Schaltung mit zumindest einem p-Kanal-FET (4′) und zumindest einem n-Kanal-FET (5′), die in einem p-Substrat (1′; 2′, 3′) angeordnet sind,
  • - wobei der p-Kanal-FET (4′) eine erste n-Wanne (6′) aufweist, und
  • - wobei der n-Kanal-FET (5′) eine zweite p-Wanne (10′) aufweist, die ihrerseits (10′) in einer dritten n-Wanne (11′) liegt, gekennzeichnet durch
  • - eine erste Einrichtung (15′, 16′, 17′), die das p- Substrat (1′, 2′, 3′) mit einem ersten Potential (V SS) beaufschlagt,
  • - eine zweite Einrichtung (18′), die die erste Wanne (6′) mit einem zweiten Potential beaufschlagt, das größer oder gleich dem ersten Potential (V SS) ist,
  • - eine dritte Einrichtung (20′, 21′), die die dritte Wanne (11′) mit einem dritten Potential beauf­ schlagt, das größer oder gleich dem ersten Potential (V SS) ist, und
  • - eine vierte Einrichtung (19′), die die zweite Wanne (10′) mit einem vierten Potential beaufschlagt, das kleiner oder gleich dem dritten Potential ist.
4. Integrierte Schaltung nach Anspruch 3, gekennzeichnet durch
  • - eine fünfte Einrichtung (7′), die die Source des p-Kanal-FET (4′) mit einem fünften Potential beauf­ schlagt, das kleiner oder gleich dem zweiten Poten­ tial ist,
  • - eine sechste Einrichtung (9′), die die Drain des p-Kanal-FET (4′) mit einem sechsten Potential beauf­ schlagt, das kleiner oder gleich dem zweiten Poten­ tial ist,
  • - eine siebte Einrichtung (12′), die die Source des n-Kanal-FET (5′) mit einem achten Potential beauf­ schlagt, das größer oder gleich dem vierten Poten­ tial ist, und
  • - eine achte Einrichtung (14′), die die Drain des p-Kanal-FET (5′) mit einem neunten Potential beauf­ schlagt, das größer oder gleich dem vierten Poten­ tial ist.
5. Integrierte Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die zweite Einrichtung (18; 18′) mit der dritten Einrichtung (20, 21; 20′, 21′) und der fünften Einrich­ tung (7; 7′) derart verbunden ist, daß das zweite Potential (V SS; V DD) gleich dem dritten Potential (V SS; V DD) und dem fünften Potential (V SS; V DD) ist.
6. Integrierte Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die vierte Einrichtung (19; 19′) mit der ersten Einrichtung (15, 16, 17; 15′, 16′, 17′) und der sieb­ ten Einrichtung (12; 12′) derart verbunden ist, daß das vierte Potential (V DD; V SS) gleich dem ersten Potential (V DD; V SS) und dem achten Potential (V DD; V SS) und dem achten Potential (V DD; V SS) ist.
7. Integrierte Schaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß eine erste Isolationsschicht (23) zwischen dem n-Kanal-FET (4′′) und dem p-Kanal-FET (5′′) angeordnet ist, die sich von der Substratoberseite bis wenigstens zur Tiefe der dritten Wanne (11′′) erstreckt.
8. Integrierte Schaltung nach Anspruch 7, dadurch gekenn­ zeichnet, daß weitere Isolationsschichten (22, 24) auf der der ersten Isolationsschicht (23) abgewandten Seite der FET′s (4′′, 5′′) vorgesehen sind, die sich von der Substratoberseite aus bis wenigstens zur Tiefe der ersten bzw. dritten Wanne (6′′, 11′′) erstrecken.
9. Integrierte Schaltung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die Isolationsschichten als sogenannte Trench­ isolationen (22, 23, 24) ausgebildet sind.
10. Integrierte Schaltung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die erste Wanne (6′′′) in die dritte Wanne (11′′′) übergeht.
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