JPH0279460A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置に関するものであり、特に、基
板中にウェルを形成している半導体装置に関するもので
ある。

［従来の技術］ 相補型ＭＯＳデバイス（ＣＭＯ８）では、ｎチャネルＭ
Ｏ３ＦＥＴとｐチャネルＭＯ３ＦＥＴとを同一基板上に
形成する必要があるため、いずれかのトランジスタを基
板から分離して形成しなければならない。そのような例
のいくつかを、第１図〜第４図に示す。

第１図に示す例では、ｐ！！シリコン基板１にｎウェル
２を形成している。ｐ型シリコン基板１の主面にはｎチ
ャネルトランジスタが形成され、ｎウェル２の主面には
ｎチャネルトランジスタが形成される。

第２図に示す例では、ｎ型シリコン基板３にｐウェル４
が形成される。ｎ型シリコン基板３の主面にｎチャネル
トランジスタが形成され、ｐウェル４の主面にｎチャネ
ルトランジスタが形成される。

第３図に示す例では、ｐ型シリコン基板５上に、ｎウェ
ル６．７とｎウェル８とを形成している。

ｎウェル６．７の主面には、ｎチャネルトランジスタが
形成され、ｎウェル８の主面には、ｎチャネルトランジ
スタが形成される。

第４図に示す例では、ｎ型シリコン基板９に、ｎウェル
１０，１１とｐウェル１２とを形成している。ｎウェル
１０，１１の主面にはｎチャネルトランジスタが形成さ
れ、ｐウェル１２の主面にはｎチャネルトランジスタが
形成される。

ＣＭＯＳデバイスの一例として、ＣＭＯＳインバータの
等価回路図を第５図に示す。ＣＭＯＳインバータは、ｐ
チャネルトランジスタＴｐと、ｎチャネルトランジスタ
Ｔｎとを備えている。入力信号７１口は、両トランジス
タのゲートに入る。

Ｖｉｎが高電位（Ｖｃｃレベル二　１′）のとき、ｎチ
ャネルトランジスタＴｎはＯＮ状態となり、ｐチャネル
トランジスタＴｐはＯＦＦ状態とな４る。

したがって、出力信号Ｖｏｕｔは低電位（グランドレベ
ル“０”）となる。逆に、入力信号Ｖｉｎが低電位のと
きには、ｎチャネルトランジスタ〒ｎがＯＦＦ状態とな
り、ｐチャネルトランジスタＴｐがＯＮ状態となる。し
たがって、出力信号Ｖｏｕｔは高電位（Ｖｃｃレベル：
　“１１）となる。

第６図は、ＣＭＯＳインバータの構造を示す断面図であ
る。ｎ型シリコン基板１３に、ｐウェル１４とｎウェル
１５とが形成されている。ｐウェル１４の主面にｎチャ
ネルトランジスタＴｎが形成され、ｎウェル１５の主面
にｐチャネルトランジスタＴｐが形成される。

第６図に示すＣＭＯＳインバータの製造工程を、第７Ａ
図〜第７Ｌ図を用いて説明する。

まず、ｎ型シリコン基板１３を用意しく第７Ａ図）、こ
の基板１３上に熱酸化法によってシリコン酸化Ｈ（Ｓ　
ｉ　０２　）１６を形成する（第７Ｂ図）。次に、シリ
コン酸化８１６上に、ＣＶＤ法（化学蒸着法）によって
シリコン窒化膜（Ｓｉ、Ｎ、）１７を堆積する（第７Ｃ
図）。

次に、シリコン窒化膜１７上にフォトレジストを塗布し
、露光処理および現は処理を経てシリコン窒化膜１７上
にパターン化されたレジストを残す（図示せず）。この
レジストパターンをマスクにして、シリコン窒化膜１７
およびシリコン酸化膜１６を選択的にエツチング除去す
る。その後、レジストパターンを除去し、シリコン窒化
膜１７およびシリコン酸化膜１６をマスクとして、シリ
コン基板１３中にｎウェル川イオン（リンＰ）を注入す
る（第７Ｄ図）。

次に、シリコン窒化Ｊ＆！ｉ１７をマスクとして選択酸
化を行ない、厚い酸化膜（ＳｉＯｚ）１８を形成し、そ
の後シリコン窒化膜１７を除去する（第７Ｅ図）。さら
に、厚い酸化膜１８をマスクとして、ｐウェル用イオン
（ホウ素Ｂ）をシリコン基板１３中に注入する。

次に、シリコン酸化膜１６．１８を除去し、熱処理によ
って注入不純物を拡散してｐウェル１４およびｎウェル
１５を作る（第７Ｆ図）。ｐ型不鈍物であるホウ素は、
ｎ型不純物であるリンに比べて拡散係数が大きいので、
拡散深さはロウエル１４の方が大きくなる。

次に、基板１３上に薄い酸化膜を形成し、さらに選択酸
化技術によって、所定領域にフィールド酸化膜１９，２
０．２１を形成する（第７Ｇ図）。

次に、基板１３上にポリシリコン膜をＣＶＤ法によって
堆積する（図示せず）。その後、フォトレジストマスク
を用いてポリシリコン膜をエツチングしパターン化する
ことによって、第７Ｈ図に示すように、ロウエル１４の
主面にゲート酸化膜２２およびゲート電極２３を形成し
、ロウエル１５の主面にゲート酸化膜２４およびゲート
電極２５を形成する。

次に、基板１３上にフォトレジストを塗布し、露光処理
および現像処理を経てｎウェル領域１４の上に７オトレ
ジスト２６を残す。その後、ｎウェル１５の上に形成さ
れたゲーＩｆ極２５をマスクにしてｎ型不純物であるホ
ウ素をｎウェル１５の主面に注入する（第７Ｉ図）。

次に、ｎウェル領域１４上のフォトレジスト２６を除去
する（図示せず）。その後、前述したのと同様の処理に
よって、ｎウェル領域１５の上にフォトレジスト２７を
堆積する（第７Ｊ図）。そして、ロウエル１の上に形成
されたゲート電極２３をマスクにして、ｎ型不純物であ
るヒ素Ａｓをロウエル１４中に注入する。その後、フォ
トレジスト２７を除去する。

次に熱処理によってロウエル１４およびｎウェル１５中
に形成された不純物を拡散する。この拡散処理によって
、ロウエル１４上には、ｎチャネルトランジスタのソー
スおよびドレインとなるべきｎ型不純物領域３２．３３
が形成され、ｎウェル１５上には、ｐチャネルトランジ
スタのソースおよびドレインとなるべきｎ型不純物領域
３４゜３５が形成される（第７に図）。さらに、第７に
図に示すように、基板１３上に絶縁膜２８を形成する。

次に、絶縁膜２８の所定領域にコンタクトホールをあけ
、アルミ配線パターン２９，３０．３１を形成する（第
７Ｌ図）。アルミ配線パターン２９は、ｎチャネルトラ
ンジスタの一方のｎ型不純物領域３２とグランドライン
に接続される。アルミ配線パターン３０は、ｎチャネル
トランジスタの他方のｎ型不純物領域３３とｐチャネル
トランジスタの一方のｎ型不純物領域３４とに接続され
る。アルミ配線パターン３１は、ｐチャネルトランジス
タの他方のｎ型不純物領域３５と電源ラインとに接続さ
れる。また、ｐおよびｎチャネルトランジスタのゲート
電極にも、図示していないが、アルミ配線パターンによ
って信号入力ラインが接続される。これによって、第５
図に示したＣＭＯＳインバータ回路が構成される。最後
に、保護膜としてリンガラス８３６を堆積する（第６図
）。

［発明が解決しようとする課題］ 近年、デバイスの微細化および高速動作性の向上を促進
するために、トランジスタのチャネル基を短くする傾向
にある。スケーリング則によれば、素子の物理的寸法と
電圧をｌ／Ｋに縮小し、不純物濃度をに倍にすると、素
子内部の電界強度は不変に保たれ、しかもスイッチング
速度はに２倍に速くなる。従来、デバイスの設計にあた
っては、トランジスタのチャネル基を決定すれば、スケ
ーリング則に従って一義的にウェルの濃度を決定してい
た。

基板またはウェルの濃度を変えることなく、単純にトラ
ンジスタのチャネル基を短くすれば、短チヤネル効果が
発生する。具体的には、ドレイン電極側から延びてきた
空乏層がソース電極に到達し、バンチスルー現象が生じ
る。そのため、ソース−ドレイン間の電流をゲート電圧
で制御できなくなってしまう。

空乏層の幅と基板またはウェルの不純物濃度との間には
、以下の関係式が成立する。

Ｗ　　：空乏層の幅 ｑ　　：電子の電荷量 Ｎａ　：基板またはウェルの不純物濃度φＳ　：ゲート
電極に正の電圧を印加したときの表面ポテンシャル εｓｉ：ｓｉの誘電率 上式から、不純物濃度Ｎａを大きくすれば、空乏層の幅
Ｗは小さくなることがわかる。そこで、従来、チャネル
長を短くすることによって生じる短チヤネル効果を抑制
するために、基板またはウェルの不純物濃度を高めるこ
とが行なわれている。

この濃度は、スケーリング則に従って一義的に決定され
ている。たとえば、従来の典型例として、トランジスタ
のチャネル長が１．６μｍのときには、不純物濃度Ｎａ
は１ｘｌＯ”／ｃｍ３にされる。すると、空乏層の幅Ｗ
は１．２μｍとなる。

ところで、ＭＯＳトランジスタのしきい値電圧ｖｔｈと
基板またはウェルの不純物濃度Ｎａの間には、以下の関
係式が成立する。

Ｖｔｈ−Ｖｆｂ＋２φＦ＋Ｋ　　Ｖｂｇｌ＋２＃ＦＫ　
　　：ＭＯＳ）ランジスタにおける基板効果係数 Ｖｆｂ：フラットバンド電圧 φＦ　：フエルミポテンシャル ｖｂｇ：基板バイアス Ｃｏｘ：ゲート容量 上式から、基板またはウェルの不純物濃度Ｎａを高めれ
ば基板効果係数には増大し、しきい値電圧ｖｔｈも増大
することが認められる。ただ、基板効果係数Ｋが増大し
ても、基板バイアスＶｂｇが小さければ、しきい値電圧
ｖｔｈは大幅には増大しない。しかしながら、デバイス
の動作中においては、基板上に形成されている配線層の
電位は一般にＯｖと５ｖとに頻繁に切換えられる。その
ため、デバイス動作中においては、カップリングノイズ
によって、基板バイアスＶｂｇは一３ｖ〜−６Ｖの範囲
で変動する。このように、基板バイアスｖｂｇの変動が
大きいために、不純物濃度Ｎａの増大によって基板効果
係数Ｋが増大すると、しきい値電圧ｖｔｈも大きく増大
してしまう。そのため、デバイスによっては、しきい値
電圧Ｖｔｈの増大のためにその動作特性が変化してしま
うものもある。

たとえば、ダイナミックＲＡＭ　（ＤＲＡＭ）のメモリ
セルについて考察してみる。

第８図は、ダイナミック型メモリセルの等価回路図であ
る。メモリセルは、電界効果型トランジスタ３７とキャ
パシタ３８とを備える。トランジスタ３７のゲート電極
はワード線ＷＬに接続され、キャパシタ３８に接続され
ているソース／ドレイン電極はビット線ＢＬに接続され
る。データの書込時にはワード線ＷＬに所定の電位が印
加され、それによってトランジスタ３７が導通状態とな
る。

したがって、ビット線ＢＬに印加された電荷がキャパシ
タ３８に蓄えられる。一方、データの読出時においても
ワード線ＷＬに所定の電位が印加され、トランジスタ３
７が導通状態とされる。したがって、キャパシタ３８に
蓄えられていた電荷は、ビットＩＢＬを介して取出され
る。

今、電源電圧をＶｃｃとし、トランジスタ３７のしきい
値電圧をｖｔｈとし、キャパシタ３８の書込電位をＶｃ
とすると、以下の関係式が成立する。

ＶｃｍＶｃｃ−Ｖｔｈ キャパシタ３８の容量をＣｓとし、キャパシタ３８の蓄
積電荷をＱ、とすると、以下の関係式が成立する。

Ｑ＋−ＶＣＸＣ５ ビット線ＢＬのプリチャージ電位をＶｐとし、ビット線
ＢＬの有する浮遊容量をｃｂとし、ビット線の電荷をＱ
２とすると、以下の関係式が成立する。

Ｑ２−ｖｐｘｃｂ トランスファゲート３７を開くと、ビット線ＢＬの電位
はＶｐ′に変化する。データの転送後も全電荷量は不変
であるので、以下の関係式が成立する。

ＶｃＸＣｓ＋ＶｐＸＣｂ−Ｖｐ’　　（Ｃｓ＋Ｃｂ）Δ
Ｖ−Ｖｐ’　−Ｖｐ −（Ｖｃ−Ｖｐ）ｘＣｓ／（Ｃｓ＋Ｃｂ）−（Ｖｃｃ−
Ｖｔｈ−Ｖｐ）ＸＣｓ／　（Ｃｓ＋ｃｂ） 上式から明らかなように、ΔＶはｖｔｈの変動によって
大きく影響を受ける。デバイスの設計にあたり、ΔＶ≧
０．１５Ｖのときに高電位レベルｒＨＪと判定され、Δ
Ｖ＜０．１５Ｖのとき低電位レベルｒＬＪと判定される
ようになっているとする。ところが、ウェルまたは基板
の不純物濃度を高くしたことによってＶ　ｔ　ｂが大き
くなれば、ΔＶは所定の値よりも小さくなってしまう。

そのため、本来ｒＨＪと判定すべきであるものを、ｒＬ
Ｊと誤って判定することが起こり得る。

上述のように、正確な判定機能が要求される素子におい
ては、ウェルまたは基板の不純物濃度を高めたとき、し
きい値電圧の増大によって誤判定をするおそれがある。

一方、このような問題を生じさせないためにウェルまた
は基板の不純物濃度を小さくすれば、短チヤネル効果を
抑制することができない。不純物濃度を小さくし短チヤ
ネル効果を生じさせないためには、トランジスタのチャ
ネル長を長くすればよいが、そのようにすれば動作速度
が遅くなる。したがって、多数の能動素子を有する半導
体装置は、高速動作性に劣るようになってしまう。

本願発明者は、１つのチップ上に形成される多数の能動
素子の中には、しきい値電圧の変動によってその動作特
性自体に大きく影響を受ける素子もあれば、しきい値電
圧の変動によってもその動作特性自体にあまり影響を受
けない素子があることに注目した。この発明は、このよ
うな本願発明者の着目に基づいてなされたものであり、
その目的は、全体装置としての高速動作性を維持しなが
ら、正確な判定を実現し得る半導体装置を提供すること
である。

［課題を解決するための手段］ この発明の１つの局面では、半導体装置は、互いに不純
物濃度の異なる第１基板領域と第２基板領域とを含む半
導体基板を備えている。第１基板領域の主面には、第１
能動素子が形成される。第２括板領域の主面には、第１
能動素子とは動作特性が異なっている第２能動素子が形
成される。

第１基板領域の不純物濃度が、第２ｆ＆板領域の不純物
濃度よりも高くなっているとする。この場合、たとえば
、第２能動素子は、しきい値電圧の所定量以上の増大に
よってその動作特性に悪影響を受ける素子である。一方
、第１能動素子は、第２能動素子に比較して、しきい値
電圧の増大によってもその動作特性に悪影響を受けない
素子である。具体的には、第１能動素子は、相対的に高
速動作性が重要視される素子であり、第２能動素子は、
相対的に正確な判定機能が重要視される素子である。あ
るいは、第１能動素子は、相対的に高速動作性が重要視
される素子であり、第２能動素了は、相対的に減衰の少
ない情報伝達が重要視される素子である。

第１基板領域と第２基板領域とは同じ導電型式であって
もよく、異なった導電型式であってもよい。

１つの実施例では、第１基板領域および第２基板領域の
うち、相対的に高濃度の領域は、半導体基板上に形成さ
れたウェルであり、相対的に低濃度の領域は、半導体基
板の基板濃度を有している部分である。

他の実施例では、第１基板領域および第２基板領域は、
それぞれ、半導体基板上に形成されたウェルである。

さらに他の実施例では、半導体基板は、基板濃度を有す
る第３基板領域を含んでいる。この場合、第３基板領域
上には、第１および第２能動素子とは動作特性が異なっ
ている第３能動素子が形成される。

基板領域の不純物濃度は、たとえば、以下のようにして
定められる。複数の基板領域のうち、相対的に高濃度と
なる領域の不純物濃度は、当該装置全体の中で最小のチ
ャネル長を持つ能動素子に基づいてスケーリング則に従
って定められる。−方、護数の基板領域のうち相対的に
低濃度となる領域の不純物濃度は、その領域上に形成さ
れる能動素子の基板バイアスに対するしきい値電圧の変
動許容上限値に従って定められる。

この発明の他の局面では、半導体装置は、相対的に不純
物濃度の高い第１基板領域と相対的に不鈍物濃度の低い
第２基板領域とを含む半導体基板と、第１基板領域の主
面に形成される第１能動素子と、第２．！！板領領域主
面に形成され、第１能動素子よりもチャネル基の長い第
２能動素子とを備えている。

この発明のさらに他の局面では、半導体装置は、同じ導
電型式でウェル深さの異なる複数のウェルを含む半導体
基板と、相対的にウェル深さの大きいウェル上に形成さ
れる第１能動素子と、相対的にウェル深さの小さいウェ
ル上に形成され、第１能動素子よりもチャネル基の長い
第２能動素子とを備えている。

［発明の作用および効果］ 動作特性の異なっている多数の能動素子を同じ不純物濃
度の基板上またはウェル上に形成すれば、前述したよう
な問題点が生じる。すなわち、基板またはウェルの不純
物濃度が高ければ、正確な判定機能が必要とされる素子
が誤判定をするおそれがある。一方、誤判定を生じさせ
ないために基板またはウェルの不純物濃度を小さくすれ
ば、装置全体の高速動作性が劣るようになる。

そこで、この発明では、第１能動素子を第１基板領域に
形成し、第１能動素子とは動作特性が異なっている第２
能動素子を、第１基板領域とは不純物ａ度の異なる第２
基板領域に形成している。

このように、動作特性の異なる第１能動素子と第２能動
素子とを不純物濃度の異なっている第１基数鎮域と第２
法板領域とに分離して配置することによって、全体装置
としての高速動作性を維持しながら、誤判定を生じさせ
ない半導体装置を得ることができる。

たとえば、しきい値電圧の所定ｍ以上の、増大によって
その動作特性に悪影響を受ける素子は、不純物濃度の低
い基板領域上に形成される。不純物濃度を小さくするこ
とによって基板効果係数の増大を防ぐことができ、ひい
てはしきいｆｌ圧の増大を防ぐことができる。したがっ
て、たとえば、正確な判定機能が重要視される素子の場
合、誤判定を生ずるおそれはなくなる。また、減衰の少
ない情報伝達が重要視される素子においても、しきい値
電圧の増大を抑えることによって、所望の動作特性を発
揮する。

一方、しきい値電圧の増大によってもその動作特性に悪
影響を受けない素子は、たとえば、不純物濃度の高い基
板領域上に形成される。そのような素子であれば、チャ
ネル基を短くすることができる。そこで、特に高速動作
性が重要視される素子は、不純物濃度の高い基板領域上
に形成される。

観点を変えれば、しきい値電圧の所定量以上の増大によ
ってその動作特性に悪影響を受ける素子は、そのチャネ
ル基が長くされる。このような素子は、相対的に不純物
濃度の低い基板領域上に形成される。一方、しきい値電
圧の増大によってもその動作特性に悪影響を受けない素
子は、良好な高速動作性を発揮するために、そのチャネ
ル基が短くされる。この場合、短チヤネル効果を抑制す
るために、チャネル基の短い素子は、相対的に不純物濃
度の高い領域に形成される。

ウェルの不純物濃度とウェル深さとは相関関係がある。

相対的に不純物濃度の高いウェルは、そのウェル深さが
大きく、相対的に不純物濃度の小さいウェルは、そのウ
ェル深さが小さい。そこで、相対的にチャネル基の短い
素子はウェル深さの大きいウェル上に形成され、相対的
にチャネル基の長い素子はウェル深さの小さいウェル上
に形成される。

〔実施例］ 第９図は、ダイナミック型ランダムアクセスメモリ装置
（ＤＲＡＭ）の基本構成図を示す図であり、第１０図は
ＤＲＡＭの読出動作のフローを示す図である。ＤＲＡＭ
は、アドレスバッファ３つと、Ｘデコーダ４０と、Ｙデ
コーダ４１と、メモリセルアレイ４２と、センスアンプ
部４３と、１１０スイッチ部４４と、プリアンプ４５と
、メインアンプ４６と、出力バッファ４７とを備えてい
る。メモリセルアレイ４２には、複数のワード線ＷＬお
よび複数のビット線ＢＬが互いに交差するように配置さ
れている。ワード線ＷＬとビット線ＢＬとの各交点にメ
モリセルが設けられている。

第９図および第１０図を参照して、ＤＲＡＭのデータ読
出時の動作を説明する。

アドレスバッファ３９からＸデコーダ４０にＸアドレス
が人力されると（ステップＳｌ）、１つのワードドライ
バがＯＮ状態となり（ステップＳ２）、１つのワード線
ＷＬが電源電位レベル（ＶＣＣレベル）になる（ステッ
プＳ３）。その結果、メモリセルのトランスファゲート
（第８図に示すトランジスタ３７）がＯＮ状態となり（
ステップＳ４）、メモリセルのキャパシタ（第８図に示
すキャパシタ３８）とビット線ＢＬとが接続状態になり
（ステップＳ５）、ビット線ＢＬの電位が、メモリセル
のキャパシタに蓄積された情報（電位）に従って変化す
る（ステップＳ６）。センスアンプ部４３のセンスアン
プは、このビット線ＢＬの電位変化に基づいて読出した
データが高電位レベルｒＨＪであるのか低電位レベルｒ
ＬＪであるのかを判定するために、１対のビット線ＢＬ
、Ｂでとの間の電位差を増幅する（ステップＳ７）。な
お、この判定は、図示していないが、ビット線ＢＬに接
続されるメモリセルを読出す場合には、基準とするビッ
ト線１石に接続されたダミーセルの電位と比較判定する
方式と、１対のピッｌ［ＢＬ。

ＢＬを前もって１／２の電源電位にしておき、この１／
２の電源電位と比較判定する方式がある。

アドレスバッファ３９からＸデコーダ４１にもψアドレ
スが入力され（ステップＳＬ’）、Ｉ１０スイッチ部４
４の１つのＩ１０スイッチトランジスタがＯＮ状態とな
る（ステップＳ８）。その結果、ビット線ＢＬとＩ１０
線とがつながり、ビット線ＢＬとＩ１０線とがつながる
（ステップＳ９）。その結果、１対のＩ１０線、Ｉ１０
線には、センスアンプ４３によって電位差が増幅された
１λ・Ｉのビット線ＢＬ、ＢＬの電位が伝達される。Ｉ
１０線とＩ１０線との電位差はプリアンプ４５で増幅さ
れ（ステップ５１０）、さらにメインアンプ４６でも増
幅される（ステップ５１１）。こうして伝送されてきた
データは、出力バッファ４７で出力される。出力バッフ
ァ４７は、伝送されてきたデータ情報に基づいて、ｒＨ
Ｊを出力するか（ステップＳ　１２　ａ　）　、または
ｒＬＪを出力する（ステップ５１２ｂ）。

上述した一連の動作に寄与する能動素子の動作特性につ
いて考察してみる。ステップＳ１からステップＳ３に至
るまでの動作に寄与する能動素子は、特に高速動作性が
要求されるものであり、しかもしきい値電圧の変動によ
っても動作特性にあまり影響を受けない。ステップ８１
′の動作に寄与する能動素子についても、同様のことが
言える。

したがって、これらのステップの動作に寄与する能動素
子は、不純物濃度の高い基板領域、言換えれば高濃度領
域に形成するのが望ましい。別の観点から見れば、これ
らのステップの動作に寄与する能動素子のチャネル長は
短くされる。

ステップＳ４からステップＳ７にまで至る動作に寄与す
る能動素子は、確実な判定機能が要求される。言換えれ
ば、しきい値電圧の変動によってその動作特性が大きく
影響を受ける。したがって、これらの動作に寄与する能
動素子は、不純物濃度の低い基板領域、すなわち基板自
体または低濃度ウェル上に形成するのが望ましい。観点
を変えれば、これらの動作に寄与する能動素子のチャネ
ル長は、長くするのが望ましい。

ステップＳ８およびステップＳ９の動作に寄与する能動
素子は、減衰の少ない伝送が要求される。

能動素子のしきい値電圧が高くなれば伝送の減衰も大き
くなる。したがって、これらの動作に寄与する能動素子
は、不純物濃度の低い基板領域、すなわち基板自体また
は低濃度ウェルに形成するのが好ましい。観点を変えれ
ば、これらの動作に寄与する能動素子のチャネル長は、
長くするのが望ましい。

ステップＳ１０およびステップＳｌｌの動作に寄与する
能動素子は、伝送の減衰をある程度防ぎながら高速動作
を行なうのが要求される。ステップＳ８およびステップ
Ｓ９で伝送の減衰が防いであるならば、ステップＳ　１
．０およびステップＳ１１の動作に寄与する能動素子は
高速動作性が優先される。したがって、これらの動作に
寄与する能動素子は、不純物濃度の高い基Ｖｉ領領域す
なわち高濃度ウェルに形成するのが望ましい。観点を変
えれば、これらの動作に寄与する能動素子は、そのチャ
ネル基を短くするのが望ましい。

ステップ５１２ａの動作に寄与する能動素子は、高い電
位で出力する機能が要求される。出力電位は、しきい値
電圧の大きさによって影響を受ける。

したがって、ステップ５１２ａの動作に寄与する能動素
子は、不純物濃度の低い基板領域、すなわち基板自体ま
たは低濃度ウェルに形成するのが望ましい。観点を変え
れば、ステップ３１２ａの動作に寄与する能動素子は、
チャネル基を長くするのが望ましい。

ステップ５１２ｂの動作に寄与する能動素子は、しきい
値電圧の増大によっても悪影響を受けない。

むしろ、高速動作性が要求される。したがって、ステッ
プ５１２ｂの動作に寄与する能動素子は、不純物濃度の
高い基板領域、すなわち高濃度ウェルに形成するのが望
ましい。観点を変えれば、ステップ５１２ｂの動作に寄
与する能動素子は、そのチャネル基を短くするのが望ま
しい。

なお、出力バッファ４７の動作については、後に詳しく
説明する。

各ステップの動作に寄与する能動素子と、能動素子の下
に位置する基板領域との関係を整理すると、以下のよう
になる。

■　ステップＳ１〜Ｓ３二高濃度ウェル■　ステップ８
１′　：高濃度ウェル ■　ステップ８４〜Ｓ７：基板または低濃度ウェル ■　ステップ８８〜Ｓ９：ＪＪ、板または低濃度ウェル ■　ステップＳＩＯ〜Ｓ１１：高濃度ウェル■　ステッ
プ３１２ａ：基板または低濃度ウェル ■　ステップ５１２ｂ：高濃度ウェル 次に、出力バッファ４７の詳細について説明する。第１
１図は、出力バッファ４７の図解的平面図であり、第１
２図は第１１図の線ｘｎ−ｘｎに沿って見た断面図であ
り、第１３図は出力バッファ４７の等画回路図である。

第１２図に示すように、ｐ型シリコン基板４８上にはｐ
ウェル４９が形成されている。接地電位側のｎチャネル
トランジスタ５１はこのｐウェルの主面に形成され、電
源電位側のｎチャネルトランジスタ５０は、ウェルの形
成されていない基板４８の主面に形成されている。電源
電位側のｎチャネルトランジスタ５０のゲート電極に印
加されるゲート電圧Ｖｇ＋がｒＨＪレベルであり、接地
電位側のｎチャネルトランジスタ５１のゲート電極に印
加されるゲート電圧Ｖｇ２がｒＬＪレベルであるときに
は、トランジスタ５０が導通状態でトランジスタ５１が
非導通状態となり、高電位レベルのデータｒＨＪが出力
端に出力される。その逆に、Ｖｇ＋が「Ｌ」であり、Ｖ
ｇｚがｒＨＪであるときには、接地電位側のトランジス
タ５１が導通状態でトランジスタ５０が非導通状態にな
り、低電位レベルのデータｒＬＪが出力端に出力される
。

ｒＨＪが出力されるときの出力電圧Ｖｏｕｔは、電源電
圧Ｖｃｃからトランジスタ５０のしきい値電圧Ｖ　ｔ　
ｋｌを差しり巳）た値となる。すなわち、以下の関係式
が成立する。

Ｖｏｕｔ−Ｖｃｃ−Ｖｔｈ したがって、出力バッファ４７から出力されるｒＨＪの
電圧は、トランジスタ５０のしきい値電圧が大きければ
、小さくなる。出力バッファ４７からの出力電圧によっ
て動作する後工程デバイスの動作特性を考慮したとき、
出力バッファ４７からの出力電圧Ｖｏｕｔはできるだけ
電源電位レベルＶｃｃに近い方がよい。そのためには、
電源電位側のｎチャネルトランジスタ５０のしきい値電
圧ｖｔｈは小さいほうがよい。このような観点から、こ
の発明の実施例では、電源電位側のｎチャネルトランジ
スタ５０を不純物濃度の低い基板領域、すなわち基板４
８自体の上に形成している。

基板４８の不純物濃度は相対的に低いので、しき１、’
ｌｌ圧Ｖｔｈの増大は比較的低く抑えられる。

一方、出力バッファ４７から低電位のデータｒＬＪが出
力されるときには、トランジスタ５１のしきいｌｉｉ！
電圧の大きさの如何にかかわらず、接地電位であるＯＶ
になる。すなわち、出力ラインの電荷は、トランジスタ
５１を通って放電することになるので、トランジスタ５
１が導通状態となっている限り、必ず接地電位となる。

したがって、接地電位側のトランジスタ５１に関しては
、しきい値電圧の増大によっても悪影響を受けない。そ
の反面、トランジスタ５１に関しては、放電速度を速め
るのがよい。そのためには、トランジスタ５１のチャネ
ル抵抗を少なくしてソース−ドレイン間に電流が流れや
すくするのが必要である。チャネル抵抗を小さくするに
は、トランジスタのチャネル長を小さくすればよい。こ
のような観点から、接地電位側のトランジスタ５１に関
しては、そのチャネル長を小さくし、なおかつ短チヤネ
ル効果を抑制するために、不純物濃度の高い基板領域上
に形成するのがよい。この発明の実施例では、接地電位
側のｎチャネルトランジスタ５１は、ｐウェル４９上に
形成されている。

第１４図および第１５図は、出力バッファの出力電圧と
時間との関係を示す図である。第１４図の線Ａは、出力
バッファ４７の２つのトランジスタ５０，５１を共に高
濃度のウェル上に形成した場合の状態を示し、第１４図
の点線Ｂは、トランジスタ５０．５１を共に低濃度のウ
ェルまたは基板上に形成した場合の状態を示している。

第１５図の線Ｃは、本発明の実施例における状態、すな
わち電源電位側のトランジスタ５ｏを低濃度の基板４８
上に形成し、接地電位側のトランジスタ５１を高濃度ウ
ェル４９上に形成したときの状態を示している。時間Ｔ
１は出力電圧がｒＨＪがらｒＬＪに切換えられた瞬間を
示し、時間Ｔ２は出力電圧が「Ｌ」からｒＨＪに切換え
られた瞬間を示している。

第１４図の線Ａで示すように、２つのトランジスタ５０
．５１を共に高濃度ウェル上に形成した場合には、各ト
ランジスタの動作速度は速くなる。

したがって、「Ｈ」からｒＬＪに到達するまでの時間が
短く、またｒＬＪがらｒＨＪに到達するまでの時間も短
い。その反面、電源電位側のトランジスタ５０のしきい
値電圧が高くなるので、ｒＨＪの出力電圧は相対的に低
くなる。一方、第１４図の線Ｂで示すように、２つのト
ランジスタ５０゜５１を低濃度ウェル上に形成した場合
には、２つのトランジスタ５０．５１の動作速度は遅く
なる。

したがって、ｒＨＪから「Ｌ」に到達するまでの時間は
長く、またｒＬＪからｒＨＪに到達するまでの時間も長
くなる。ところが、電源電位側のトランジスタ５０のし
きい値電圧は低い値に抑えられるので、ｒＨＪの出力電
圧は相対的に高くなる。

この発明の実施例では、電源電位側のトランジスタ５０
を基板４８上に形成し、接地電位側のトランジスタ５１
をｐウェル４９上に形成している。

したがって、ｌＬ？ｓ位側のトランジスタ５０の動作速
度は遅く、接地電位側のトランジスタ５１の動作速度は
速い。また、電源電位側のトランジスタ５０のしきい値
電圧の値は低く抑えられる。したがって、第１５図の線
Ｃで示すように、出力電圧がｒＨＪからｒＬＪに到達す
るまでの時間は比較的速いが、ｒＬＪからｒＨＪに到達
するまでの時間は比較的長くなる。また、ｒＨＪの出力
電圧は、相対的に高くなる。

第１６図は、Ｉ１０スイッチトランジスタ５５とＸアド
レスバッファ６５とが、同一基板上に形成されている状
態を示す断面図である。第１７図は、Ｉ１０スイッチト
ランジスタ５５の等価回路図であり、第１８図は、Ｘア
ドレスバッファ６５の等価回路図である。

Ｉ１０スイッチトランジスタ５５は、Ｙデコーダからの
信号に基づいてゲートを開き、センスアンプから送られ
てきたデータをＩ１０線およびＩ１０線上に伝達する。

Ｉ１０スイッチトランジスタ５５に対して要求される特
性は、一方のビット線ＢＬと他方のビット線ＢＬとの間
の電位差を高く維持した状態のままで、Ｉ１０線および
Ｉ１０線に伝達することである。すなわち、！１０スイ
ッチトランジスタ５５には、減衰の少ないデータの伝送
が要求される。

トランジスタ５５のしきい値電圧が高くなれば、伝送の
減衰量も大きくなる。そこで、この発明の実施例では、
Ｉ１０スイッチトランジスタ５５は、不純物濃度の少な
い領域、すなわち基板５２上に形成されている。

Ｘアドレスバッファ６５は、複数個のＣＭＯＳインバー
タ５８．５９．６０を備えている。各ＣＭＯＳインバー
タ５８，５９．６０は、電源電位側のトランジスタとし
てｎチャネルトランジスタ５６．６１．６３を有し、接
地電位側のトランジスタとしてｎチャネルトランジスタ
５７．　６２゜６４を有している。

Ｘアドレスバッファ６５へのアドレス入力がｒＨＪであ
る場合には、以下の動作がなされる。

アドレス人力がｒＨＪである場合には、ｎチャネルトラ
ンジスタ５７および６４か導通状態でｎチャネルトラン
ジスタ５６および６３が非導通状態となるので、ＣＭＯ
Ｓインバータ５８および６０からはそれぞれｒＬＪが出
力される。ＣＭＯＳインバータ５つにｒＬＪが人力され
ると、ｎチャネルトランジスタ６１が導通状態でｒ］チ
ャネルトランジスタ６２が非導通状態となり、その結果
ＣＭＯＳインバータ５９からはｒＨＪが出力される。

結局、Ｘアドレスバッファ６５へのアドレス入力がｒＨ
Ｊである場合には、Ｘ線にｒＨＪが出力され、Ｘ線にｒ
ＬＪが出力される。

次に、Ｘアドレスバッファ６５へのアドレス人力かｒＬ
Ｊである場合の動作について説明する。

アドレス入力がｒＬＪである場合には、ｎチャネルトラ
ンジスタ５６および６３が導通状態でｎチャネルトラン
ジスタ５７および６４が非導通状態となるので、ＣＭＯ
Ｓインバータ５８および６０からは、それぞれ、ｒＨＪ
が出力される。ＣＭＯＳインバータ５９にｒＨＪが入力
されると、ｎチャネルトランジスタ６２が導通状態でｎ
チャネルトランジスタ５９が非導通状態となるので、Ｃ
ＭＯＳインバータ５つからはｒＬＪか出力される。

結局、Ｘアドレスバッファ６５へのアドレス人力がｒＬ
Ｊである場合には、Ｘ線に「Ｌ」が出力され、Ｘ線にｒ
ＨＪが出力される。

Ｘアドレスバッファ６５においても、先に述べた出力バ
ッファと同様、接地電位側のｎチャネルトランジスタ５
７，６２．６４は、しきい値電圧の増大によってもあま
り悪影響を受けない。それよりも、むしろ高速動作性が
要求される。したがって、接地電位側のｎチャネルトラ
ンジスタ５７゜６２．６４は、不純物濃度の高い基板領
域、すなわちｐウェルに形成するのが望ましい。この観
点から、第１６図に示すように、ｐ型シリコン基板５２
にｎウェル５３およびｎウェル５４が形成されている。

ｎウェル５３の主面には、接地電位側のｎチャネルトラ
ンジスタ５７，６２．６４が形成され、ｎウェル５４の
主面にはｎチャネルトランジスタ５６，６１．６３が形
成される。ｎウェル５４とｐ型シリコン基板５２とは、
異なった導電型であるので、電気的に導通していない。

したがって、ｎウェル５４の主面に形成されるｎチャネ
ルトランジスタ５６，６１．６３は、ｐ型シリコン基板
５２の基板効果係数の影響を受けない。

つまり、ｎウェル５４の不純物濃度を高めても、ｎチャ
ネルトランジスタ５６，６１．６３のしきい値電圧はそ
れほど高くならない。したがって、ｎチャネルトランジ
スタ５６，６１．６３の高速動作性を高めるために、ｎ
ウェル５４の不純物濃度を高くするのが望ましい。

第１９図は、ＤＲＡＭのセンスアンプ６６がら出力バッ
ファ７１に至るまでのデバイスの等価回路図を示してい
る。センスアンプ６６と出力バッファ７１との間には、
再充電回路６７、Ｉ１０スイッチトランジスタ６８、プ
リアンプ６９、メインアンプ７０が設けられている。

センスアンプ６６は、そのゲート電極が一方のビット線
ＢＬに接続されているｎチャネルトランジスタ７２と、
そのゲート電極が他方のビット線ＢＬに接続されている
ｎチャネルトランジスタ７３と、放電線７８上に設けら
れているｎチャネルの放電トランジスタ７４とを備えて
いる。センスアンプ６６の動作は、以下のとおりである
。

まず、予め１対のビット線ＢＬ、ＢＬを同じ電位（一般
に１／２の電源電位）に充電し、フローティング状態に
しておく。特定のワード線が電源電位レベル（Ｖｃｃレ
ベル）になって特定のメモリセルが選択されると、１対
のビットｔｌ！Ｂ　Ｌ、百りの間に電位差が生ずる。今
、一方のビット線ＢＬに接続されたメモリセルからｒＨ
Ｊが読出されたとすると、一方のビット線ＢＬがｒＨＪ
となり、他方のビット線ＢＬは一方のビット線ＢＬより
相対的に低い電位となる。すると、センスアンプ６６が
活性化し、ｎチャネルトランジスタ７２が導通状態とな
り、低電位側のビット線ＢＬは放電線７８および放電ト
ランジスタ７４を経由して放電する。この際、高電位側
であるビット線ＢＬは放電しないように、放電線７８の
電位を最適速度で徐々に武くする。一方のビット線ＢＬ
と他方のビット線ＢＬとの間に十分な電位差が生じた時
点で、放電線７８の電位を急激に下げてＯＶにし、低電
位側のビット線ＢＬの電位を０■にする。

引き続いて、再充電回路６７が動作を開始する。

ｒｌ充電回路６７は、そのゲートｔｙ極が一方のビット
線ＢＬに接続されているｐチャネルトランジスタ７５と
、そのゲート電極が他方のビット線ＢＬに接続されてい
るｐチャネルトランジスタ７６と、充電線７９上に設け
られているｐチャネルの充電トランジスタ７７とを備え
ている。低電位側のビット線ＢＬの電位がＯｖであるの
で、ｐチャネルトランジスタ７６はＯＮ状態となる。そ
の結果、充電トランジスタ７７、充電線７つおよびトラ
ンジスタ７６を経由して、高電位側のビット線ＢＬはＶ
ｃｃレベルまで再充電され、完全なｒＨＪレベルになる
。低電位側のビット線ＢＬに対しては再充電回路が動作
しないように設計されている。

すなわち、トランジスタ７５のゲートにｒＨＪが印加さ
れるため、トランジスタ７５は非導通状態であり、ビッ
ト線ＢＬは、充電線７９とは接続されずＯＶのままであ
る。

以上の動作説明から明らかなように、センスアンプ６６
に対して最も重要視される特性は、１対のビット線ＢＬ
、ＢＬの間の微小な電位差を検出できることである。そ
のためには、２つのトランジスタ７２．７３の間に特性
のばらつきがあってはならない。また、２個のトランジ
スタ７２．７３のしきい値電圧の差はセンスアンプ６６
の感度に直接影響を及ぼす、トランジスタ７２．７３の
特性のばらつきや、両トランジスタのしきい値電圧の差
は、チャネル長が短いほど大きくなる。したがって、特
性のばらつきを小さく抑え、なおかつ両トランジスタの
しきい値電圧の差を小さく抑えるためには、チャネル長
を長くする必要がある。

さらに両トランジスタ７２．７３のしきい値電圧の差を
小さくするために、しきい値電圧自体の大きさを小さく
するのが望ましい。前述したように、トランジスタのし
きい電圧は、該トランジスタが形成される基板領域の不
純物濃度が高いときに増大する。このような観点から、
この発明の実施例では、センスアンプ６６は、不純物濃
度の小さい基板領域、すなわちウェルの形成されていな
いｐ型シリコン基板の主面に形成される。

再充電回路６７に関しては、ｐチャネルトランジスタ７
５，７６．７７から構成されているので、【ｌウェルの
主面に形成される。また、１対のビット線ＢＬ、Ｂτの
間には、既に十分な電位差が生じているので、再充電回
路６７が誤判定をするというおそれはない。そこで、高
速動作性を促進するために、再充電回路６７を形成する
ｎウェルの不純物濃度を高めてもよい。

Ｉ１０スイッチトランジスタ６８に関しては、第１６図
および第１７図を用いて説明したように、不純物濃度の
少ない基板領域上に形成するのが望ましい。したがって
、この実施例では、Ｉ１０スイッチトランジスタ６８は
、ｐ型シリコン基板の主面に形成される。

プリアンプ６９は、ｎチャネルトランジスタ８０．８１
と、ｎチャネルトランジスタ８２．８３とを備えている
。このプリアンプ６９は、Ｉ１０線とＩ１０線との間の
電位差を増幅する。今、−方のＩ１０線の電位レベルが
ｒＨＪレベルであり、他方のＩ１０線の電位レベルがｒ
ＬＪであるとする。すると、低電位側のＩ１０線の電位
は、トランジスタ８１を経由して放電され、ＯＶになる
。

一方、高電位側の！１０線は、ｎチャネルトランジスタ
８２を通して充電され、Ｖｃｃレベルになる。

プリアンプ６９による増幅処理に先立ち、既に、Ｉ１０
線とＩ１０線との間には比較的大きな電位差があるので
、プリアンプ６９が誤判定をするというおそれはない。

したがって、プリアンプ６つに対して要求される特性は
、高速動作性である。

このような観点から、この発明の実施例では、ｎチャネ
ルトランジスタ８０．８１は不純物濃度の高いｎウェル
の主面に形成される。一方、ｐチャネルトランジスタ８
２．８３に関しては、不純物濃度の高いｎウェルの主面
に形成される。

メインアンプ７０は、出力バッファ７１でデータを出力
する直前に、！１０線と！１０線との間の電位差を増幅
する。メインアンプ７０は、ｎチャネルトランジスタ８
４，８５，８６．８７を備えている。今、一方のＩ１０
線の電位レベルがｒＨＪであり、他方のＩ１０線の電位
レベルかｒＬＪであるとする。すると、トランジスタ８
４および８７が導通状態となり、高電位側のＩ１０線は
トランジスタ８４を通して充電され、Ｖｃｃレベルにな
る。一方、低電位側のＩ１０線は、トランジスタ８７を
通して放電され、Ｏｖになる。

メインアンプ７０によって増幅処理を行なう前に、既に
、Ｉ１０線とＩ１０線との間には比較的大きな電位差が
あるので、メインアンプ７０が誤判定をするというおそ
れは少ない。したがって、メインアンプ７０に対して要
求される特性は、高速動作性である。このような観点か
ら、この発明の実施例では、メインアンプ７０は、不純
物濃度の高いｎウェルの主面に形成される。

出力バッファ７１に関しては、既に第１１図〜第１５図
を用いて説明したように、電源電位側のｎチャネルトラ
ンジスタを不純物濃度の少ないｐ型シリコン基板の主面
に形成し、接地電位側のトランジスタを不純物濃度の高
いｎウェルの主面に形成するのが望ましい。

以上述べたように、この発明では、半導体基板が、互い
に不純物濃度の異なる複数の基板領域を備えている。こ
のうち、相対的に高濃度となる基板領域の不純物濃度は
、たとえば、装置全体の中で最小のチャネル長を持つ能
動素子に基づいてスケーリング則に従って定められる。

このことを、第２０図を用いて説明する。

第２０図は、トランジスタのしきい値電圧とトランジス
タのチャネル長との間の関係を示す図である。図中、線
りは、基板領域の不純物濃度が１０１６／Ｃｍ３のとき
の関係を示しており、腺Ｅは、基板領域の不純物ｌ農度
が１０”　／ｃｍ’のときの関係を示している。トラン
ジスタのしきい値電圧は、基板領域の不純物濃度が高く
なればそれに応じて大きくなる。また、しきい値電圧は
、チャネル長が短いときにはチャネル長の増大に伴なっ
て急激に増大するが、チャネル長が成る一定以上の大き
さになると、はぼ安定した値となる。

スケーリング則に従ってチャネル長を定める場合には、
しきい値電圧の値が安定した値になり始めるときのチャ
ネル長を選ぶ。たとえば、基板領域の不純物濃度が１０
”／ａｍ３である場合には、チャネル長が１．６μ０１
程度のところでしきい値電圧の値は安定になり始める。

つまり、チャネル長が１．６μｒｎである場合には、基
板領域の不純物濃度は１０”　／ｃｍ３程度とされる。

一方、基板領域の不純物濃度が１０　＋　６　／ｃ　ｍ
　３のとき、トランジスタのしきい値電圧はチトネル長
が１゜０μｍ程度のときにその値が安定になり始める。

言換えれば、チャネル長を１．０μｍにしたときには、
スケーリング則に従えば、基板領域の不純物濃度は１０
”／ｃｍ３程度とされる。

複数の基板領域のうち、相対的に低濃度となる領域の不
純物濃度は、スケーリング則によっては定められない。

その場合、たとえば、相対的に低ｔＱ度となる領域の不
純物濃度は、その領域上に形成される能動素子の基板バ
イアスに対するしきい値電圧の変動許容上限値に従って
定められる。このことを、第２１図を用いて説明する。

第２１図は、基板バイアスｖｂｂに対するしきい値電圧
の変動ΔＶｔｈの関係を示している。図中、線Ｆは、基
板効果係数Ｋが０．４のときの状態であり、線Ｇは基板
効果係数Ｋが０．１のときの状態である。基板効果係数
Ｋが０．４であることは、基板領域の不純物濃度が１０
′６／Ｃｍａであることに対応する。また、基板効果係
数Ｋが０．１であることは、基板領域の不純物濃度が１
Ｑ”／ｃｍ’であることに対応している。

前述したように、基板バイアスは、デバイス動作中にお
いては、−３，０Ｖ〜−６，Ｏｖの範囲で変動する。こ
の基板バイアスの変動に作なって、トランジスタのしき
い値電圧は変動する。低濃度の基板領域の主面に形成さ
れる能動素子は、しきい値電圧の所定量以上の増大によ
ってその動作特性に悪影響を受ける素子である。このよ
うなことから、低濃度の基板領域の主面に形成される能
動素子に関しては、しきい値電圧の変動許容上限値を、
０，１Ｖ以下にしたい。基板効果係数Ｋが０゜１（すな
わち不純物濃度が１０１ｓ／ｃｍ３である線Ｇに注「１
すると、基板バイアスｖｂｂが−３゜０から−６，ＯＶ
まて変動したとき、しきい値電圧の変動量は０．ＩＶか
ら０．２ｖにまで変動する。つまり、基板領域の不純物
濃度が１０１５／ｃｍ３であるならば、しきい値電圧の
変動量ΔＶｔｈは許容上限値内に入る。一方、基板効果
係数Ｉ（が０，４であるとき、すなわち基板領域の不純
物濃度か１０１６／Ｃｍ３であるときには、基板バイア
スが−３，０から−６，ＯＶにまで変動したとき、しき
い値電圧の変動量は、約０．３Ｖ程度になる。つまり、
しきい値電圧の変動は、許容上限値をはるかに越えてし
まう。以上のことを考慮して、この発明の好ましい実施
例では、相対的に低い濃度となる領域の不純物濃度は、
１０１５／　ｃ　ｍ　３程度とされる。この場合のチャ
ネル長は、スケーリング則に基づいて算出される。つま
り、第２０図から明らかなように、１．６μｍ以上のチ
ャネル長が必要になるであろう。

【図面の簡単な説明】

第１図は、ｎウェルを持つｒ〕型シリコン基板を示す図
解的１折面図である。第２図は、ｎウェルを持つｎ型シ
リコン基板を示す図解的断面図である。 第３図は、ｎウェルとｎウェルとを持つｎ型シリコン基
板を示す図解的断面図である。第４図は、ｎウェルとｎ
ウェルとを持つｎ型シリコン基板を示す図解的断面図で
ある。 第５図は、ＣＭＯＳインバータの等価回路図である。第
６図は、ＣＭＯＳインバータの図解的断面図である。第
７Ａ図〜第７Ｌ図は、第６図に示すＣＭＯＳインバータ
の製造工程を順次的に示す図である。 第８図は、ダイナミック型ランダムアクセスメモリのメ
モリセルの等価回路図である。 第９図は、ダイナミック型ランダムアクセスメモリの基
本４１．ｉ成因である。第１０図は、第９図に示したＤ
ＲＡＭの読出動作を順次的に示す図である。 第１１図は、出力バッファの図解的平面図である。第１
２図は、第１１図の線ｘｎ−ｘｎに沿って見た図解的断
面図である。第１３図は、出力バッファの等価回路図で
ある。 第１４図および第１５図は、出力バッファの出力電圧と
時間との関係を示す図であり、第１４図は２つのｎチャ
ネルトランジスタを共に高濃度ウェルに作ったときの状
態、および２つのトランジスタを共に低濃度ウェルに作
ったときの状態を示し、第１５図は、電源電位側のトラ
ンジスタを低濃度の基板上に形成し、接地電位側のトラ
ンジスタを高濃度ウェルに形成したときの状態を示して
いる。 第１６図は、同一基板上に形成されているＩ１０スイッ
チトランジスタと、Ｘアドレスバッファとを示す図解的
断面図である。第１７図は、Ｉ１０スイッチトランジス
タの等価回路図である。第１８図は、Ｘアドレスバッフ
ァの等価回路図である。 第１９図は、ＤＲＡＭのセンスアンプから出力バッファ
に至るまでのデバイスの等価回路図である。 第２０図は、しきい値電圧ｖｔｈとチャネル長りとの関
係を示す図である。第２１図は、しきい値電圧の変動と
基板バイアスの変動との関係を示す図である。 図において、４７は出力バッファ、４８はｎ型シリコン
基板、４９はｎウェル、５０はｎチャネルトランジスタ
、５１はｎチャネルトランジスタ、５２はｎ型シリコン
基板、５３はｎウェル、５４はｎウェル、５５はＩ１０
スイッチトランジスタ、５６はｎチャネルトランジスタ
、５７はｎチャネルトランジスタ、５８，５９．６０は
ＣＭＯＳインバータ、６５はＸアドレスバッファを示す
。 なお、各図において、同一の番号は、同一または相当の
要素を示す。

Claims (5)

【特許請求の範囲】
1. （１）互いに不純物濃度の異なる第１基板領域と第２基
   板領域とを含む半導体基板と、 前記第１基板領域の主面に形成される第１能動素子と、 前記第２基板領域の主面に形成され、前記第１能動素子
   とは動作特性が異なっている第２能動素子と、 を備える半導体装置。
2. （２）同じ導電型式であって不純物濃度の異なる第１基
   板領域と第２基板領域とを含む半導体基板と、 前記第１基板領域の主面に形成される第１能動素子と、 前記第２基板領域の主面に形成される第２能動素子と、 を備える半導体装置。
3. （３）前記半導体基板は、前記第１および第２基板領域
   とは逆の導電型式である第３基板領域をさらに含み、 前記第３基板領域の主面には、第３能動素子が形成され
   る、請求項２に記載の半導体装置。
4. （４）相対的に不純物濃度の高い第１基板領域と相対的
   に不純物濃度の低い第２基板領域とを含む半導体基板と
   、 前記第１基板領域の主面に形成される第１能動素子と、 前記第２基板領域の主面に形成され、前記第１能動素子
   よりもチャネル長の長い第２能動素子と、を備える半導
   体装置。
5. （５）同じ導電型式で、互いにウェル深さの異なる複数
   のウェルを含む半導体基板と、 相対的にウェル深さの大きいウェル上に形成される第１
   能動素子と、 相対的にウェル深さの小さいウェル上に形成され、前記
   第１能動素子よりもチャネル長の長い第２能動素子と、 を備える半導体装置。