JPH0680740B2 - Method for forming multi-layer wiring of semiconductor device - Google Patents
Method for forming multi-layer wiring of semiconductor deviceInfo
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- JPH0680740B2 JPH0680740B2 JP22280087A JP22280087A JPH0680740B2 JP H0680740 B2 JPH0680740 B2 JP H0680740B2 JP 22280087 A JP22280087 A JP 22280087A JP 22280087 A JP22280087 A JP 22280087A JP H0680740 B2 JPH0680740 B2 JP H0680740B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、多層配線技術を使用する半導体集積回路にお
いて、スパッタ法による高分子樹脂膜上への配線形成の
際、配線のパターニングマスクに用いたレジストパター
ンとパターニングされた配線とをマスクとして、スパッ
タ法により変質した高分子樹脂膜をエッチングすること
により、回路に悪影響を及ぼす高分子樹脂膜の表面変質
層を除去するもので、特にこの高分子樹脂膜の変質によ
り配線間にリークが生じるのを防止しようとする多層配
線の形成方法に関する。DETAILED DESCRIPTION OF THE INVENTION <Industrial field of application> The present invention relates to a semiconductor integrated circuit using a multilayer wiring technique, which is used as a patterning mask for a wiring when forming a wiring on a polymer resin film by a sputtering method. By using the resist pattern and the patterned wiring as a mask, the polymer resin film which has been deteriorated by the sputtering method is etched to remove the surface deteriorated layer of the polymer resin film which adversely affects the circuit. The present invention relates to a method for forming a multi-layer wiring, which is intended to prevent leakage between wirings due to alteration of a molecular resin film.
＜従来技術＞ 従来の多層配線層形成方法について第４図を用いて説明
する。<Prior Art> A conventional method for forming a multilayer wiring layer will be described with reference to FIG.
（ａ），（ｂ）及び（ｃ）は、従来の工程を説明するた
め、多層配線を備えた半導体装置の要部断面図を示した
ものである。(A), (b) and (c) are cross-sectional views of a main part of a semiconductor device having a multilayer wiring in order to explain a conventional process.
（ａ）バイポーラ集積回路の一般的製造方法を用いて、
Ｐ型シリコン基板21にNPNトランジスタ34を形成し、酸
化膜28を形成する。その後、必要とするコンタクトホー
ルを酸化膜28に開孔し、スパッタ法により配線層を形
成、ホトエッチング技術による所定のパターニングを行
なうことにより、第１配線層29を形成する。第１配線層
29の形成後、層間絶縁膜（高分子樹脂膜）30を形成、ス
ルーホール（接続孔）を開孔、スパッタ法により第２配
線層32を形成する。(A) Using a general method for manufacturing a bipolar integrated circuit,
The NPN transistor 34 is formed on the P-type silicon substrate 21, and the oxide film 28 is formed. After that, a required contact hole is opened in the oxide film 28, a wiring layer is formed by a sputtering method, and predetermined patterning is performed by a photoetching technique to form a first wiring layer 29. First wiring layer
After forming 29, an interlayer insulating film (polymer resin film) 30 is formed, through holes (connection holes) are opened, and a second wiring layer 32 is formed by a sputtering method.
（ｂ）上記第２配線層32にホトレジスト層33を全面塗布
し、所定のホトエッチング技術によりパターニングす
る。(B) A photoresist layer 33 is applied on the entire surface of the second wiring layer 32 and patterned by a predetermined photoetching technique.
（ｃ）上記ホトレジスト層33をマスクとして、第２配線
層32のエッチングを行ない、ホトレジスト層33を除去す
る。(C) Using the photoresist layer 33 as a mask, the second wiring layer 32 is etched to remove the photoresist layer 33.
上述のような工程により多層配線を形成する方法が、一
般に行なわれている。A method of forming a multi-layer wiring by the above steps is generally performed.
＜発明が解決しようとする問題点＞ 上記従来の多層配線形成方法には、第４図（ａ）におい
て、スパッタ法による第２配線層32を形成した際、高分
子樹脂からなる層間絶縁膜30の表面が、スパッタクリー
ニングの影響を受けて、導電性の物質に変化するという
欠点があり、この層間絶縁膜30の表面に形成された導電
性変質層31は、該層間絶縁膜30上に第２配線層32を形成
し、所定のホトエッチング技術でパターニングした後
（図（ｃ）参照）も存在し、この導電性変質層31を通じ
て配線間にリーク（例えば図（ｃ）において、第２配線
層と隣接する第２配線層が、導電性変質層を介し
て通電する。）が発生するという問題があった。<Problems to be Solved by the Invention> In the above-mentioned conventional method for forming a multi-layered wiring, the interlayer insulating film 30 made of a polymer resin is used when the second wiring layer 32 is formed by the sputtering method in FIG. 4 (a). The surface of the interlayer insulating film 30 is changed to a conductive substance under the influence of sputter cleaning, and the conductive alteration layer 31 formed on the surface of the interlayer insulating film 30 is formed on the interlayer insulating film 30. After the two wiring layers 32 are formed and patterned by a predetermined photoetching technique (see FIG. 6C), there is also a leak between the wirings through the conductive alteration layer 31 (for example, the second wiring in FIG. 3C). There is a problem that the second wiring layer adjacent to the layer is energized via the conductive alteration layer.).
＜問題点を解決するための手段＞ 本発明は上述する問題点を解決するためになされたもの
で、半導体集積回路素子上に、絶縁膜と配線とが交互に
複数層を形成して、素子間と外部端子などを接続する多
層配線を備えた半導体装置において、前記素子上に、高
分子樹脂膜を層間絶縁膜として用いて該層間絶縁膜上に
スパッタ法により２層目以降の配線層を形成する際、ス
パッタ法により層間絶縁膜上に上層配線膜を形成する工
程と、前記上層配線膜の所望配線パターン上にレジスト
パターンを形成し、該レジストパターンをマスクして上
層配線膜を配線パターンにパターニングする工程と、前
記レジストパターンと前記上層配線膜配線パターンをマ
スクとして層間絶縁膜を所望量エッチングする工程とを
備えた半導体装置の多層配線形成方法を提供するもので
ある。<Means for Solving Problems> The present invention has been made to solve the above problems, and a plurality of layers of insulating films and wirings are alternately formed on a semiconductor integrated circuit element to form an element. In a semiconductor device provided with a multi-layered wiring for connecting a space and an external terminal, etc., a polymer resin film is used as an interlayer insulating film on the element, and a wiring layer after the second layer is sputtered on the interlayer insulating film. When forming, a step of forming an upper wiring film on the interlayer insulating film by a sputtering method, a resist pattern is formed on a desired wiring pattern of the upper wiring film, and the upper wiring film is masked with the resist pattern. And a step of etching the interlayer insulating film by a desired amount using the resist pattern and the upper layer wiring film wiring pattern as a mask. It is provided.
また、本発明は上記層間絶縁膜のエッチング法としてO2
プラズマエッチングを用いる半導体装置の多層配線形成
方法を提供するものである。The present invention also provides an O 2 etching method for the interlayer insulating film.
A method for forming a multilayer wiring of a semiconductor device using plasma etching is provided.
＜作用＞ 上述の如く、層間絶縁膜上にスパッタした第２配線層
を、レジストパターンをマスクとして用いてパターニン
グした後、前記レジストパターンと第２配線パターンと
をマスクとして、前記層間絶縁膜表面にO2プラズマエッ
チングを施することにより、層間絶縁膜表面に形成され
た配線相互間の導電性変質層が除去されるので、これに
よる配線間リークの問題を防止できるという作用があ
る。<Operation> As described above, after patterning the second wiring layer sputtered on the interlayer insulating film by using the resist pattern as a mask, the resist pattern and the second wiring pattern are used as a mask to form a layer on the surface of the interlayer insulating film. By conducting the O 2 plasma etching, the conductive alteration layer between the wirings formed on the surface of the interlayer insulating film is removed, so that the problem of the leakage between the wirings can be prevented.
＜実施例＞ 以下、この発明の実施例を説明する。<Examples> Examples of the present invention will be described below.
図１は、多層配線を備えた半導体装置を製造する際にこ
の発明を適用した場合の実施例を工程にそって図示した
ものである。FIG. 1 is a diagram showing an embodiment of the case where the present invention is applied when manufacturing a semiconductor device having a multi-layer wiring, along with steps.
（ａ）バイポーラICの一般的製造方法を用いてＰ型シリ
コン基板１にNPNトランジスタ15を作成し、電極コンタ
クトを取るための接続孔を形成した酸化膜８の上に半導
体素子間などを接続する第１配線層９を形成する。その
後、層間絶縁膜10を形成し、それにスルーホールを開孔
して第２配線層12をスパッタ法にて形成してから、第２
配線パターン領域上にホトレジストパターン13を形成し
たところである。(A) An NPN transistor 15 is formed on a P-type silicon substrate 1 by using a general bipolar IC manufacturing method, and semiconductor elements are connected to each other on an oxide film 8 having a connection hole for electrode contact. The first wiring layer 9 is formed. After that, an interlayer insulating film 10 is formed, a through hole is opened in the interlayer insulating film 10, a second wiring layer 12 is formed by a sputtering method, and then the second wiring layer 12 is formed.
The photoresist pattern 13 has just been formed on the wiring pattern region.
（ｂ）上記（ａ）を、ホトレジストパターン13をマスク
として、第２配線層12をエッチングして第２配線パター
ン12aを形成した状態を示す。(B) The above (a) shows a state where the second wiring pattern 12a is formed by etching the second wiring layer 12 using the photoresist pattern 13 as a mask.
（ｃ）ホトレジストパターン13と第２配線パターン12a
をマスクとして、層間絶縁膜10表面のスパッタ法による
第２配線層12形成時に形成された導電性変質層11を所望
量、O2プラズマエッチング除去した状態を示す。エッチ
ング量は、配線間のリーク電流が測定限界（10
-12（Ａ））に達するまでとし、本実施例に於ては、第
２図（O2プラズマエッチング量と配線間リーク電流）に
示すように500Å以上のO2プラズマエッチング量にて、
配線間リーク電流は、使用計測器測定限界の10-12アン
ペアに下がった。リーク電流の測定方法は、第３図に示
すように隣接する配線間に、一定電圧を印加し、その時
流れる電流を測定した。(C) Photoresist pattern 13 and second wiring pattern 12a
With the mask as a mask, a desired amount of the conductive alteration layer 11 formed when the second wiring layer 12 is formed on the surface of the interlayer insulating film 10 by the sputtering method is removed by O 2 plasma etching. As for the etching amount, the leakage current between wirings is the measurement limit (10
-12 (A)), in the present embodiment, as shown in FIG. 2 (O 2 plasma etching amount and inter-wiring leak current), with an O 2 plasma etching amount of 500 Å or more,
The inter-wiring leakage current has dropped to 10 -12 amps, which is the measurement limit of the measuring instrument used. The leak current was measured by applying a constant voltage between adjacent wires as shown in FIG. 3 and measuring the current flowing at that time.
前記実施例で述べた発明によれば、下記の理由で上記目
的を達成できる。図（ｃ）においてスパッタ法により第
２配線層12を形成したとき形成された層間絶縁膜10表面
の導電性変質層13のうち、配線間に存在するものは、O2
プラズマによって除去することが出来るので、これによ
る配線間リークの問題を防止することができる。According to the invention described in the above embodiment, the above object can be achieved for the following reasons. Figure in (c) by sputtering of the second interlayer is formed when a wiring layer 12 was formed an insulating film 10 surface of the conductive alteration layer 13, those existing between the wiring, O 2
Since it can be removed by plasma, it is possible to prevent the problem of inter-wiring leakage due to this.
以上、本発明を実施例に基づき具体的に説明したが、本
発明は、上記実施例にのみ限定されるものではなく、そ
の要旨を逸脱しない範囲において、種々変更可能である
ことはいうまでもない。Although the present invention has been specifically described based on the embodiments, the present invention is not limited to the above embodiments and can be variously modified without departing from the scope of the invention. Absent.
＜発明の効果＞ 以上述べたように、本発明によれば、スパッタ法による
第２配線層形成の際層間絶縁膜表面に形成された導電性
変質層を、第２配線パターンと第２配線パターニング時
に用いたレジストパターンとをマスクとしてO2プラズマ
エッチングすることにより、第２配線間リークに関する
導電性変質層を取り除くことができるので、新たにマス
クを要さず、工程の大幅な増加を招くこともなく、配線
相互間リークを防ぐことができるという効果がある。<Effects of the Invention> As described above, according to the present invention, the conductive alteration layer formed on the surface of the interlayer insulating film at the time of forming the second wiring layer by the sputtering method is used as the second wiring pattern and the second wiring patterning. By conducting O 2 plasma etching using the resist pattern used at the time as a mask, it is possible to remove the conductive alteration layer related to the leakage between the second wirings, so that a new mask is not required, which causes a large increase in the number of steps. In addition, there is an effect that leakage between wirings can be prevented.
このように本発明は、多層配線技術を使用する半導体装
置において、２層目以降の配線相互間リークを容易に防
止でき、多層配線構造を備えた半導体装置の信頼性を向
上させる製造方法を提供するものである。As described above, the present invention provides a method of manufacturing a semiconductor device using a multi-layer wiring technique, which can easily prevent mutual leakage between the wirings of the second and subsequent layers and improve the reliability of a semiconductor device having a multi-layer wiring structure. To do.
第１図（ａ）〜（ｃ）は、本発明の実施例を説明するた
めの多層配線を備えた半導体装置の要部断面図、第２図
はO2プラズマエッチング量と配線間リーク電流の関係
図、第３図は配線相互間リーク電流測定模式図、第４図
（ａ）〜（ｃ）は、従来の工程を説明するための多層配
線を備えた半導体装置の要部断面図である。 １……Ｐ型シリコン基板、２……N+埋込層 ３……P+埋込層（分離領域） ４……Ｎ型エピタキシャル層 ５……ベース領域、６……エミッタ領域 ７……コレクタ電極取り出し口、８……酸化膜 ９……第１配線層、10……層間絶縁膜 11……導電性変質層、12……第２配線層 12a……第２配線パターン 13……ホトレジストパターン、14……半導体素子 15……NPNトランジスタFigure 1 (a) ~ (c) are fragmentary cross-sectional view of a semiconductor device having a multilayer wiring for explaining an embodiment of the present invention, FIG. 2 of the O 2 plasma etching amount and the inter-wire leak current FIG. 3 is a schematic diagram of a leak current measurement between wirings, and FIGS. 4A to 4C are cross-sectional views of a main part of a semiconductor device having a multilayer wiring for explaining a conventional process. . 1 ... P-type silicon substrate, 2 ... N + buried layer 3 ... P + buried layer (isolation region) 4 ... N-type epitaxial layer 5 ... base region, 6 ... emitter region 7 ... collector Electrode outlet, 8 ... Oxide film 9 ... First wiring layer, 10 ... Interlayer insulating film 11 ... Conductive alteration layer, 12 ... Second wiring layer 12a ... Second wiring pattern 13 ... Photoresist pattern , 14 …… Semiconductor element 15 …… NPN transistor
Claims (2)
が交互に複数層を形成して、素子間と外部端子などを接
続する多層配線を備えた半導体装置において、前記素子
上に、高分子樹脂膜を層間絶縁膜として用いて該層間絶
縁膜上にスパッタ法により２層目以降の配線層を形成す
る際、 スパッタ法により層間絶縁膜上に上層配線膜を形成する
工程と、 前記上層配線膜の所望配線パターン上にレジストパター
ンを形成し、該レジストパターンをマスクとして上層配
線膜を配線パターンにパターニングする工程と、 前記レジストパターンと前記上層配線膜配線パターンを
マスクとして層間絶縁膜を所望量エッチングする工程と
を備えたことを特徴とする半導体装置の多層配線形成方
法。1. A semiconductor device having a multilayer wiring in which a plurality of layers of insulating films and wirings are alternately formed on a semiconductor integrated circuit element to connect between elements and external terminals, etc. A step of forming an upper wiring film on the interlayer insulating film by a sputtering method when forming a second wiring layer or a subsequent wiring layer on the interlayer insulating film by using a polymer resin film as the interlayer insulating film; A step of forming a resist pattern on a desired wiring pattern of the upper layer wiring film, patterning the upper layer wiring film into a wiring pattern using the resist pattern as a mask, and an interlayer insulating film using the resist pattern and the upper layer wiring film wiring pattern as a mask A method for forming a multilayer wiring of a semiconductor device, comprising the step of etching a desired amount.
ラズマエッチングを用いてなることを特徴とする特許請
求の範囲第１項記載の半導体装置の多層配線形成方法。2. The method for forming a multilayer wiring of a semiconductor device according to claim 1, wherein O 2 plasma etching is used as an etching method for the interlayer insulating film.
Priority Applications (1)
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|---|---|---|---|
| JP22280087A JPH0680740B2 (en) | 1987-09-03 | 1987-09-03 | Method for forming multi-layer wiring of semiconductor device |
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|---|---|---|---|
| JP22280087A JPH0680740B2 (en) | 1987-09-03 | 1987-09-03 | Method for forming multi-layer wiring of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
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| JPS6464237A JPS6464237A (en) | 1989-03-10 |
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Family
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Family Applications (1)
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Country Status (1)
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1987
- 1987-09-03 JP JP22280087A patent/JPH0680740B2/en not_active Expired - Lifetime
Also Published As
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