JPS6153744A - Multilayer interconnection semiconductor device - Google Patents

Abstract

PURPOSE:To discriminate logic circuit and linear circuit and improve characteristic of these circuits by using different materials for a first layer wiring and a second layer wiring in a first region of a semiconductor device and using the same wiring material to the first and second layer wirings in a second region. CONSTITUTION:An epitaxial semiconductor layer 2 is formed on a semiconductor substrate 1, the surface is separated by an isolation oxide film 3 and an isolation diffused layer 4. The one region I is prepared for logic circuit, while the other IIfor linear circuit. The first aluminum wirings 13, 15 are formed respectively to the regions I, II through molybdenum layer on the surface of such regions. A molybdenum wiring 14 and a second aluminum wiring 16 are formed through a through hole 10 on the insulation film 9 between the main layers. The different kinds of wire materials are used for the first and second wiring layers of the region I, the same kinds of wiring material is used for the first and second wiring layers in the region II, thereby the logic circuit and linear circuit can be discriminated and respective characteristics are improved.

Description

【発明の詳細な説明】 〔技術分野〕 本発明は多層配線半導体装置の高密度化技術に関する。[Detailed description of the invention] 〔Technical field〕 The present invention relates to a technology for increasing the density of multilayer wiring semiconductor devices.

〔背景技術〕[Background technology]

日経マグロウヒル社発行１９８２年３月２９日版「日経
エレクトロニクス」１２０項〜１５１項にも示されるよ
うにアナログ−デジタル混在型ＩＣの開発が進んでいる
。As shown in "Nikkei Electronics" published by Nikkei McGraw-Hill, March 29, 1982, paragraphs 120 to 151, the development of analog-digital mixed ICs is progressing.

ＩＣ，ＬＳＩ等の半導体装置特に高密度メモリを有する
Ａ／Ｄ　−Ｌ　Ｓ　Ｉ等では高積化高密度化するに従い
、基体表面に形成される半導体素子に接続する配線が多
層化する傾向にある。通常、半導体装置の電極、配線に
は導電度が高くかつ加工しやすいアルミニウムが一般に
使用され℃おり、第１０図に示すように第１層のアルミ
ニウム配線８の上に眉間絶縁膜９を介して第２層のアル
ミニウム配線１１を形成し、上下の配線間の接続しま層
間絶縁膜にあけたスルーホール（透孔）１０を通して行
うようにしている。As semiconductor devices such as ICs and LSIs, especially A/D-LSIs with high-density memory, become more densely stacked and densely packed, there is a tendency for wiring connected to semiconductor elements formed on the surface of the substrate to become multilayered. . Generally, aluminum, which has high conductivity and is easy to process, is generally used for the electrodes and wiring of semiconductor devices, and as shown in FIG. A second layer of aluminum wiring 11 is formed, and the connection between the upper and lower wirings is made through a through hole 10 formed in the striped interlayer insulating film.

ところで、このようなスルーホールを通じて上下配線が
接続する２層アルミニウム配線構造を形成する場合に、
第２層のアルミニウム配線１１のパターンエッチの際の
マスクのずれによってスルーホール部分で「目あき」１
２が生ずるときに上のアルミニウム１をエッチするため
のエッチ液で下のアルミニウム配線の一部がエッチされ
るおそれがあることがわかった。このような「目あき」
をさけるためにはスルーホールの形成される部分の配線
パターンの寸法を太き（する「トンクボーン」形状を採
用することが行われているが、パターン寸法に十分に余
裕を持たせようとすると集積密度の低下につながる問題
があることがわかった。By the way, when forming a two-layer aluminum wiring structure in which upper and lower wiring are connected through such through holes,
Due to mask misalignment during pattern etching of the second layer aluminum wiring 11, there is a gap of 1 in the through-hole area.
It has been found that when 2 occurs, there is a possibility that a part of the lower aluminum wiring may be etched by the etchant used to etch the upper aluminum 1. “Open eyes” like this
In order to avoid this problem, the dimensions of the wiring pattern in the part where the through hole is formed are made thicker (a "tonk bone" shape is adopted), but if you try to give enough margin in the pattern dimension, It was found that there is a problem that leads to a decrease in density.

スルーホール部の「目あき」による下層のアルミニウム
配線がエッチされるのを防ぐ他の手段としては上層の配
線をアルミニウム以外の材料を使用し、エッチ液を変え
ることが考えられる。しかし、−ｆｆにアルミニウム以
外の金属はアルミニウムに比して導電度が小さく、抵抗
が大きくなるため、大電流を流す配線の場合配線の幅を
太き（しなければならず、このことは高密度化に相反す
ることが本発明者の検討により明らかとなった。Another way to prevent the lower layer aluminum wiring from being etched due to the "opening" of the through-hole section is to use a material other than aluminum for the upper layer wiring and to use a different etchant. However, in -ff, metals other than aluminum have lower conductivity and higher resistance than aluminum, so in the case of wiring that carries a large current, the width of the wiring must be made thicker. The inventor's studies have revealed that this is contradictory to densification.

〔発明の目的〕[Purpose of the invention]

本発明は上記した問題を解決するためになされたもので
、特に一つの基板上にリニア部と論理部とが共存する多
層配線半導体装置において高密度化を図ることにある。The present invention has been made to solve the above-mentioned problems, and in particular, its object is to increase the density of a multilayer wiring semiconductor device in which a linear section and a logic section coexist on one substrate.

〔発明の概要〕[Summary of the invention]

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.

半導体基体表面に論理回路のための、第１の領域と、リ
ニア回路のための第２の領域とを有し、それぞれの領域
において素子に接続する配線が２層配線構造を有する半
導体装置において、第１の領域では第１層配渦と第２層
配線が異種の配線材料、例えば一方がアルミニウム他方
がモリブデンからなり、第２の領域では第１層配線と第
２／Ｐ５配線とが同種の材料であるアルミニウムからな
ることにより、論理回路では「目あき」のおそれなく微
細配線を構成することができ、リニア回路では配線抵抗
を小さくすることができ性能のすぐれた半導体装置が得
られる。A semiconductor device having a first region for a logic circuit and a second region for a linear circuit on the surface of a semiconductor substrate, and in which wiring connected to elements in each region has a two-layer wiring structure, In the first region, the first layer wiring and the second layer wiring are made of different wiring materials, for example, one is made of aluminum and the other is made of molybdenum, and in the second region, the first layer wiring and the second/P5 wiring are made of the same material. By being made of aluminum, it is possible to construct fine wiring in logic circuits without fear of ``open holes'', and in linear circuits, wiring resistance can be reduced, resulting in a semiconductor device with excellent performance.

〔実施例〕〔Example〕

第１図乃至第６図は本発明の一実施例を示すものモあワ
て一つの半導体基板ｌに論理回路（デジ存させた２層配
線半導体装置の配線形成プロセスをモデル化した工程断
面図である。Figures 1 to 6 show an embodiment of the present invention, and are process cross-sectional views modeling the wiring formation process of a two-layer wiring semiconductor device in which a logic circuit (digital circuit) is present on one semiconductor substrate. It is.

以下、各工程に従って詳述する。Each step will be explained in detail below.

（１）第１図に示すように、半導体基板（シリコン結晶
）１の上にエピタキシャル半導体層２を形成し、その表
面なせんたく酸化膜３及びアイソレーション拡散層４に
よって電気的に分離し、一方の領域工を論理回路用、他
方の領域■をリニア回路用とする。これら領域■をリニ
ア回路用とする。(1) As shown in FIG. 1, an epitaxial semiconductor layer 2 is formed on a semiconductor substrate (silicon crystal) 1, and the epitaxial semiconductor layer 2 is electrically isolated by a thin oxide film 3 and an isolation diffusion layer 4 on its surface. One area is used for logic circuits, and the other area (2) is used for linear circuits. These areas (2) are used for linear circuits.

これら領域Ｉ、ＩＩの表面には、選択拡散によって論理
素子（たとえばＩＩＬ）を構成する拡散層５及びリニア
素子（たとえばバイポーラ・トランジスタ）を構成する
拡散層６をそれぞれ形成する。On the surfaces of these regions I and II, a diffusion layer 5 constituting a logic element (eg IIL) and a diffusion layer 6 constituting a linear element (eg bipolar transistor) are formed by selective diffusion, respectively.

このあと表面の酸化膜をコンタクトホトエッチして一部
を空間する。After this, the oxide film on the surface is contact photoetched to leave a part of the oxide film open.

（２）第２図に示すように、全面にＭｏ（又はＷ）をス
パッタしてモリブデン（タングステン）膜７を形成する
。(2) As shown in FIG. 2, a molybdenum (tungsten) film 7 is formed by sputtering Mo (or W) over the entire surface.

（３）ホトレジスト処理を行い、モリブデンの不要部を
選択的にエッチし、第３図に示すように領域工のみにお
いて論理素子を構成する拡散層にコンタクトするＭｏ［
極（配線）７ａを得る。(3) Perform a photoresist process to selectively etch unnecessary parts of molybdenum, and as shown in FIG.
Obtain the pole (wiring) 7a.

（４）同様の方法によりＡ２を形成、ホトエッチするこ
とにより、第４図に示すように領域■のみにおいてリニ
ア素子にコンタクトするＡＡ電極（配線）８ａを得る。(4) By forming A2 in the same manner and photo-etching, an AA electrode (wiring) 8a that contacts the linear element only in region (2) is obtained as shown in FIG.

（５）全面にＣＶＤ（気相化学堆積法）にょる５ｉｎ２
又はポリイミドフェス塗布によるポリイミド系樹脂等の
層間膜９を形成し、次いでスルーホールエッチを行って
第５図に示すようにＭ（、配線７ａ及びＡ−ｅ配置８ａ
’の一部を露出するスルーホール１゜をあける。(5) 5in2 coated with CVD (vapor phase chemical deposition method) on the entire surface
Alternatively, an interlayer film 9 of polyimide resin or the like is formed by polyimide face coating, and then through-hole etching is performed to form M (wiring 7a and A-e arrangement 8a) as shown in FIG.
Drill a 1° through hole to expose a part of '.

（６）全面にＡ石を蒸着又はスパッタし、ホトエッチす
ることにより領域工及び領域■のそれぞれの第１層配線
にスルーホールを通して接続するアルミニウム第２層配
線１１ａ、１１ｂを得る。（第６図）第９図は上記各工
程を経て得られたリニア回路・論理回路共存半導体装置
であって第８図におけるＡ−Ａ’に沿う断面図である。(6) A stone is deposited or sputtered on the entire surface and photoetched to obtain aluminum second layer wirings 11a and 11b which are connected to the first layer wirings of the region and region (2) through through holes. (FIG. 6) FIG. 9 is a cross-sectional view taken along the line AA' in FIG. 8, showing a semiconductor device coexisting with a linear circuit and a logic circuit obtained through the above steps.

論理素子の形成された領域１側では第１配線層ＭＯ，第
２層配線はＡＪからなり、リニア素子の形成された領域
■側では第１層配線、第２層配線のいずれもＡＪからな
る。領域工には、ＩＩＬ（インテグレーテッドインジェ
クションロジック）が、領域■には、リニア動作するラ
テラルＰＮＰトランジスタが形成されている。On the region 1 side where the logic element is formed, the first wiring layer MO and the second layer wiring are made of AJ, and on the region 2 side where the linear element is formed, both the first layer wiring and the second layer wiring are made of AJ. . IIL (Integrated Injection Logic) is formed in the region 1, and a lateral PNP transistor that operates linearly is formed in the region (2).

〔効　果〕〔effect〕

以上の実施例で述べた本発明によれば下記のように効果
が得られる。According to the present invention described in the above embodiments, the following effects can be obtained.

（１）論理回路の場合、素子の寸法が小さくゲート数が
多いため集積度を大きくする必要がある。(1) In the case of logic circuits, the device size is small and the number of gates is large, so it is necessary to increase the degree of integration.

論理回路の２層の配線の材料を変えることによりスルー
ホールでの上層配線の合せずれ又はサイドエッチによる
「目あき」状態がありても下層の配線がエッチされるお
それがないから位置ずれ余裕を最小限にでき高密度配線
が可能である。By changing the material of the two-layer wiring in the logic circuit, even if there is misalignment of the upper layer wiring in the through hole or a "gap" condition due to side etching, there is no risk of the lower layer wiring being etched, so there is no misalignment margin. High-density wiring is possible.

又、配線の一部にアルミニウム以外の比抵抗が比較的大
きい材料であるＭ□やＷを使用しても論理回路の場合、
トランジスタがオンオフするしきい値を境にして、信号
のロー（Ｌ）、ノ・イ（Ｈ）が判定できればよく、電圧
降下にょろりニアティの劣化等はあまり問題とはならな
い。In addition, even if M□ or W, which is a material with relatively high resistivity other than aluminum, is used for a part of the wiring, in the case of a logic circuit,
It is only necessary to determine whether the signal is low (L) or no (H) based on the threshold value at which the transistor turns on and off, and deterioration of the nearness due to voltage drop does not pose much of a problem.

（２）リニア回路の場合比較的大電流が使用されるため
、また伝達信号のりニアティが良いことが要求されろた
めに上下の配線の幅も太きくし、またスルーホールコン
タクトも大きく余裕をもって形成し、配線抵抗やスルー
ホールでの接触抵抗を小さくおさえるとともに位置合わ
せずれが起こる確率を少なくしている。又、上述したよ
うにリニア回路では配線抵抗がリニアティの良さに大き
な影響を与えるので上下の配線にはＡｆｆｌや金属シリ
サイドなと低抵抗金属を使用することが好ましい。(2) In the case of linear circuits, a relatively large current is used, and a good transmission signal linearity is required, so the width of the upper and lower wiring is made thicker, and the through-hole contacts are formed with a large margin. This reduces wiring resistance and contact resistance in through holes, and reduces the probability of misalignment. Further, as mentioned above, in a linear circuit, wiring resistance has a great influence on the quality of linearity, so it is preferable to use low resistance metal such as Affl or metal silicide for the upper and lower wiring.

（３）一般にリニア論理共存のＬＳＩにおいては第　　
　　　　１［８図に示すようにチップ１０周辺部がアナ
グロ（リニア）回路のための領域■が設けられ中心部に
デジタル（論理）回路のための領域Ｉが集中して設けら
れるのが普通であり配線材料を変えろ場合もマスクパタ
ーンの設計が容易である。(3) In general, in LSIs that coexist with linear logic,
1 [As shown in Figure 8, it is normal for the periphery of the chip 10 to have a region (2) for analog (linear) circuits, and the center to have a concentrated region (I) for digital (logic) circuits. Mask pattern design is easy even when the wiring material is changed.

（４）上記（１）〜（３）より、超高密度で高性能のリ
ニア論理共存牛導体装置が実現できるつ 以上本発明者によってなされた本発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいう−１：でもない。(4) From the above (1) to (3), the present invention made by the present inventor has been specifically explained based on an example. However, the present invention is not limited to the above embodiments, and can be modified in various ways without departing from the spirit thereof.

たとえば、第７図は本発明の変形実施例を示すものであ
って、この場合論理素子の形成される第１領域工におい
て、第１層（下層）をＡ２配線１３とし、第２層（上層
）１４をＭｏ又はＷ配線とする。又、リニア回路の形成
される第２領域は上下の配線１５．１６をいずれもＡ石
配線とするものである。For example, FIG. 7 shows a modified embodiment of the present invention. In this case, in the first area where logic elements are formed, the first layer (lower layer) is A2 wiring 13, and the second layer (upper layer) is ) 14 is Mo or W wiring. Further, in the second region where the linear circuit is formed, the upper and lower wirings 15 and 16 are both A stone wirings.

この例の場合、第１層配線を形成する工程は１回の配線
工程となり、第２層配線を形成するために、Ｍｏ配線１
４とＡ！配線１６の２回の配線工程となるが、これによ
り、高密度化高性能化の効果は前記実施例の効果と全く
同様である。In this example, the step of forming the first layer wiring is a single wiring step, and in order to form the second layer wiring, the Mo wiring 1
4 and A! Although the wiring process for the wiring 16 is performed twice, the effects of increasing density and improving performance are exactly the same as those of the previous embodiment.

本発明の他の実施例としてはＡＡ以外の配線材料として
Ｓｉを含むＡ−ｅ、　Ｓ　ｉを含むＷ、Ｍｏを部分的に
又は全体的に使用しても同様の効果が得られる。In other embodiments of the present invention, similar effects can be obtained by partially or entirely using A-e containing Si, W containing Si, or Mo as wiring materials other than AA.

〔利用分野〕[Application field]

本発明は一つの基板上にデジタル回路と、アナグロ回路
を含む半導体装置で多層（２層３層）配線構造を有する
場合の全てに適用できる。特に本発明はＡ／Ｄ−ＬＳＩ
又はデジタルＬＳＩに応用して有効である。The present invention is applicable to all semiconductor devices having a multilayer (two-layer, three-layer) wiring structure including a digital circuit and an analog circuit on one substrate. In particular, the present invention is an A/D-LSI
Alternatively, it is effective when applied to digital LSI.

【図面の簡単な説明】[Brief explanation of drawings]

第１図乃至第６図は本発明の一実施例を示す２層配線半
導体装置の製造プロセスの工程断面図である。 第７図は本発明の他の一実施例を示す２層配線半導体装
置の断面図である。 第８図は一つの半導体チップにおけるデジタル回路 部、アナ−二部の配置の例を示す平面図。 第９図は第８図におけるＡ−Ａ’に沿う切断断面図であ
る。 第１０図は２層配線構造の一例を示す断面図である。 １・・・半導体基体、２・・・エピタキシャル牛導体層
、３・・・アイソレーション酸化膜、４・・・アイソレ
ージ成するｐ型拡散層、７・・・モリブデン層、８・・
・第１層アルミニウム膜、９・・・層間絶縁膜、１０・
・・スルーホール、１１・・・第２層アルミニウム［，
１２・・・「目あき１部、１３・・・第１層アルミニウ
ム配線、１４・・・モリブデン配線、１５・・・第１層
アルミニウム配線、１６・・・第２層アルミニウム配線
、１７・・・第　　１　　　図 第　　３　　図 第　　７　　図 第　　８　　図 第　　　９　　　図1 to 6 are cross-sectional views of a manufacturing process of a two-layer wiring semiconductor device showing an embodiment of the present invention. FIG. 7 is a sectional view of a two-layer wiring semiconductor device showing another embodiment of the present invention. FIG. 8 is a plan view showing an example of the arrangement of a digital circuit section and an antenna section in one semiconductor chip. FIG. 9 is a cross-sectional view taken along line AA' in FIG. 8. FIG. 10 is a sectional view showing an example of a two-layer wiring structure. DESCRIPTION OF SYMBOLS 1... Semiconductor base, 2... Epitaxial conductor layer, 3... Isolation oxide film, 4... P-type diffusion layer forming isolation, 7... Molybdenum layer, 8...
・First layer aluminum film, 9... Interlayer insulating film, 10.
...Through hole, 11...Second layer aluminum [,
12... "1 part of mesh, 13... 1st layer aluminum wiring, 14... molybdenum wiring, 15... 1st layer aluminum wiring, 16... 2nd layer aluminum wiring, 17...・Figure 1 Figure 3 Figure 7 Figure 8 Figure 9

Claims (1)

【特許請求の範囲】 １、半導体基体表面が論理回路を構成する第１の領域と
リニア回路を構成する第２の領域とに分けられ、それぞ
れの領域において素子に接続する配線が多層に形成され
た多層配線半導体装置であって、第１の領域では第１層
配線と第２層配線とに異種の配線材料が用いられる一方
、第２の領域では第１層配線と第２層配線とに同種の配
線材料が用いられていることを特徴とする多層配線半導
体装置。 ２、第１の領域では第１層と第２層の配線のいずれか一
方はアルミニウムからなり、他方にアルミニウム以外の
金属からなるとともに第２の領域では第１層と第２層の
配線のいずれかにもアルミニウムからなる特許請求の範
囲第１項に記載の多層配線半導体装置。[Claims] 1. The surface of the semiconductor substrate is divided into a first region constituting a logic circuit and a second region constituting a linear circuit, and wiring connected to elements is formed in multiple layers in each region. A multilayer wiring semiconductor device, in which different wiring materials are used for the first layer wiring and the second layer wiring in the first region, while different types of wiring materials are used for the first layer wiring and the second layer wiring in the second region. A multilayer wiring semiconductor device characterized in that the same type of wiring material is used. 2. In the first region, one of the first and second layer wiring is made of aluminum, the other is made of a metal other than aluminum, and in the second region, one of the first and second layer wiring is made of aluminum. The multilayer wiring semiconductor device according to claim 1, which is made entirely of aluminum.