JP3135968B2 - Method for manufacturing semiconductor integrated circuit device - Google Patents
Method for manufacturing semiconductor integrated circuit deviceInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法に関し、特に、半導体基板の夫々異なる領域
に、MIS容量及びこのMIS容量に結線される複数の
回路素子を備えた半導体集積回路装置の製造方法に適用
して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit having a MIS capacitor and a plurality of circuit elements connected to the MIS capacitor in different regions of a semiconductor substrate. The present invention relates to a technique which is effective when applied to a method for manufacturing an apparatus.
【0002】[0002]
【従来の技術】半導体基板の夫々異なる領域に、MIS
容量とバイポーラトランジスタを備えた半導体集積回路
装置、いわゆるバイポーラ−リニアICが使用されてい
る。2. Description of the Related Art An MIS is provided in different regions of a semiconductor substrate.
A semiconductor integrated circuit device having a capacitor and a bipolar transistor, that is, a so-called bipolar linear IC is used.
【0003】前記MIS容量は、半導体領域で構成され
る下部電極、この下部電極上に誘電体膜を介して設けら
れた上部電極の夫々から構成されている。前記下部電極
を構成する半導体領域は、半導体基板の主面部に設けら
れている。また、この下部電極には、引出し用電極が接
続されている。この引出し用電極は、第1層目の配線形
成工程で形成される。この引出し用電極は、例えば、珪
素が添加されたアルミニウム合金膜で構成されている。
前記誘電体膜は、半導体基板の主面に設けられている。
この誘電体膜は、例えば、窒化珪素膜で構成されてい
る。前記上部電極は、前記引出し用電極と同様に、第1
層目の配線形成工程で形成されたアルミニウム合金膜で
構成されている。The MIS capacitor is composed of a lower electrode formed of a semiconductor region and an upper electrode provided on the lower electrode via a dielectric film. The semiconductor region forming the lower electrode is provided on a main surface of the semiconductor substrate. An extraction electrode is connected to the lower electrode. This lead-out electrode is formed in the first-layer wiring forming step. This extraction electrode is made of, for example, an aluminum alloy film to which silicon is added.
The dielectric film is provided on a main surface of a semiconductor substrate.
This dielectric film is made of, for example, a silicon nitride film. The upper electrode is, similarly to the extraction electrode, a first electrode.
It is composed of an aluminum alloy film formed in the wiring forming step of the layer.
【0004】前記バイポーラトランジスタのエミッタ領
域、ベース領域、コレクタ領域の夫々を構成する半導体
領域には、夫々、電極が接続されている。これらの電極
は、前記上部電極及び引出し用電極と同一工程で形成さ
れたアルミニウム合金膜で構成されている。[0004] Electrodes are respectively connected to semiconductor regions constituting each of the emitter region, base region and collector region of the bipolar transistor. These electrodes are composed of an aluminum alloy film formed in the same step as the upper electrode and the extraction electrode.
【0005】前記MIS容量の上部電極、引出し用電極
の夫々と、バイポーラトランジスタの各電極との間は、
第1層目の配線と第2層目の配線を用いて結線されてい
る。前記第2層目の配線は、前記第1層目の配線と同様
に、例えば、アルミニウム合金膜で構成されている。The distance between each of the upper electrode and the extraction electrode of the MIS capacitor and each electrode of the bipolar transistor is:
The wiring is connected using a first-layer wiring and a second-layer wiring. The second-layer wiring is made of, for example, an aluminum alloy film, similarly to the first-layer wiring.
【0006】このように構成される半導体集積回路装置
では、MIS容量の誘電体膜の経時絶縁破壊(TDD
B:Time Dependent Dielectric Breakdown)が
問題になる。そこで、経時絶縁破壊に至る可能性がある
誘電体膜を検出する必要がある。このような誘電体膜を
検出する方法としては、工程内でのQCTEG(Quali
ty Check Test Elementary Group)により、半
導体ウェーハ当たり数点のチップ部品を検査し、最終的
には製品のエージングで初期不良を取り除く手法があ
る。In the semiconductor integrated circuit device configured as described above, the dielectric breakdown of the dielectric film of the MIS capacitor with time (TDD) is performed.
B: T ime D ependent D ielectric B reakdown) becomes a problem. Therefore, it is necessary to detect a dielectric film that may lead to dielectric breakdown with time. As a method of detecting such a dielectric film, QCTEG within step (Q uali
The ty C heck T est E lementary G roup), checks the chip components at several points per semiconductor wafer, and finally there is a method to remove the initial failure in aging product.
【0007】[0007]
【発明が解決しようとする課題】しかしながら、本発明
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。However, the present inventor has found the following problems as a result of studying the above prior art.
【0008】エージングはMIS容量とバイポーラトラ
ンジスタとを結線した後で行なわれるため、バイポーラ
トランジスタの最大定格以上の電圧を印加することがで
きない。従って、エージングを行なっても、初期不良に
なる可能性がある誘電体膜のうちには、破壊されないも
のもあり、初期不良が発生するという問題がある。Aging is performed after connecting the MIS capacitor and the bipolar transistor, so that a voltage higher than the maximum rating of the bipolar transistor cannot be applied. Therefore, even if aging is performed, some of the dielectric films that may become an initial failure are not destroyed, and there is a problem that an initial failure occurs.
【0009】そこで、公知技術ではないが、特願平2−
252286号に記載されているように、第1層目の配
線形成工程より前に、MIS容量の上部電極、引出し用
電極の夫々を形成すると共に、検査用パッドを形成し、
この検査用パッドと上部電極、検査用パッドと引出し用
電極との間を結線し、検査用パッドを介して誘電体膜に
過負荷を与える方法が提案されている。誘電体膜に過負
荷を与えることにより、初期不良になる可能性がある誘
電体膜は破壊される。この後、前記検査用パッドを用い
て誘電体膜を検査することにより、破壊された誘電体膜
を検出する。次に、前記上部電極、引出し用電極、検査
用パッド、上部電極と検査用パッドとの結線、引出し用
電極と検査用パッドとの結線の夫々を、エッチングで除
去する。この後、従来の第1層目の配線及び第2層目の
配線の夫々を形成する方法が提案されている。しかし、
検査用パッドと同一層の配線を除去する工程において、
MIS容量の誘電体膜の表面もエッチングされるため、
誘電体膜の膜質が劣化し、誘電体膜の絶縁耐圧が低下す
るという問題がある。Therefore, although not a known technique, Japanese Patent Application No.
As described in JP-A-252286, prior to the first-layer wiring forming step, an upper electrode of the MIS capacitor and an extraction electrode are formed, and an inspection pad is formed.
A method has been proposed in which a connection is made between the inspection pad and the upper electrode, and between the inspection pad and the extraction electrode, and an overload is applied to the dielectric film via the inspection pad. By overloading the dielectric film, the dielectric film that may become an initial failure is destroyed. After that, the broken dielectric film is detected by inspecting the dielectric film using the inspection pad. Next, the upper electrode, the extraction electrode, the inspection pad, the connection between the upper electrode and the inspection pad, and the connection between the extraction electrode and the inspection pad are removed by etching. Thereafter, there has been proposed a conventional method of forming each of the first-layer wiring and the second-layer wiring. But,
In the process of removing the wiring of the same layer as the inspection pad,
Since the surface of the dielectric film of the MIS capacitor is also etched,
There is a problem that the film quality of the dielectric film is deteriorated and the dielectric strength of the dielectric film is reduced.
【0010】また、他の方法として、これも公知技術で
はないが、特願平3−333601号に記載されている
ように、単層の配線でMIS容量とMISFETとの間
を結線する半導体集積回路装置の製造方法において、配
線層の形成工程を2回に分け、第1回目の配線形成工程
でMIS容量の上部電極、引出し用電極、検査用パッド
の夫々を形成すると共に、上部電極と検査用パッドとの
間、引出し用電極と検査用パッドとの間を結線し、検査
用パッドを介して誘電体膜に過負荷を与える方法が提案
されている。誘電体膜に過負荷を与えることにより、初
期不良に至る可能性がある誘電体膜が破壊される。次
に、初期不良になる可能性がある誘電体膜を検出した
後、第2回目の配線形成工程で、MIS容量とMISF
ETとの間を結線する。しかし、この場合には、実質的
に、配線の形成工程が一回増えるので、工程数が増加す
るという問題がある。As another method, which is not a known technique, as described in Japanese Patent Application No. 3-333601, a semiconductor integrated circuit for connecting a MIS capacitor and a MISFET with a single-layer wiring is disclosed. In the method of manufacturing a circuit device, a wiring layer forming step is divided into two steps, and an upper electrode, a lead-out electrode, and a test pad of a MIS capacitor are formed in a first wiring forming step, and an upper electrode and a test pad are formed. A method has been proposed in which a connection is made between the test pad and the lead-out electrode and the test pad, and an overload is applied to the dielectric film via the test pad. Overloading the dielectric film destroys the dielectric film, which can lead to initial failure. Next, after detecting a dielectric film that may cause an initial failure, the MIS capacitor and the MISF
Connect to ET. However, in this case, there is a problem that the number of steps increases because the number of steps of forming the wiring increases substantially once.
【0011】本発明の目的は、半導体集積回路装置の製
造方法において、歩留りを向上することが可能な技術を
提供することにある。An object of the present invention is to provide a technique capable of improving the yield in a method of manufacturing a semiconductor integrated circuit device.
【0012】本発明の他の目的は、前記半導体集積回路
装置の製造方法において、信頼性を向上することが可能
な技術を提供することにある。Another object of the present invention is to provide a technique capable of improving reliability in the method of manufacturing a semiconductor integrated circuit device.
【0013】本発明の他の目的は、前記半導体集積回路
装置の製造方法において、工程数を低減することが可能
な技術を提供することにある。Another object of the present invention is to provide a technique capable of reducing the number of steps in the method of manufacturing a semiconductor integrated circuit device.
【0014】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【0015】[0015]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【0016】(1)同一半導体基板の相互に異なる領域
の夫々に、半導体領域で構成される下部電極上に誘電体
膜を介して上部電極を設けたMIS容量、このMIS容
量に結線される複数の回路素子の夫々を形成し、前記M
IS容量と回路素子との間及び回路素子間の夫々を、2
層の配線で結線する半導体集積回路装置の製造方法にお
いて、前記半導体基板の相互に異なる領域の夫々に、M
IS容量の下部電極及び誘電体膜、並びに複数の回路素
子の夫々を形成する工程と、第1層の配線で、前記MI
S容量の上部電極を形成すると共に、この上部電極と第
1の検査用パッドとの結線、前記下部電極と第2の検査
用パッドの結線、前記複数の回路素子間の結線の一部を
形成する工程と、前記第1及び第2の検査用パッドに所
定の電圧を印加して前記MIS容量の誘電体膜に過負荷
を与える工程と、前記MIS容量の上部電極と第1の検
査用パッドとの結線、前記下部電極と第2の検査用パッ
ドとの結線の夫々を非結線にする工程と、第2層の配線
で、前記MIS容量と複数の回路素子との間の結線、複
数の回路素子間の残部の結線を形成する工程とを備え
る。(1) An MIS capacitor in which an upper electrode is provided on a lower electrode composed of a semiconductor region via a dielectric film in each of different regions of the same semiconductor substrate, and a plurality of MIS capacitors connected to the MIS capacitor. Each of the circuit elements of
Each of the distance between the IS capacitor and the circuit element and between the circuit elements is 2
In a method for manufacturing a semiconductor integrated circuit device connected by wiring of layers, M
Forming the lower electrode of the IS capacitor, the dielectric film, and each of the plurality of circuit elements;
Forming an upper electrode of S capacitance, forming a connection between the upper electrode and a first inspection pad, a connection between the lower electrode and a second inspection pad, and a part of a connection between the plurality of circuit elements. Performing an overload on the dielectric film of the MIS capacitor by applying a predetermined voltage to the first and second test pads; and an upper electrode of the MIS capacitor and the first test pad. A connection between the MIS capacitor and a plurality of circuit elements, and a step of disconnecting each of the connection between the lower electrode and the second inspection pad. Forming the remaining connection between the circuit elements.
【0017】(2)前記MIS容量の上部電極を、第1
層の配線で形成し、前記上部電極と第1の検査用パッド
の結線、前記下部電極と第2の検査用パッドの結線、複
数の回路素子間の結線の一部の夫々を、前記第1層の配
線より上層の第2層の配線で形成し、前記MIS容量と
複数の回路素子の結線、複数の回路素子間の結線の残部
の夫々を前記第2層の配線より上層の第3層の配線で形
成する。(2) The upper electrode of the MIS capacitor is
And a part of the connection between the upper electrode and the first inspection pad, the connection between the lower electrode and the second inspection pad, and a part of the connection between a plurality of circuit elements. The wiring of the second layer above the wiring of the layer, the connection between the MIS capacitor and the plurality of circuit elements, and the rest of the connection between the plurality of circuit elements are respectively formed in the third layer above the wiring of the second layer. It is formed by wiring.
【0018】[0018]
【作用】前述した手段(1)または(2)によれば、誘
電体膜上に形成される第1層の配線をはがす工程をなく
すことができるので、エッチングによる誘電体膜の絶縁
耐圧の低下を防止できる。これにより、半導体集積回路
装置の歩留りを向上できる。また、信頼性を向上でき
る。According to the above-mentioned means (1) or (2), the step of removing the wiring of the first layer formed on the dielectric film can be eliminated, so that the dielectric strength of the dielectric film is reduced by etching. Can be prevented. Thereby, the yield of the semiconductor integrated circuit device can be improved. Further, reliability can be improved.
【0019】また、第1層の配線または第2層の配線を
形成する工程を兼用して、上部電極と検査用パッドの結
線、下部電極と検査用パッドの結線を形成しているの
で、工程数を低減できる。Also, since the connection between the upper electrode and the inspection pad and the connection between the lower electrode and the inspection pad are formed by also using the step of forming the first layer wiring or the second layer wiring, The number can be reduced.
【0020】[0020]
【実施例】以下、本発明の実施例を図面を用いて具体的
に説明する。なお、実施例を説明するための全図におい
て、同一機能を有するものは、同一符号を付け、その繰
り返しの説明は省略する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be specifically described below with reference to the drawings. In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and a repeated description thereof will be omitted.
【0021】〔実施例1〕本発明の実施例1の半導体集
積回路装置の製造方法を、図1(フローチャート)を用
いて説明する。Embodiment 1 A method for manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention will be described with reference to FIG. 1 (flow chart).
【0022】まず、p-型半導体基板1の主面部にn型
不純物を導入する。この後、前記p-型半導体基板1の
主面上に、n-型エピタキシャル層3を形成する。この
工程で、p-型半導体基板1の主面部及びn-型エピタキ
シャル層3の下部に、埋込み型のn+型半導体領域2が
形成される。前記n-型エピタキシャル層3は、バイポ
ーラトランジスタTrのコレクタ領域、MIS容量Cの
下部電極の夫々を構成する。First, an n-type impurity is introduced into the main surface of the p − type semiconductor substrate 1. Thereafter, an n − -type epitaxial layer 3 is formed on the main surface of the p − -type semiconductor substrate 1. In this step, a buried n + type semiconductor region 2 is formed below the main surface of the p − type semiconductor substrate 1 and the n − type epitaxial layer 3. The n − -type epitaxial layer 3 forms a collector region of the bipolar transistor Tr and a lower electrode of the MIS capacitor C.
【0023】次に、前記n-型エピタキシャル層3の非
活性領域に、p型不純物を導入し、p-型半導体領域4
を形成する。このp-型半導体領域4は、分離領域を構
成する。この後、バイポーラトランジスタTrのベース
領域を構成するp型半導体領域5、エミッタ領域を構成
するn型半導体領域6の夫々を、活性領域のn-型エピ
タキシャル層3の主面部に形成する。Next, a p-type impurity is introduced into the inactive region of the n − -type epitaxial layer 3 to
To form This p − type semiconductor region 4 forms an isolation region. Thereafter, each of the p-type semiconductor region 5 forming the base region and the n-type semiconductor region 6 forming the emitter region of the bipolar transistor Tr is formed on the main surface of the n − -type epitaxial layer 3 in the active region.
【0024】次に、前記n-型エピタキシャル層3の主
面上に、絶縁膜7を形成する。この後、MIS容量Cの
形成領域において、絶縁膜7に開口を形成する。Next, an insulating film 7 is formed on the main surface of the n − -type epitaxial layer 3. Thereafter, an opening is formed in the insulating film 7 in a region where the MIS capacitor C is formed.
【0025】次に、MIS容量Cの誘電体膜8を形成す
る<101>。この誘電体膜8は、例えば、窒化珪素膜
を堆積後、この窒化珪素膜をフォトリソグラフィ技術及
びエッチング技術でパターンニングすることにより形成
される。この後、MIS容量Cの下部電極上、バイポー
ラトランジスタTrの各動作領域上の絶縁膜7に、開口
を形成する。Next, the dielectric film 8 of the MIS capacitor C is formed <101>. The dielectric film 8 is formed, for example, by depositing a silicon nitride film and then patterning the silicon nitride film by photolithography and etching. Thereafter, an opening is formed in the insulating film 7 on the lower electrode of the MIS capacitor C and on each operation region of the bipolar transistor Tr.
【0026】次に、導電膜、例えば珪素を添加したアル
ミニウム合金膜を堆積する。このアルミニウム合金膜
は、第1層目の配線を構成する。この後、このアルミニ
ウム合金膜をフォトリソグラフィ技術及びエッチング技
術でパターンニングする。このパターンニング工程によ
り、図2(工程の一部で示す要部断面図)及び図3(工
程の一部で示す要部平面図)に示すように、MIS容量
Cの上部電極10U、下部電極に接続される引出し用電
極10L、前記バイポーラトランジスタのエミッタ電極
10E、ベース電極10B、コレクタ電極10Cの夫々
が形成される。なお、同図3では、主に、MIS容量C
の形成領域を図示しているので、バイポーラトランジス
タTrは図示していない。また、同時に、第1の検査用
パッド12Aと上部電極10Uとの間の結線11A、第
2の検査用パッド12Bと引出し用電極10L(下部電
極)との間の結線11Bが形成される。また、同時に、
同図3に示すように、MIS容量C以外の回路素子の電
極10、電極10間の結線11の一部が形成される<1
02>。Next, a conductive film, for example, an aluminum alloy film to which silicon is added is deposited. This aluminum alloy film forms the first layer wiring. Thereafter, the aluminum alloy film is patterned by photolithography and etching. As a result of this patterning step, as shown in FIG. 2 (a cross-sectional view of a main part of a part of the process) and FIG. 3 (a plan view of a main part of a part of the process), an upper electrode 10U and a lower electrode , An emitter electrode 10E, a base electrode 10B, and a collector electrode 10C of the bipolar transistor are formed. In FIG. 3, mainly the MIS capacitance C
Since the formation region is illustrated, the bipolar transistor Tr is not illustrated. At the same time, a connection 11A between the first inspection pad 12A and the upper electrode 10U and a connection 11B between the second inspection pad 12B and the extraction electrode 10L (lower electrode) are formed. At the same time,
As shown in FIG. 3, the electrodes 10 of the circuit element other than the MIS capacitor C and a part of the connection 11 between the electrodes 10 are formed.
02>.
【0027】次に、前記第1及び第2の検査用パッド1
2A,12Bの夫々に、例えば、80V程度の電圧を、
1秒程度印加し、誘電体膜8に過負荷を与える<103
>。この工程で、前記誘電体膜8のうち、膜質が悪く、
絶縁耐圧が低いものは破壊されるので、初期不良に至る
可能性がある誘電体膜8は破壊される。Next, the first and second inspection pads 1
For example, a voltage of about 80 V is applied to each of 2A and 12B,
Apply for about 1 second to overload dielectric film 8 <103
>. In this step, the quality of the dielectric film 8 is poor,
Since the one having a low withstand voltage is destroyed, the dielectric film 8 which may lead to the initial failure is destroyed.
【0028】次に、前記第1及び第2の検査用パッド1
2A,12Bの夫々に、ウェーハプローバのプローブ針
を押し当て、破壊された誘電体膜8を検出する<104
>。検出された不良のMIS容量Cを有する半導体チッ
プには、例えば、レーザマーキングが施される。また、
不良のMIS容量を有する半導体チップの位置を、記憶
媒体に記憶させても良い。Next, the first and second inspection pads 1
A probe needle of a wafer prober is pressed against each of 2A and 12B to detect a broken dielectric film 8 <104.
>. For example, laser marking is performed on the semiconductor chip having the detected defective MIS capacitance C. Also,
The position of a semiconductor chip having a defective MIS capacity may be stored in a storage medium.
【0029】次に、図4(工程の一部で示す要部断面
図)及び図5(工程の一部で示す要部平面図)に示すよ
うに、例えば、フォトレジスト膜15(図5では図示し
ない)をマスクとして、前記上部電極10Uと第1の検
査用パッド12Aの間の結線11A、引出し用電極10
L(下部電極)と第2の検査用パッド12Bの間の結線
11Bを、エッチングして非結線にする<105>。ま
た、レーザにより、結線11A,11Bを非結線にして
も良い。なお、非結線にするために結線11A,11B
を除去する際には、図6(実施例1の製造方法の変形例
を示し、工程の一部で示す要部平面図)に示すように、
ほぼ、電極10U,10L、検査用パッド12A,12
Bの部分のみを残すようにしても良い。Next, as shown in FIG. 4 (a cross-sectional view of a main part showing a part of the process) and FIG. 5 (a plan view of a main part showing a part of the process), for example, a photoresist film 15 (FIG. (Not shown) as a mask, the connection 11A between the upper electrode 10U and the first inspection pad 12A, and the extraction electrode 10
The connection 11B between L (lower electrode) and the second inspection pad 12B is etched to be disconnected <105>. Alternatively, the connections 11A and 11B may be disconnected by a laser. In addition, in order to make it non-connection, connection 11A, 11B
6 is removed, as shown in FIG. 6 (a modification of the manufacturing method of the first embodiment and a plan view of a main part of a part of the process).
Substantially, electrodes 10U and 10L, inspection pads 12A and 12
Only the portion B may be left.
【0030】次に、層間絶縁膜17を形成する。この
後、この層間絶縁膜17に、前記電極10(10U,1
0L、10E,10B,10C)の表面を露出させる接
続孔を形成する。Next, an interlayer insulating film 17 is formed. After that, the electrode 10 (10U, 1
(0L, 10E, 10B, 10C) are formed.
【0031】次に、導電膜例えばアルミウム合金膜を堆
積する。このアルミニウム合金膜は、第2層目の配線を
構成する。この後、このアルミニウム合金膜をフォトリ
ソグラフィ技術及びエッチング技術でパターンニング
し、第2層の配線18を形成する。この第2層の配線1
8は、前記バイポーラトランジスタTrの各電極10
E,10B,10Cまたは他の回路素子の電極10とM
IS容量Cの電極10U,10Lとの結線、バイポーラ
トランジスタTrの電極10E,10B,10C間及び
バイポーラトランジスタの電極10E,10B,10C
と他の回路素子の電極10との結線の残部を形成する<
106>。Next, a conductive film such as an aluminum alloy film is deposited. This aluminum alloy film forms the second-layer wiring. Thereafter, the aluminum alloy film is patterned by a photolithography technique and an etching technique to form a second-layer wiring 18. This second layer wiring 1
Reference numeral 8 denotes each electrode 10 of the bipolar transistor Tr.
E, 10B, 10C or other circuit element electrodes 10 and M
Connection with the electrodes 10U and 10L of the IS capacitor C, between the electrodes 10E, 10B and 10C of the bipolar transistor Tr, and the electrodes 10E, 10B and 10C of the bipolar transistor.
And the rest of the connection between the electrode and the electrode 10 of another circuit element is formed <
106>.
【0032】次に、前記第2層の配線18上に図示しな
い表面保護膜を形成することにより、本実施例1の半導
体集積回路装置は完成する。Next, a surface protection film (not shown) is formed on the second-layer wiring 18, thereby completing the semiconductor integrated circuit device of the first embodiment.
【0033】以上、説明したように、本実施例1の半導
体集積回路装置の製造方法では、p-型半導体基板1の
相互に異なる領域の夫々に、n-型エピタキシャル層3
で構成される下部電極上に誘電体膜8を介して上部電極
10Uを設けたMIS容量C、このMIS容量Cに結線
される回路素子(例えばバイポーラトランジスタTr)
の夫々を形成し、前記MIS容量Cと回路素子との間及
び回路素子間の夫々を、2層の配線(10,18)で結
線する半導体集積回路装置の製造方法において、p-型
半導体基板1の相互に異なる領域の夫々に、MIS容量
Cの下部電極(n-型エピタキシャル層3)及び誘電体
膜8、並びに回路素子(例えばバイポーラトランジスタ
Tr)の夫々を形成する工程と、第1層の配線10で、
前記MIS容量Cの上部電極10Uを形成すると共に、
この上部電極10Uと第1の検査用パッド12Aとの結
線11A、前記下部電極に接続される引出し用電極10
Lと第2の検査用パッド12Bとの結線11B、前記回
路素子間の結線11の一部を形成する工程と、前記第1
及び第2の検査用パッド12A,12Bに所定の電圧を
印加して前記MIS容量Cの誘電体膜8に過負荷を与え
る工程と、前記MIS容量Cの上部電極10Uと第1の
検査用パッド12Aとの結線11A、前記下部電極に接
続される引出し用電極10Lと第2の検査用パッド12
Bとの結線11Bの夫々を非結線にする工程と、第2層
の配線18で、前記MIS容量Cと回路素子との間の結
線、回路素子間の残部の結線を形成する工程とを備え
る。この構成によれば、誘電体膜8上に形成される上部
電極10Uをはがす工程をなくすことができるので、エ
ッチングによる誘電体膜8の絶縁耐圧の低下を防止でき
る。これにより、半導体集積回路装置の歩留りを向上で
きる。また、信頼性を向上できる。As described above, in the method of manufacturing a semiconductor integrated circuit device according to the first embodiment, the n − -type epitaxial layer 3 is provided in each of the mutually different regions of the p − -type semiconductor substrate 1.
MIS capacitor C provided with an upper electrode 10U via a dielectric film 8 on a lower electrode composed of: a circuit element (for example, a bipolar transistor Tr) connected to the MIS capacitor C
Are formed, and each of the MIS capacitor C and the circuit element and between the circuit elements are connected by two-layer wirings (10, 18). Forming a lower electrode (n − -type epitaxial layer 3) of the MIS capacitor C, a dielectric film 8, and a circuit element (for example, a bipolar transistor Tr) in each of the mutually different regions; In the wiring 10 of
While forming the upper electrode 10U of the MIS capacitor C,
The connection 11A between the upper electrode 10U and the first inspection pad 12A, and the extraction electrode 10 connected to the lower electrode
Forming a part of a connection 11B between the L and the second inspection pad 12B and a connection 11 between the circuit elements;
Applying a predetermined voltage to the second inspection pads 12A and 12B to overload the dielectric film 8 of the MIS capacitor C; and an upper electrode 10U of the MIS capacitor C and the first inspection pad. 11A, the lead electrode 10L connected to the lower electrode, and the second inspection pad 12
B: a step of disconnecting each of the connections 11B to B, and a step of forming a connection between the MIS capacitor C and the circuit element and a remaining connection between the circuit elements with the wiring 18 of the second layer. . According to this configuration, since the step of peeling off the upper electrode 10U formed on the dielectric film 8 can be eliminated, a decrease in the dielectric strength of the dielectric film 8 due to etching can be prevented. Thereby, the yield of the semiconductor integrated circuit device can be improved. Further, reliability can be improved.
【0034】また、第1層の配線10を形成する工程を
兼用して、上部電極10Uと第1の検査用パッド12A
の間の結線11A、下部電極に接続される引出し用電極
10Lと第2の検査用パッド12Bとの間の結線11B
を形成しているので、工程数を低減できる。The upper electrode 10U and the first inspection pad 12A are also used for the process of forming the first layer wiring 10.
11A, and a connection 11B between the extraction electrode 10L connected to the lower electrode and the second inspection pad 12B.
Is formed, the number of steps can be reduced.
【0035】なお、前記図3では、MIS容量Cの下部
電極に接続される引出し用電極10Lと第2の検査用パ
ッド12Bとの間を結線11Bで接続した例を示した
が、複数のMIS容量Cの下部電極を構成するn-型エ
ピタキシャル層3間が電気的に接続されている場合に
は、図8(実施例1の製造方法の変形例を示し、工程の
一部で示す要部平面図)に示すように、複数のMIS容
量Cの下部電極に共通な引出し用電極10LCを形成
し、この共通の引出し用電極10LCと第2の検査用パ
ッド12Bとの間を結線11Bで接続しても良い。Although FIG. 3 shows an example in which the extraction electrode 10L connected to the lower electrode of the MIS capacitor C and the second inspection pad 12B are connected by the connection 11B, a plurality of MIS capacitors C are connected. When the n − -type epitaxial layers 3 constituting the lower electrode of the capacitor C are electrically connected to each other, FIG. As shown in (plan view), a common lead-out electrode 10LC is formed on the lower electrodes of the plurality of MIS capacitors C, and the common lead-out electrode 10LC and the second inspection pad 12B are connected by a connection 11B. You may.
【0036】〔実施例2〕本発明の実施例2の半導体集
積回路装置の製造方法を、図9乃至図12(実施例2の
半導体集積回路装置を工程の一部で示す要部断面図)を
用いて説明する。[Embodiment 2] FIGS. 9 to 12 are cross-sectional views showing a part of a process of a semiconductor integrated circuit device according to a second embodiment of the present invention. This will be described with reference to FIG.
【0037】まず、第1層目の配線を構成するアルミニ
ウム合金膜を堆積する工程までを、前記実施例1と同様
に行なう。この後、この導電膜をパターンニングし、図
9に示すように、MIS容量Cの上部電極10U、下部
電極に接続される引出し用電極10L、バイポーラトラ
ンジスタTrのエミッタ電極10E、ベース電極10
B、コレクタ電極10Cの夫々を形成する。この工程で
は、前記上部電極10U、引出し用電極10Lのみを形
成する。また、同時に、MIS容量C以外の回路素子の
電極10、電極間の結線11の一部を形成する。First, the steps up to the step of depositing the aluminum alloy film forming the first layer wiring are performed in the same manner as in the first embodiment. Thereafter, the conductive film is patterned to form an upper electrode 10U of the MIS capacitor C, an extraction electrode 10L connected to the lower electrode, an emitter electrode 10E of the bipolar transistor Tr, and a base electrode 10 as shown in FIG.
B and each of the collector electrodes 10C are formed. In this step, only the upper electrode 10U and the extraction electrode 10L are formed. At the same time, the electrodes 10 of the circuit element other than the MIS capacitor C and a part of the connection 11 between the electrodes are formed.
【0038】次に、層間絶縁膜17を形成する。この
後、この層間絶縁膜17に、前記電極10(10U,1
0L,10E,10B,10C)の表面を露出させる接
続孔を形成する。Next, an interlayer insulating film 17 is formed. After that, the electrode 10 (10U, 1
0L, 10E, 10B, and 10C) are formed.
【0039】次に、導電膜例えば、アルミニウム合金膜
を堆積する。このアルミニウム合金膜は、第2層目の配
線を構成する。この後、このアルミニウム合金膜をフォ
トリソグラフィ技術及びエッチング技術でパターンニン
グし、図10に示すように、第2層の配線18を形成す
る。この第2層の配線18を形成することにより、第1
の検査用パッドと上部電極10Uとの間の結線18A、
第2の検査用パッドと引出し用電極10L(下部電極)
との間の結線18Bが形成される。また、この第2層の
配線18は、MIS容量C以外の回路素子例えばバイポ
ーラトランジスタTrの各電極10E,10B,10C
に接続される。この後、前記第1及び第2の検査用パッ
ドの夫々を介して、誘電体膜8に過負荷を与えた後、不
良の誘電体膜8を有するMIS容量Cを検出する。Next, a conductive film, for example, an aluminum alloy film is deposited. This aluminum alloy film forms the second-layer wiring. Thereafter, the aluminum alloy film is patterned by a photolithography technique and an etching technique to form a second-layer wiring 18 as shown in FIG. By forming the wiring 18 of the second layer, the first wiring 18 is formed.
18A between the test pad and the upper electrode 10U,
Second inspection pad and extraction electrode 10L (lower electrode)
A connection 18B is formed. The wiring 18 of the second layer is formed of a circuit element other than the MIS capacitor C, for example, each electrode 10E, 10B, 10C of the bipolar transistor Tr.
Connected to. Then, after overloading the dielectric film 8 via each of the first and second test pads, the MIS capacitor C having the defective dielectric film 8 is detected.
【0040】次に、図11に示すように、例えば、フォ
トレジスト膜19をマスクとして、前記上部電極10U
と第1の検査用パッドとの結線18A、引出し用電極1
0L(下部電極)と第2の検査用パッドとの結線18B
をエッチングして非結線にする。Next, as shown in FIG. 11, for example, using the photoresist film 19 as a mask, the upper electrode 10U
18A between the electrode and the first inspection pad, the extraction electrode 1
Connection 18B between 0L (lower electrode) and second inspection pad
Is etched to make no connection.
【0041】次に、層間絶縁膜20を形成する。この
後、この層間絶縁膜20に、前記第2層の配線18の表
面を露出させる接続孔を形成する。Next, an interlayer insulating film 20 is formed. Thereafter, a connection hole for exposing the surface of the wiring 18 of the second layer is formed in the interlayer insulating film 20.
【0042】次に、導電膜、例えばアルミニウム合金膜
を堆積する。この後、このアルミニウム合金膜をフォト
リソグラフィ技術及びエッチング技術でパターンニング
し、第3層目の配線21を形成する。この第3層の配線
21は、前記バイポーラトランジスタTrの各電極10
E,10B,10Cまたは他の回路素子の電極10とM
IS容量Cの電極10U,10Lの結線、バイポーラト
ランジスタTrの電極10E,10B,10C間、バイ
ポーラトランジスタTrの電極10E,10B,10C
と他の回路素子の間、及び他の回路素子間の結線の夫々
を形成する。Next, a conductive film, for example, an aluminum alloy film is deposited. Thereafter, the aluminum alloy film is patterned by a photolithography technique and an etching technique to form a third-layer wiring 21. The wiring 21 of the third layer is connected to each electrode 10 of the bipolar transistor Tr.
E, 10B, 10C or other circuit element electrodes 10 and M
Connection of electrodes 10U and 10L of IS capacitance C, between electrodes 10E, 10B and 10C of bipolar transistor Tr, electrodes 10E, 10B and 10C of bipolar transistor Tr
And other circuit elements, and between the other circuit elements, respectively.
【0043】次に、前記第3層の配線21上に図示しな
い表面保護膜を形成することにより、本実施例2の半導
体集積回路装置は完成する。Next, a surface protection film (not shown) is formed on the third layer wiring 21 to complete the semiconductor integrated circuit device of the second embodiment.
【0044】以上、説明したように、本実施例2の半導
体集積回路装置の製造方法によれば、同一半導体基体の
夫々異なる領域に、MIS容量Cとこれに結線される回
路素子(例えばバイポーラトランジスタTr)との間を
3層の配線(10,17,21)で結線する半導体集積
回路装置において、前記実施例1と同様に、歩留り、信
頼性を向上でき、工程数を低減できる。As described above, according to the method of manufacturing the semiconductor integrated circuit device of the second embodiment, the MIS capacitor C and the circuit element connected thereto (for example, a bipolar transistor) are provided in different regions of the same semiconductor substrate. Tr), the yield and reliability can be improved, and the number of steps can be reduced, as in the first embodiment, in a semiconductor integrated circuit device connected with three layers of wirings (10, 17, 21).
【0045】〔実施例3〕本発明の実施例3の半導体集
積回路装置の製造方法を、図13(工程の一部で示す平
面図)を用いて説明する。Third Embodiment A method of manufacturing a semiconductor integrated circuit device according to a third embodiment of the present invention will be described with reference to FIG. 13 (a plan view showing some steps).
【0046】図13に示すように本実施例3では、複数
のMIS容量Cを、半導体チップ100内の所定の領域
A(二点鎖線で囲った領域)内に集めて設けている。こ
の構成によれば、前記実施例1において、領域A内で、
第1の検査用パッド12Aと上部電極10Uとの間の結
線11A、第2の検査用パッド12Bと引出し用電極1
1LC(下部電極)との結線11Bを専用化できる。つ
まり、領域A以外の領域では、検査用パッド12A,1
2Bと非結線な配線11を、従来同様に配置できる。As shown in FIG. 13, in the third embodiment, a plurality of MIS capacitors C are provided in a predetermined area A (an area surrounded by a two-dot chain line) in the semiconductor chip 100. According to this configuration, in the first embodiment, within the region A,
Connection 11A between first inspection pad 12A and upper electrode 10U, second inspection pad 12B and extraction electrode 1
Connection 11B to 1LC (lower electrode) can be dedicated. That is, in the area other than the area A, the inspection pads 12A, 1
The wiring 11 not connected to 2B can be arranged in the same manner as in the related art.
【0047】〔実施例4〕本発明の実施例4の半導体集
積回路装置の製造方法を、図14(工程の一部で示す要
部断面図)を用いて説明する。[Fourth Embodiment] A method of manufacturing a semiconductor integrated circuit device according to a fourth embodiment of the present invention will be described with reference to FIGS.
【0048】図14に示すように、本実施例4では、前
記実施例1において、第2層の配線18上に形成される
層間絶縁膜20に開口23を形成しておく。この構成に
よれば、この開口23内の領域で、レーザを用いて、第
1の検査用パッドと上部電極10Uとの結線11A、第
2の検査用パッドと引出し用電極10L(下部電極)と
の結線11Bの夫々を非結線にできる。従って、前記実
施例1の結線11A,11Bをエッチングして非結線に
する工程において、下層の層間絶縁膜17はダメージを
受けないので、更に、信頼性を向上できる。なお、結線
11A,11Bをレーザで非結線にした後、図示しない
表面保護膜を形成することにより、前記接続孔23は埋
められる。As shown in FIG. 14, in the fourth embodiment, an opening 23 is formed in the interlayer insulating film 20 formed on the second-layer wiring 18 in the first embodiment. According to this configuration, in the region within the opening 23, the connection 11A between the first inspection pad and the upper electrode 10U, the second inspection pad and the extraction electrode 10L (lower electrode) are formed by using a laser. Of the connection 11B can be unconnected. Accordingly, in the step of etching the connection lines 11A and 11B to disconnect the connection lines in the first embodiment, the lower interlayer insulating film 17 is not damaged, so that the reliability can be further improved. The connection holes 23 are filled by forming a surface protection film (not shown) after the connection lines 11A and 11B are disconnected by a laser.
【0049】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。Although the present invention has been described in detail with reference to the embodiments, it is needless to say that the present invention is not limited to the above-described embodiments and can be variously modified without departing from the scope of the invention. .
【0050】[0050]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
【0051】半導体集積回路装置の製造方法において、
歩留りを向上できる。In a method of manufacturing a semiconductor integrated circuit device,
The yield can be improved.
【0052】前記半導体集積回路装置の製造方法におい
て、信頼性を向上できる。In the method of manufacturing a semiconductor integrated circuit device, reliability can be improved.
【0053】前記半導体集積回路装置の製造方法におい
て、工程数を低減できる。In the method of manufacturing a semiconductor integrated circuit device, the number of steps can be reduced.
【図1】本発明の実施例1の半導体集積路装置の製造方
法のフローチャート。FIG. 1 is a flowchart of a method for manufacturing a semiconductor integrated circuit device according to a first embodiment of the present invention.
【図2】前記半導体集積回路装置を工程の一部で示す要
部断面図。FIG. 2 is an essential part cross sectional view showing the semiconductor integrated circuit device in a part of steps.
【図3】前記半導体集積回路装置を工程の一部で示す要
部平面図。FIG. 3 is an essential part plan view showing the semiconductor integrated circuit device in part of a process;
【図4】前記図2に示す領域を工程の一部で示す要部断
面図。FIG. 4 is an essential part cross sectional view showing the region shown in FIG. 2 as a part of the process;
【図5】前記図3に示す領域を工程の一部で示す要部平
面図。FIG. 5 is an essential part plan view showing the region shown in FIG. 3 as a part of the process;
【図6】実施例1の製造方法の変形例を示し、前記図3
に示す領域を工程の一部で示す要部平面図。FIG. 6 shows a modification of the manufacturing method according to the first embodiment;
FIG. 4 is a plan view of a main part showing the region shown in FIG.
【図7】前記図2に示す領域を工程の一部で示す要部断
面図。FIG. 7 is an essential part cross sectional view showing the region shown in FIG. 2 as a part of the process;
【図8】実施例1の製造方法の変形例を示し、前記図3
に示す領域を工程の一部で示す要部平面図。FIG. 8 shows a modification of the manufacturing method of the first embodiment;
FIG. 4 is a plan view of a main part showing the region shown in FIG.
【図9】本発明の実施例2の半導体集積回路装置を、工
程の一部で示す要部断面図。FIG. 9 is an essential part cross sectional view showing a part of a process of a semiconductor integrated circuit device of a second embodiment of the present invention;
【図10】前記図9に示す領域を工程の一部で示す要部
断面図。FIG. 10 is an essential part cross sectional view showing the region shown in FIG. 9 as a part of the process;
【図11】前記図9に示す領域を工程の一部で示す要部
断面図。FIG. 11 is an essential part cross sectional view showing the region shown in FIG. 9 as a part of the process;
【図12】前記図9に示す領域を工程の一部で示す要部
断面図。FIG. 12 is an essential part cross sectional view showing the region shown in FIG. 9 as a part of the process;
【図13】本発明の実施例3の半導体集積回路装置を、
工程の一部で示す平面図。FIG. 13 shows a semiconductor integrated circuit device according to a third embodiment of the present invention;
FIG. 4 is a plan view illustrating a part of a process.
【図14】本発明の実施例4の半導体集積回路装置を、
工程の一部で示す要部断面図。FIG. 14 illustrates a semiconductor integrated circuit device according to a fourth embodiment of the present invention.
Sectional drawing of the principal part shown in a part of process.
1…p-型半導体基板、2…n+型半導体領域、3…n-
型エピタキシャル層、4…p+型半導体領域、5…p型
半導体領域、6…n型半導体領域、7…絶縁膜、8…誘
電体膜、10E…エミッタ電極、10B…ベース電極、
10C…コレクタ電極、10U…上部電極、10L…引
出し用電極、10…電極、11,11A,11B…結
線、12A,12B…検査用パッド1 ... p- type semiconductor substrate, 2 ... n + type semiconductor region, 3 ... n-
Type epitaxial layer, 4 ... p + type semiconductor region, 5 ... p type semiconductor region, 6 ... n type semiconductor region, 7 ... insulating film, 8 ... dielectric film, 10E ... emitter electrode, 10B ... base electrode,
10C: collector electrode, 10U: upper electrode, 10L: lead-out electrode, 10: electrode, 11, 11A, 11B: connection, 12A, 12B: inspection pad
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鶴丸 和弘 群馬県高崎市西横手町111番地 株式会 社日立製作所高崎工場内 (72)発明者 上野 晃 群馬県高崎市西横手町111番地 株式会 社日立製作所高崎工場内 (56)参考文献 特開 平4−130748(JP,A) 特開 平1−105569(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/822 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 27/04,27/06 H01L 27/08,27/082 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Kazuhiro Tsurumaru 111 Nishiyokote-cho, Takasaki-shi, Gunma Co., Ltd. Inside the Takasaki Plant of Hitachi, Ltd. (72) Inventor Akira Ueno 111-111 Nishiyokote-cho, Takasaki-shi, Gunma Co., Ltd. (56) References JP-A-4-130748 (JP, A) JP-A-1-105569 (JP, A) (58) Fields studied (Int. Cl. 7 , DB name) H01L 21 / 822 H01L 21/8222-21/8228 H01L 21/8232 H01L 27 / 04,27 / 06 H01L 27 / 08,27 / 082
Claims (2)
々に、半導体領域で構成される下部電極上に誘電体膜を
介して上部電極を設けたMIS容量、該MIS容量に結
線される複数の回路素子の夫々を形成し、前記MIS容
量と回路素子との間及び回路素子間の夫々を、2層の配
線で結線する半導体集積回路装置の製造方法において、
前記半導体基板の相互に異なる領域の夫々に、MIS容
量の下部電極及び誘電体膜、並びに複数の回路素子の夫
々を形成する工程と、第1層の配線で、前記MIS容量
の上部電極を形成すると共に、該上部電極と第1の検査
用パッドとの結線、前記下部電極と第2の検査用パッド
の結線、前記複数の回路素子間の結線の一部を形成する
工程と、前記第1及び第2の検査用パッドに所定の電圧
を印加して前記MIS容量の誘電体膜に過負荷を与える
工程と、前記MIS容量の上部電極と第1の検査用パッ
ドとの結線、前記下部電極と第2の検査用パッドとの結
線の夫々を非結線にする工程と、第2層の配線で、前記
MIS容量と複数の回路素子との間の結線、回路素子間
の残部の結線を形成する工程とを備えたことを特徴とす
る半導体集積回路装置の製造方法。An MIS capacitor having an upper electrode provided on a lower electrode formed of a semiconductor region via a dielectric film in each of mutually different regions of the same semiconductor substrate, and a plurality of MIS capacitors connected to the MIS capacitor. In a method of manufacturing a semiconductor integrated circuit device, each of circuit elements is formed, and each of the MIS capacitor and the circuit element and between the circuit elements are connected by two-layer wiring.
Forming a lower electrode and a dielectric film of a MIS capacitor, and a plurality of circuit elements in each of the mutually different regions of the semiconductor substrate; and forming an upper electrode of the MIS capacitor by a first layer wiring Forming a part of a connection between the upper electrode and a first inspection pad, a connection between the lower electrode and a second inspection pad, and a connection between the plurality of circuit elements; Applying a predetermined voltage to a second inspection pad to apply an overload to the dielectric film of the MIS capacitor; connecting the upper electrode of the MIS capacitor to the first inspection pad; Disconnecting each of the connections between the MIS capacitor and the plurality of circuit elements, and forming a connection between the MIS capacitor and the plurality of circuit elements and a remaining connection between the circuit elements with the wiring of the second layer. Semiconductor integrated circuit, comprising the steps of: Method of manufacturing location.
配線で形成し、前記上部電極と第1の検査用パッドの結
線、前記下部電極と第2の検査用パッドの結線、複数の
回路素子間の結線の一部の夫々を、前記第1層の配線よ
り上層の第2層の配線で形成し、前記MIS容量と複数
の回路素子の結線、複数の回路素子間の結線の残部の夫
々を前記第2層の配線より上層の第3層の配線で形成す
ることを特徴とする前記請求項1に記載の半導体集積回
路装置の製造方法。2. An upper electrode of the MIS capacitor is formed by a first-layer wiring, and a connection between the upper electrode and a first inspection pad, a connection between the lower electrode and a second inspection pad, Each of a part of the connection between the circuit elements is formed by a wiring of a second layer above the wiring of the first layer, and a connection between the MIS capacitor and a plurality of circuit elements and a remaining part of a connection between the plurality of circuit elements. 2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein each of the semiconductor integrated circuit devices is formed by a third layer of wiring above the second layer of wiring.
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- 1992-02-04 JP JP04019206A patent/JP3135968B2/en not_active Expired - Fee Related
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KR102034730B1 (en) | 2016-07-12 | 2019-10-21 | 가부시기가이샤쯔바기모도체인 | Roller chain |
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JPH05218310A (en) | 1993-08-27 |
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