JPS6043845A - Manufacture of multilayer interconnection member - Google Patents
Manufacture of multilayer interconnection memberInfo
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- JPS6043845A JPS6043845A JP15154883A JP15154883A JPS6043845A JP S6043845 A JPS6043845 A JP S6043845A JP 15154883 A JP15154883 A JP 15154883A JP 15154883 A JP15154883 A JP 15154883A JP S6043845 A JPS6043845 A JP S6043845A
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Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、配線技術、さらに社多層配線技術に適用して
有効な技術に関するものであり、特に、半導体集積回路
装置の多層配線技術に適用して有効な技術に関するもの
である。[Detailed Description of the Invention] [Technical Field] The present invention relates to a technology that is effective when applied to wiring technology, and furthermore, to multilayer wiring technology, and in particular, to a technology that is effective when applied to multilayer wiring technology for semiconductor integrated circuit devices. It is related to technology.
半導体基板上部に導電層と絶縁層とが交互に重り合い複
数層をなす多層配線構造を備えた半導体集積回路装置に
おいて、下層配線と上層配線との電気的な接続は、それ
らが介在する絶縁膜に接続孔を設けることによって行な
われる。この接続孔の形成方法においては、１以下に述
べる２つの方法が考えられる。第１の方法は、下層配線
の所定上部の絶縁膜を等方性エツチングによって除去し
、接続孔を形成する方法である。第２の方法は、下層配
線の所定上部の絶縁膜を異方性エツチングによって除去
し、接続孔を形成する方法である。In a semiconductor integrated circuit device equipped with a multilayer wiring structure in which conductive layers and insulating layers are alternately stacked on top of a semiconductor substrate to form multiple layers, electrical connections between lower layer wiring and upper layer wiring are made through the insulating film between them. This is done by providing a connection hole in the There are two possible methods for forming this connection hole, which will be described below. The first method is to remove the insulating film above a predetermined portion of the lower wiring by isotropic etching to form a connection hole. The second method is to remove the insulating film above a predetermined portion of the lower wiring by anisotropic etching to form a connection hole.
前記第１の方法によれば、接続孔部における上層配線の
被着性は急１唆な段差形状を有さないために良好であシ
、下層配線と上層配線との電気的な接続においては信頼
性を向上することが可能でおる。しがしながら、等方性
エツチングを用いることで接続孔の占有面積は不必要に
増大するために、集積度の向上における障害となり、ま
た、マスク合せズレにより、接続すべき下層配線とは別
の下層配線であって接続孔部と接する下層配線と上層配
線との間の絶縁膜がエツチングされ膜厚が低下してしま
い、それらの配腺間において絶縁膜としての耐圧劣化も
しくはショートが生じるという問題点がちる。According to the first method, the adhesion of the upper layer wiring in the connection hole is good because it does not have an abrupt step shape, and the electrical connection between the lower layer wiring and the upper layer wiring is good. It is possible to improve reliability. However, using isotropic etching unnecessarily increases the area occupied by the connection hole, which becomes an obstacle to increasing the degree of integration.Also, due to mask misalignment, the area occupied by the connection hole is unnecessarily increased. The insulating film between the lower-layer wiring and the upper-layer wiring that is in contact with the connection hole is etched and the film thickness decreases, resulting in deterioration of the withstand voltage of the insulating film or short circuit between these wirings. There are many problems.
第２の方法によれば、接続孔の占有回着を縮小すること
ができ、Ｑ私産を向上することが可能である。しかしな
がら、異方性エツチングを用いることで接続孔端部で急
峻な段差形状が生じるために、上層配線の被着性は低下
し、下層配線と下層配線どの電気的な接続において、そ
の信頼性が低下するという問題点がおる。According to the second method, it is possible to reduce the number of connections occupied by the connection hole, and it is possible to improve the Q-value. However, using anisotropic etching creates a steep step shape at the end of the connection hole, which reduces the adhesion of the upper layer wiring and reduces the reliability of the electrical connection between the lower layer wiring and the lower layer wiring. There is a problem in that it decreases.
すなわち、本発明者によれば、上述の多層配線技術では
、多層配線技術を備えた半導体集積回路装置の信頼性な
らびに集積度の向上を実現することは、極めて困難であ
ると推測している。That is, according to the present inventor, it is estimated that it is extremely difficult to improve the reliability and degree of integration of a semiconductor integrated circuit device equipped with the multilayer wiring technology using the multilayer wiring technology described above.
本発明の目的は、信頼性を向上することが可能な多層配
線技術を提供することにある。An object of the present invention is to provide a multilayer wiring technology that can improve reliability.
本発明の他の目的は、集積度を向上することが可能な多
層配線技術を提供することにある。Another object of the present invention is to provide a multilayer wiring technology that can improve the degree of integration.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述ならびに添付図面によって、明らかになる
であろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、多層配線構造を備えた半導体集積回路装置の
下層配線と上層配線との電気的な接続部において、前記
下層配線下部に台形状（ペデスタル）絶縁膜を形成し、
該絶縁膜の上面部に少なくともその一部が重なるように
下層配線を形成し、該下層配線の上面部が露出するよう
に絶Ｒ膜を形成し、前記下り配線の上面部と電気的に接
続するように下層配線を形成することによって、上層配
線の被着性を低下すべき要因を除去することができるの
で、下層配線と上層配線との被着性を向上し、信頼性を
向上することにある。That is, in an electrical connection between a lower layer wiring and an upper layer wiring of a semiconductor integrated circuit device having a multilayer wiring structure, a trapezoidal (pedestal) insulating film is formed under the lower layer wiring,
forming a lower layer wiring so as to at least partially overlap the upper surface of the insulating film; forming an insulating layer so that the upper surface of the lower layer wiring is exposed; and electrically connecting to the upper surface of the down wiring. By forming the lower layer wiring in such a manner, it is possible to eliminate factors that would reduce the adhesion of the upper layer wiring, thereby improving the adhesion between the lower layer wiring and the upper layer wiring, and improving reliability. It is in.
以下、本発明のオＪ成について、一実施例とともに詳細
に説明する。Hereinafter, the construction of the present invention will be explained in detail along with one embodiment.
本実施例は、２層配綜措造を備えた半導体集積回路装置
を用いて説明をする。This embodiment will be explained using a semiconductor integrated circuit device having a two-layer interconnect structure.
第１図〜第４図、および第６図は、本発明の一実施例の
製造方法を説明するための各製造工程における半導体集
積回路装置の要部断面図であり、第５図は、第４図に示
す工程における上面図である。なお、第４図は、第５図
の■−■切断線における断面図である。また、第５図は
、その図面を見易くするために、各配線層間に設けられ
るべき絶縁膜は図示しない。1 to 4 and 6 are sectional views of main parts of a semiconductor integrated circuit device in each manufacturing process for explaining a manufacturing method according to an embodiment of the present invention, and FIG. FIG. 5 is a top view of the process shown in FIG. 4; Incidentally, FIG. 4 is a cross-sectional view taken along the line ■--■ in FIG. 5. Further, in FIG. 5, an insulating film to be provided between each wiring layer is not shown in order to make the drawing easier to see.
まず、シリコン単結晶からなる半導体基板】を用意する
。この半導体基板１に、絶縁ゲート型電界効果トランジ
スタ、バイポーラ・トランジスタ等の半導体素子（図示
していない）を形成する。First, a semiconductor substrate made of single crystal silicon is prepared. Semiconductor elements (not shown) such as insulated gate field effect transistors and bipolar transistors are formed on this semiconductor substrate 1.
この後に、半導体素子と後の工程によって形成される第
１層目の配線との電気的な分離金するために、半導体基
板１上部全面に絶縁膜２を形成する。After this, an insulating film 2 is formed on the entire upper surface of the semiconductor substrate 1 in order to electrically isolate the semiconductor element from the first layer wiring formed in a later step.
この絶縁膜２としては、例えばフォスフオシリケードガ
ラス（ＰＳＧ）膜を用い、その膜厚を８０００〜１００
００ （Ｘ：）程度にすればよい。この後に、後の工程
によって形成される第１層目の配線と第２層目の配線と
の電気的な接続部分となる絶縁膜２上部に、第１図に示
すように、台形状（ペデスタル）絶縁膜（以下ペデスタ
ルという）３を形成する。As this insulating film 2, for example, a phosphosilicate glass (PSG) film is used, and the film thickness is 8000 to 1000.
00 (X:) or so. After this, as shown in FIG. 1, a trapezoidal (pedestal) ) An insulating film (hereinafter referred to as pedestal) 3 is formed.
このペデスタル３は、例えば、前記ＰＳＧ膜２と異なる
エツチングレートを有する二酸化シリコン膜、ナイトラ
イド膜等を用い、その膜厚を１〔μｒｎ〕程度、その上
部における幅寸法を２〔μｍ〕程度、その下部における
幅寸法を４〔μｍ〕程度にすればよい。This pedestal 3 is made of, for example, a silicon dioxide film, a nitride film, or the like having an etching rate different from that of the PSG film 2, and has a thickness of about 1 [μrn], a width at the upper part of about 2 [μm], and a thickness of about 1 [μrn]. The width dimension at the lower part may be about 4 [μm].
また、ペデスタル３は、その側面部において、急較な段
差形状とならないようにするために、例えば等方性エツ
チングによって形成する。なお、絶縁膜２の上面に、エ
ツチングのストッパとなるような、例えばナイトライド
膜等のマスクを形成し、絶縁膜２と同一の材料にょるペ
デスタル３を形成してもよい。この場合においては、ペ
デスタル３を形成するためのエツチング制御が容易にな
る。Further, the pedestal 3 is formed by isotropic etching, for example, in order to prevent the side surface from having a steeply stepped shape. Note that a mask such as a nitride film may be formed on the upper surface of the insulating film 2 to serve as an etching stopper, and the pedestal 3 made of the same material as the insulating film 2 may be formed. In this case, etching control for forming the pedestal 3 becomes easier.
第１図に示す工程の後に、第１層目の配線を形成するた
めに、例えば１〔μｍ〕程度の膜厚を有するアルミニウ
ム膜の導電層を全面に形成する。この導電層を選択的に
パターニングし、第２図に示すように、後の工程によっ
て形成される第２層目の配線と電気的な接続をするため
にペデスタル３と重なるように設けられる第１層目の配
線４Ａと、製造プロセスにおける最小配線間スペースで
配線４Ａと隣接する第１層目の配ね４Ｂとを形成する。After the step shown in FIG. 1, a conductive layer of aluminum film having a thickness of, for example, about 1 [μm] is formed over the entire surface in order to form a first layer of wiring. This conductive layer is selectively patterned, and as shown in FIG. The first layer wiring 4A and the first layer layout 4B adjacent to the wiring 4A are formed with the minimum inter-wiring space in the manufacturing process.
配線４Ａは、ペデスタル３と重なっているが、ペデスタ
ル３の側面部は急峻な段差形状を有していないので、ア
ルミニウム膜等の被着性が問題になる導電性材料であっ
ても、その被着性は良好である。配線４ Ａ、 ４ Ｂ
は、例えばその幅寸法が４〔Ｉ１ｍ］程度であり、それ
らの配線間スペースは、１．５ ［／ｚｍｌ程度に形成
すればよい。Although the wiring 4A overlaps with the pedestal 3, the side surface of the pedestal 3 does not have a steep step shape, so even if it is a conductive material such as an aluminum film that has a problem with adhesion, the wiring 4A overlaps with the pedestal 3. Adhesion is good. Wiring 4 A, 4 B
For example, the width dimension thereof is about 4 [I1m], and the space between the wirings may be formed to be about 1.5 [/zml].
第２図に示す工程の後に、配線４Ａ、４Ｂと後の工程に
よって形成される第２層目の配線との電気的な分離をす
るために、全面に絶縁膜５を形成する。この絶縁膜５は
、その上面部が平坦化されるように、例えばバイアスス
パッタ法によって形成した二酸化シリコン膜を用い、そ
の膜厚を２〔μｍ□□程度にすればよい。この後に、絶
縁膜５の上面部をエツチングによυ除去し、第３図に示
すように、後の工程によって形成される第２層目の配線
との接続部となる配線４Ａの上面部４ａを露出させる。After the step shown in FIG. 2, an insulating film 5 is formed on the entire surface in order to electrically isolate the wirings 4A and 4B from the second layer wiring formed in a later step. For this insulating film 5, a silicon dioxide film formed by bias sputtering, for example, may be used so that the upper surface thereof is flattened, and the film thickness thereof may be about 2 [μm□□. After this, the upper surface part of the insulating film 5 is removed by etching, and as shown in FIG. expose.
第３図に示す工程の後に、第４図および第５図に示すよ
うに、配線４への上面部４ａと電気的に接続するように
、第２層目の配線６を選択的に絶縁膜５上部に形成する
。配線６は、例えばアルミニウム膜を用い、その膜厚を
１〔μｍ〕程度に形成すればよい。After the step shown in FIG. 3, as shown in FIGS. 4 and 5, the second layer wiring 6 is selectively coated with an insulating film so as to be electrically connected to the upper surface 4a of the wiring 4. 5. Form on the top. The wiring 6 may be formed using, for example, an aluminum film with a thickness of about 1 [μm].
これら一連の製造工程によって、本実施例の半導体’Ｊ
ｊ１回路装置は完成する。また、この後に、保護膜等句
処理を施してもよい。Through these series of manufacturing steps, the semiconductor 'J' of this example
The j1 circuit device is completed. Further, after this, a protective film or other treatment may be performed.
本実施例によれば、配線４Ａと配線６との電気的な接続
部において、台形状の絶縁膜すなわちペデスタル３を形
成し、該ペデスタル３と重なる部分の配線４Ａを上部に
配置できるので、エツチング等による接続孔を絶縁膜５
に設ける必要がなくなシ、配線６の被着性が良好となる
ために、多層配線構造を備えた半導体集積回路装置の信
頼性を向上することができる。また、絶縁膜５の上面部
が平坦化されるために、配線６の被着性がよシ良好とな
υ、多層配線オシ構造を備えた半導体集積回路装置の信
頼性をさらに向上させることができる。According to this embodiment, a trapezoidal insulating film, that is, a pedestal 3 is formed at the electrical connection between the wiring 4A and the wiring 6, and the wiring 4A in the portion overlapping with the pedestal 3 can be placed on the upper part, so that etching is not required. Insulating film 5 for connecting holes etc.
Since there is no need to provide the wiring 6 and the adhesion of the wiring 6 is improved, the reliability of a semiconductor integrated circuit device having a multilayer wiring structure can be improved. In addition, since the upper surface of the insulating film 5 is flattened, the adhesion of the wiring 6 is improved, which further improves the reliability of the semiconductor integrated circuit device having a multilayer wiring structure. can.
さらに、第２図に示す工程において、ペデスタル３と第
１層目の配線４Ａ、４Ｂとの間で、製造プロセスにおけ
る例えば１〔μｍ〕程度のマスク合せズレを生じても、
第６図に示すように、等方性エツチングによる接続孔は
必要としないために、配線４Ｂと配線６との間における
絶縁膜部のエツチングはなくなシ、その絶縁腹部の耐圧
劣化を防止し、または、それらの配線間におけるショー
トを防止することができる。従って、多層配線構造を備
えた半導体集積回路装置の信頼性を向上することができ
る。Furthermore, in the process shown in FIG. 2, even if a mask misalignment of, for example, about 1 μm occurs between the pedestal 3 and the first layer wirings 4A and 4B during the manufacturing process,
As shown in FIG. 6, since no connection holes are required by isotropic etching, there is no etching of the insulating film between the wiring 4B and the wiring 6, and deterioration of the withstand voltage of the insulating portion is prevented. Alternatively, short circuits between those wirings can be prevented. Therefore, the reliability of a semiconductor integrated circuit device having a multilayer wiring structure can be improved.
基板上に導電層と絶縁層とが交互に重り合い複数層をな
す多層配線部材において、以下に述べるような効果を得
ることができる。In a multilayer wiring member in which conductive layers and insulating layers are alternately stacked on a substrate to form a plurality of layers, the following effects can be obtained.
（１）下層配線と上層配線との接続部において、下層配
線の下部にペデスタルを設けることによって、下層配線
と上層配線との電気的な接続部に急峻な段差形状が存在
しないという作用により、」二層配線の被着性は向上さ
れる。(1) At the connection between the lower layer wiring and the upper layer wiring, by providing a pedestal at the bottom of the lower layer wiring, there is no steep step shape at the electrical connection between the lower layer wiring and the upper layer wiring. Adhesion of double layer wiring is improved.
（２）下層配線と上層配線との間に設ける絶縁膜を、石
英スパッタ技術等で形成するので、その上面部が平坦化
されるという作用により、上層配線の被着性を向上する
ことができる。(2) Since the insulating film provided between the lower layer wiring and the upper layer wiring is formed using quartz sputtering technology, etc., the upper surface part is flattened, which improves the adhesion of the upper layer wiring. .
（３）下層配線と下層配線との接続部において、下層配
線の下部にペデスタルを設けることにより、等方性エツ
チングによる接続孔を形成する必要がなく、必要以上に
ＰＲ膜を除去することがないという作用によって、上層
配線と隣接する当該他の下層配線との絶縁膜耐圧劣化も
しくはそれらの配線間に生じるであろう不要なショート
を防止することができる。(3) By providing a pedestal at the bottom of the lower wiring at the connection between the lower wiring and the lower wiring, there is no need to form a connection hole by isotropic etching, and there is no need to remove more PR film than necessary. By this effect, it is possible to prevent deterioration of the breakdown voltage of the insulating film between the upper layer wiring and the adjacent lower layer wiring, or to prevent unnecessary short circuits that may occur between these wirings.
（４） （１）および（２）によシ、さらに、上層配線
の被着性が向上するという作用によって、多層配線技術
の信頼性を向上するという相乗効果を得ることができる
。(4) In addition to (1) and (2), a synergistic effect of improving the reliability of multilayer wiring technology can be obtained by improving the adhesion of upper layer wiring.
（５） （４）により、信頼性が向上できるという作用
によって、多層配線部材の集積度を向上することができ
る。(5) Due to the effect of (4), reliability can be improved, and the degree of integration of the multilayer wiring member can be improved.
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものでなく、その要旨を逸脱し゛ない範囲において種
々変更可能であることはいうまでもない。例えば、本実
施例は、２層配線構造を備えた半導体集積回路装置につ
いて説明したが、３層配線構造もしくはそれ以上の多層
配線技術を備えた半導体集積回路装置に適用してもよい
。また、配線や絶縁膜の材料あるいはその形成手段とし
ては鍾々のものを用いることができる。As above, the invention made by the present inventor has been specifically explained based on examples, but the present invention is not limited to the above-mentioned examples, and it is understood that various changes can be made without departing from the gist of the invention. Needless to say. For example, although this embodiment has been described with respect to a semiconductor integrated circuit device having a two-layer wiring structure, the present invention may also be applied to a semiconductor integrated circuit device having a three-layer wiring structure or a multilayer wiring technology of more than that. In addition, as the material for the wiring and the insulating film or the means for forming the same, materials such as those of the same name can be used.
以」二の説明でｔよ、主として本発明者に１つ−（なさ
れた発明を、その背景となった利用分野である半導停年
積回路装置の多層配線技術に適用した場合について説明
したが、それに限定されるものではなく、たとえば、配
線基板における多層配線技術などに適用できる。In the second part of the explanation, I would like to mainly explain one thing to the present inventor: (I have explained the case where the invention is applied to the multilayer wiring technology of a semi-conductive multilayer circuit device, which is the field of application that formed the background of the invention. However, the present invention is not limited thereto, and can be applied to, for example, multilayer wiring technology in wiring boards.
第１図〜第４図、および第６図は、本発明の一実施例の
製造方法を説明するための各製造工程における半導体集
積回路装置の要部断面図、第５図は、第４図に示す工程
における上面図である。
図中、１・・・半導体基板、２，５・・・絶縁膜、３・
・・ペデスタル、４Ａ、４Ｂ・・・配線（第１層目）、
４ａ・・・上面部、６・・・配線（第２層目）である。
代理人 弁理± １９１５７ぐ：＼
第 １ 図
第２図
Ａ
第 ３ 図
第４図
第 ５ 図
ΔＡ1 to 4 and 6 are sectional views of main parts of a semiconductor integrated circuit device in each manufacturing process for explaining a manufacturing method according to an embodiment of the present invention, and FIG. It is a top view in the process shown in FIG. In the figure, 1... semiconductor substrate, 2, 5... insulating film, 3...
...Pedestal, 4A, 4B...Wiring (first layer),
4a... Upper surface portion, 6... Wiring (second layer). Agent Patent Attorney ± 19157gu:\ Figure 1 Figure 2 A Figure 3 Figure 4 Figure 5 ΔA
Claims (1)
少なくともその一部が前記台形状絶縁膜と重るように、
基板上部に第１層目の第１配線を形成する工程と、前記
台形状絶縁膜と重る第１配線の上部が露出するように、
全面に絶縁膜を形成する工程と、前記第１配綜の上部と
電気的に接続するように、絶縁膜上部に第２層目の配線
を形成する工程とを備えたことを特徴とする多層配線部
材の製造方法。 ２、前記台形状絶縁膜を形成する工程は、基板上部に絶
縁膜を形成し、台形状絶縁膜の側面部に急峻な段差形状
を生じないように、前記絶縁膜を選択的にパターニング
して台形状絶縁膜を形成する工程からなることを特徴と
する特許請求の範囲第１項記載の多層配線部材の製造方
法。 ３、前記絶縁膜を形成する工程は、その上面部が平坦化
された絶縁膜を形成する工程であることを特徴とする特
許請求の範囲第１項記載の多層配線部材の製造方法。[Claims] 1. Forming a trapezoidal insulating film on a predetermined substrate;
so that at least a part thereof overlaps with the trapezoidal insulating film,
forming a first wiring of a first layer on the upper part of the substrate, and exposing the upper part of the first wiring that overlaps with the trapezoidal insulating film;
A multilayer device comprising the steps of forming an insulating film over the entire surface, and forming a second layer of wiring on top of the insulating film so as to be electrically connected to the top of the first heald. A method for manufacturing wiring members. 2. The step of forming the trapezoidal insulating film includes forming an insulating film on the upper part of the substrate, and selectively patterning the insulating film so as not to form a steep stepped shape on the side surfaces of the trapezoidal insulating film. 2. The method of manufacturing a multilayer wiring member according to claim 1, comprising the step of forming a trapezoidal insulating film. 3. The method of manufacturing a multilayer wiring member according to claim 1, wherein the step of forming the insulating film is a step of forming an insulating film whose upper surface portion is planarized.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15154883A JPS6043845A (en) | 1983-08-22 | 1983-08-22 | Manufacture of multilayer interconnection member |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15154883A JPS6043845A (en) | 1983-08-22 | 1983-08-22 | Manufacture of multilayer interconnection member |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6043845A true JPS6043845A (en) | 1985-03-08 |
Family
ID=15520920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15154883A Pending JPS6043845A (en) | 1983-08-22 | 1983-08-22 | Manufacture of multilayer interconnection member |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043845A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634650A (en) * | 1986-06-25 | 1988-01-09 | Nippon Telegr & Teleph Corp <Ntt> | Multilayer interconnection structure and manufacture thereof |
| US5091340A (en) * | 1988-07-19 | 1992-02-25 | Nec Corporation | Method for forming multilayer wirings on a semiconductor device |
-
1983
- 1983-08-22 JP JP15154883A patent/JPS6043845A/en active Pending
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| JPS634650A (en) * | 1986-06-25 | 1988-01-09 | Nippon Telegr & Teleph Corp <Ntt> | Multilayer interconnection structure and manufacture thereof |
| US5091340A (en) * | 1988-07-19 | 1992-02-25 | Nec Corporation | Method for forming multilayer wirings on a semiconductor device |
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