JP3497608B2 - Semiconductor device - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関するもの
であり、更に詳しくは、半導体基板上に絶縁層を介して
抵抗等の導電層を形成して成るダイオード，トランジス
タ，ＩＣ(integrated circuit)等の半導体装置に関する
ものである。
【０００２】
【従来の技術】図３に、従来より知られている半導体装
置の断面構造を示す。シリコン(Si)基板１には、表面に
Ｐ型領域１ａとＮ型領域１ｂが形成されている。そし
て、Ｎ型領域１ｂ上には厚さＨの酸化シリコン(SiO2)層
２が設けられており、その酸化シリコン層２の端部２ａ
はＰ型領域１ａ上に及んでいる。酸化シリコン層２上に
は厚さＨのポリシリコン(Poly-Si)層３が形成されてお
り、その端部３ａは酸化シリコン層２の端部２ａと一致
した位置にある。
【０００３】酸化シリコン層２及びポリシリコン層３が
形成されたシリコン基板１上には、Ｐ型領域１ａとポリ
シリコン層３とを接続するための配線材として、アルミ
ニウムが蒸着されている。アルミ蒸着によって形成され
たアルミ層４は、Ｐ型領域１ａ上から酸化シリコン層２
の端部２ａ及びポリシリコン層３の端部３ａに沿ってポ
リシリコン層３上に至る。
【０００４】
【発明が解決しようとする課題】しかし、シリコン基板
１のＰ型領域１ａ表面からポリシリコン層３表面までの
段差(２Ｈ)は、上記酸化シリコン層２の厚さＨとポリシ
リコン層３の厚さＨとを合わせた大きなものとなる。そ
のため、アルミ層４を形成したときに、酸化シリコン層
２及びポリシリコン層３の端部２ａ，３ａにおいてアル
ミ層４が薄く形成されたり断線したりするといった問題
が生じ易くなる。図３は、アルミ層４が位置Ａ１で薄く
形成された状態を示している。このようにアルミ層４が
部分的に薄く形成されたり断線したりすることは、半導
体装置の信頼性低下や故障の原因となる。
【０００５】本発明はこのような点に鑑みてなされたも
のであって、半導体基板表面から導電層表面までの段差
によって配線層が部分的に薄く形成されたり断線したり
するといった問題が生じにくい半導体装置を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体装置は、表面に第１導電型領域及び該第
１導電型領域に対し逆導電型を成す第２導電型領域を有
する半導体基板と，前記第２導電型領域上に設けられる
とともにその一部が前記第１導電型領域上に及ぶ絶縁層
と，前記絶縁層上に形成された導電層と，前記第１導電
型領域と前記導電層とを接続するため前記第１導電型領
域上から前記導電層の端部に沿って前記導電層上に至る
配線層と，から成る半導体装置において、前記絶縁層を
前記第１導電型領域側が低い階段状になるように形成
し、前記導電層を前記第１導電型領域の一部に接触さ
せ、かつ、第１導電型領域上から前記絶縁層上にかけて
前記絶縁層の階段状形状に対応して階段状に形成したこ
とを特徴とする。
【０００７】
【作用】絶縁層は第１導電型領域側が低い階段状になる
ように形成され、導電層は第１導電型領域の一部に接触
し、かつ、第１導電型領域上から絶縁層上にかけて絶縁
層の階段状形状に対応して階段状に形成されているの
で、配線層形成領域における半導体基板表面から導電層
表面までのトータルの段差は、導電層の端部における段
差と、絶縁層の階段状形状に対応して導電層が階段状に
形成された部分における段差とに、発生箇所が分散され
たものとなる。例えば蒸着によって、第１導電型領域上
から導電層の端部に沿って導電層上に配線層が形成され
ても、各々の段差は小さいため、各段差が配線層の厚さ
に与える影響は小さいものとなる。
【０００８】また、導電層が第１導電型領域の一部に接
触しているため、例えば、マスクの傷やフォトレジスト
上のゴミ等によって配線層の一部にパターン欠落が生じ
ていても、そのパターン欠落位置の第１導電型領域側に
おいて配線層と導電層との接続状態が保たれる。
【０００９】
【実施例】以下、本発明を実施した半導体装置を図面に
基づいて説明する。尚、前記従来例(図３)や後記参考例
との同一部分・相当部分には、同一の符号を付して示
す。
【００１０】図１に、第１実施例の断面構造を示す。シ
リコン基板１には、表面にＰ型領域１ａとＮ型領域１ｂ
が形成されている。そして、Ｎ型領域１ｂ上には、Ｐ型
領域１ａ側が低い階段状になるように酸化シリコン層２
が形成されている。酸化シリコン層２の階段状形状は、
Ｐ型領域１ａ上に及ぶ端部２ａと，階段状部分２ｂとで
成っており、端部２ａの厚さはＨ／２、他の部分の厚さ
はＨとなっている。
【００１１】そして、酸化シリコン層２上には、厚さＨ
のポリシリコン(Poly-Si)層３が、Ｐ型領域１ａの一部
に接触し、かつ、Ｐ型領域１ａ上から酸化シリコン層２
上にかけて酸化シリコン層２の階段状形状に対応して階
段状に形成されている。ポリシリコン層３の階段状形状
は、Ｐ型領域１ａの一部に接触する端部３ａと，上記端
部２ａと階段状部分２ｂとにそれぞれ対応して成る階段
状部分３ｂ，３ｃとで成っている。
【００１２】酸化シリコン層２及びポリシリコン層３が
形成されたシリコン基板１上には、Ｐ型領域１ａとポリ
シリコン層３とを接続するための配線材として、アルミ
ニウムが蒸着されている。アルミ蒸着によって形成され
たアルミ層４は、Ｐ型領域１ａ上からポリシリコン層３
の端部３ａに沿ってポリシリコン層３上に至る。
【００１３】酸化シリコン層２はＰ型領域１ａ側が低い
階段状になるように形成され、ポリシリコン層３はＰ型
領域１ａの一部に接触し、かつ、Ｐ型領域１ａ上からポ
リシリコン層３上にかけて酸化シリコン層２の階段状形
状に対応して階段状に形成されているので、アルミ層４
形成領域におけるシリコン基板１のＰ型領域１ａ表面か
らポリシリコン層３表面までのトータルの段差(２Ｈ)
は、ポリシリコン層３の端部３ａにおける段差(Ｈ)と、
酸化シリコン層２の階段状形状に対応して階段状に形成
された階段状部分３ｂ，３ｃにおける段差(Ｈ／２，Ｈ
／２)とに、発生箇所が分散されたものとなる。そし
て、ポリシリコン層３の端部３ａにおける段差はポリシ
リコン層３の厚さＨであり、酸化シリコン層２の階段状
部分３ｂにおける段差はポリシリコン層３の端部３ａ表
面と階段状部分３ｂ表面との段差Ｈ／２であり、酸化シ
リコン層２の階段状部分３ｃにおける段差はポリシリコ
ン層３の階段状部分３ｂ表面と階段状部分３ｃ表面との
段差Ｈ／２である。
【００１４】アルミ蒸着によって、Ｐ型領域１上からポ
リシリコン層３の端部３ａに沿ってポリシリコン層２上
にアルミ層４が形成されても、端部３ａ，階段状部分３
ｂ，３ｃにおける段差(Ｈ，Ｈ／２，Ｈ／２)は小さいた
め、各段差がアルミ層４の厚さに与える影響は小さいも
のとなる。従って、シリコン基板１表面からポリシリコ
ン層３表面までの段差(２Ｈ)によってアルミ層４が薄く
なったり断線したりするといった問題は生じにくい。そ
してこれにより、装置の信頼性が高くなり、故障が生じ
にくくなる。
【００１５】ここで、図２に示す参考例を用いて本実施
例を更に詳細に説明する。この参考例は、ポリシリコン
層３の端部３ａが酸化シリコン層２の端部２ａより後退
して、酸化シリコン層２とポリシリコン層３が端部２
ａ，３ａにおいて階段状になるように形成された構造を
採っている。この構造によると、アルミ層４形成領域に
おけるシリコン基板１のＰ型領域１ａ表面からポリシリ
コン層３表面までのトータルの段差(２Ｈ)は、酸化シリ
コン層２の端部２ａにおける段差(Ｈ)と、ポリシリコン
層３の端部３ａにおける段差(Ｈ)とに、発生箇所が分散
されたものとなる。
【００１６】この参考例の場合、トータルの段差をシリ
コン基板１上の層の数と同数の２箇所にしか分散させる
ことができないため、各端部２ａ，３ａにおける段差位
置Ａ２でアルミ層４が充分な厚さに形成されないおそれ
がある。
【００１７】これに対して本実施例では、ポリシリコン
層３の階段状形状が酸化シリコン層２の階段状形状と端
部３ａとで構成されているため、トータルの段差が３箇
所にまで分散している。従って、段差発生箇所が多い
分、段差位置でのアルミ層４を第１実施例のものよりも
充分な厚さにすることができる。そして、酸化シリコン
層２の階段状部分の数を増やせば、その分ポリシリコン
層３の階段状部分の数も増えるため、トータルの段差を
更に多く分散させることができる。
【００１８】また、この参考例のように段差発生箇所を
増やすと、アルミ層４が酸化シリコン層２の表面に直接
接触する領域が形成される。そのため、この領域に、マ
スクの傷やフォトレジスト上のゴミ等によってパターン
欠落Ａ３が生じると、断線することになる。従って、参
考例のように段差発生箇所を増やすと、パターン欠落Ａ
３によって断線する可能性が増えることになる。
【００１９】これに対して本実施例では、ポリシリコン
層３がＰ型領域１ａの一部に接触しているため、図２に
示すようなパターン欠落Ａ３が図１に示すポリシリコン
層３上のアルミ層４の一部に生じていても、そのパター
ン欠落Ａ３位置のＰ型領域１ａ側においてアルミ層４と
ポリシリコン層３との接続状態が保たれる。従って、断
線は生じない。
【００２０】なお、ポリシリコン層３がＰ型領域１ａの
一部に接触しているので、高温で加熱すればポリシリコ
ン層３とＰ型領域１ａとを電気的に接続することができ
る。しかし、図１〜図３に示すような半導体装置では、
高温での加熱が装置の機能を損なうことになるため、高
温での加熱を避けようとすればポリシリコン層３がＰ型
領域１ａの一部に接触していてもアルミ層４による配線
は必要となる。
【００２１】
【発明の効果】以上説明した通り本発明は、絶縁層を第
１導電型領域側が低い階段状になるように形成し、導電
層を第１導電型領域の一部に接触させ、かつ、第１導電
型領域上から絶縁層上にかけて絶縁層の階段状形状に対
応して階段状に形成した構成になっているので、半導体
基板表面から導電層表面までの段差によって配線層が部
分的に薄く形成されたり断線したりするといった問題は
生じにくい。従って、本発明に係る半導体装置は、信頼
性が高く故障も発生しにくい。
【００２２】また、導電層が第１導電型領域の一部に接
触しているため、導電層上の配線層の一部にパターン欠
落が生じていても断線することはない。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device having a conductive layer such as a resistor formed on a semiconductor substrate via an insulating layer. The present invention relates to a semiconductor device such as a diode, a transistor, and an IC (integrated circuit). 2. Description of the Related Art FIG. 3 shows a cross-sectional structure of a conventionally known semiconductor device. On a silicon (Si) substrate 1, a P-type region 1a and an N-type region 1b are formed on the surface. A silicon oxide (SiO 2 ) layer 2 having a thickness of H is provided on the N-type region 1b, and an end 2a of the silicon oxide layer 2 is provided.
Extends over the P-type region 1a. A polysilicon (Poly-Si) layer 3 having a thickness H is formed on the silicon oxide layer 2, and its end 3 a is located at a position corresponding to the end 2 a of the silicon oxide layer 2. On the silicon substrate 1 on which the silicon oxide layer 2 and the polysilicon layer 3 are formed, aluminum is deposited as a wiring material for connecting the P-type region 1a and the polysilicon layer 3. The aluminum layer 4 formed by aluminum evaporation is formed on the silicon oxide layer 2 from the P-type region 1a.
Along the end 2a of the polysilicon layer 3 and the end 3a of the polysilicon layer 3. However, the step (2H) from the surface of the P-type region 1a of the silicon substrate 1 to the surface of the polysilicon layer 3 depends on the thickness H of the silicon oxide layer 2 and the polysilicon layer 3. 3 together with the thickness H. Therefore, when the aluminum layer 4 is formed, problems such as the thinning of the aluminum layer 4 or disconnection at the end portions 2a and 3a of the silicon oxide layer 2 and the polysilicon layer 3 are likely to occur. FIG. 3 shows a state in which the aluminum layer 4 is formed thin at the position A1. Such partial thinning or disconnection of the aluminum layer 4 causes a reduction in the reliability or failure of the semiconductor device. The present invention has been made in view of such a point, and the problem that the wiring layer is partially thinned or disconnected due to a step from the surface of the semiconductor substrate to the surface of the conductive layer hardly occurs. It is an object to provide a semiconductor device. In order to achieve the above object, a semiconductor device of the present invention has a first conductivity type region on its surface and a second conductivity type having a reverse conductivity type with respect to the first conductivity type region. A semiconductor substrate having a region, an insulating layer provided on the second conductivity type region and partially extending over the first conductivity type region; a conductive layer formed on the insulating layer; A wiring layer extending from above the first conductivity type region to above the conductive layer along an end of the conductive layer to connect the conductive type region and the conductive layer. The first conductive type region side is formed so as to have a low step shape, the conductive layer is brought into contact with a part of the first conductive type region, and the insulating layer is formed from the first conductive type region to the insulating layer. Characterized by a step-like shape corresponding to the step-like shape of And The insulating layer is formed so that the first conductive type region side has a low step shape, and the conductive layer is in contact with a part of the first conductive type region and is insulated from above the first conductive type region. Since the insulating layer is formed in a step-like shape corresponding to the step-like shape of the insulating layer over the layer, the total step from the surface of the semiconductor substrate to the surface of the conductive layer in the wiring layer forming region is different from the step at the end of the conductive layer, The locations where the conductive layers are generated are dispersed in the steps where the conductive layer is formed in a stepwise manner corresponding to the stepped shape of the insulating layer. For example, even if a wiring layer is formed on the conductive layer from the first conductivity type region along the end of the conductive layer by vapor deposition, since each step is small, the effect of each step on the thickness of the wiring layer is small. It will be small. Further, since the conductive layer is in contact with a part of the first conductivity type region, even if a pattern is missing in a part of the wiring layer due to a scratch on a mask or dust on a photoresist, for example, The connection state between the wiring layer and the conductive layer is maintained on the first conductivity type region side of the pattern missing position. A semiconductor device embodying the present invention will be described below with reference to the drawings. The same or corresponding parts as those in the conventional example (FIG. 3) and the reference example described later are denoted by the same reference numerals. FIG. 1 shows a sectional structure of the first embodiment. The silicon substrate 1 has a P-type region 1a and an N-type region 1b on its surface.
Is formed. The silicon oxide layer 2 is formed on the N-type region 1b so that the P-type region 1a side has a low step shape.
Is formed. The step-like shape of the silicon oxide layer 2 is as follows:
It has an end 2a extending over the P-type region 1a and a stepped portion 2b. The thickness of the end 2a is H / 2, and the thickness of the other portions is H. Then, on the silicon oxide layer 2, a thickness H
Polysilicon (Poly-Si) layer 3 is in contact with a part of P-type region 1a, and silicon oxide layer 2 is formed on P-type region 1a.
The upper portion is formed in a step-like shape corresponding to the step-like shape of the silicon oxide layer 2. The step-like shape of the polysilicon layer 3 includes an end 3a that contacts a part of the P-type region 1a, and step-like portions 3b and 3c respectively corresponding to the end 2a and the step-like portion 2b. ing. On the silicon substrate 1 on which the silicon oxide layer 2 and the polysilicon layer 3 are formed, aluminum is deposited as a wiring material for connecting the P-type region 1a and the polysilicon layer 3. The aluminum layer 4 formed by aluminum vapor deposition is formed on the polysilicon layer 3 from above the P-type region 1a.
Along the end 3a of the polysilicon layer 3. The silicon oxide layer 2 is formed so that the P-type region 1a side has a low step shape, and the polysilicon layer 3 is in contact with a part of the P-type region 1a and from above the P-type region 1a. 3 is formed in a step-like shape corresponding to the step-like shape of the silicon oxide layer 2 on the aluminum layer 4.
Total step (2H) from the surface of P-type region 1a of silicon substrate 1 to the surface of polysilicon layer 3 in the formation region
Is a step (H) at the end 3a of the polysilicon layer 3;
Steps (H / 2, H) in steps 3b and 3c formed in steps corresponding to the steps of silicon oxide layer 2
/ 2), the occurrence locations are dispersed. The step at the end 3a of the polysilicon layer 3 is the thickness H of the polysilicon layer 3, and the step at the stepped portion 3b of the silicon oxide layer 2 is formed between the surface of the end 3a of the polysilicon layer 3 and the stepped portion 3b. The step in the stepped portion 3c of the silicon oxide layer 2 is a step H / 2 between the surface of the stepped portion 3b of the polysilicon layer 3 and the surface of the stepped portion 3c. Even if an aluminum layer 4 is formed on the polysilicon layer 2 along the edge 3a of the polysilicon layer 3 from above the P-type region 1 by aluminum deposition, the edge 3a, the stepped portion 3
Since the steps (H, H / 2, H / 2) in b and 3c are small, the influence of each step on the thickness of the aluminum layer 4 is small. Therefore, the problem that the aluminum layer 4 is thinned or disconnected due to the step (2H) from the surface of the silicon substrate 1 to the surface of the polysilicon layer 3 hardly occurs. As a result, the reliability of the device is increased, and failures are less likely to occur. Here, this embodiment will be described in more detail with reference to the reference example shown in FIG. In this reference example, the end 3a of the polysilicon layer 3 is recessed from the end 2a of the silicon oxide layer 2 so that the silicon oxide layer 2 and the polysilicon layer 3 are
In FIGS. 3A and 3A, a structure formed in a step shape is adopted. According to this structure, the total step (2H) from the surface of the P-type region 1a of the silicon substrate 1 in the region where the aluminum layer 4 is formed to the surface of the polysilicon layer 3 is equal to the step (H) at the end 2a of the silicon oxide layer 2. And the steps (H) at the end 3 a of the polysilicon layer 3, the locations of occurrence are dispersed. In the case of this reference example, since the total step can be dispersed only in two places of the same number as the number of layers on the silicon substrate 1, the aluminum layer 4 is located at the step position A2 at each end 2a, 3a. It may not be formed to a sufficient thickness. On the other hand, in this embodiment, since the step-like shape of the polysilicon layer 3 is composed of the step-like shape of the silicon oxide layer 2 and the end 3a, the total step is dispersed to three places. are doing. Therefore, the aluminum layer 4 at the step position can be made thicker than that of the first embodiment because of the large number of steps where the step occurs. If the number of the step-shaped portions of the silicon oxide layer 2 is increased, the number of the step-shaped portions of the polysilicon layer 3 is correspondingly increased, so that the total step can be further dispersed. When the number of steps is increased as in this reference example, a region where the aluminum layer 4 is in direct contact with the surface of the silicon oxide layer 2 is formed. Therefore, if a pattern drop A3 occurs in this region due to a scratch on the mask, dust on the photoresist, or the like, the wire will be disconnected. Therefore, if the number of steps where the steps occur is increased as in the reference example, the pattern missing A
3 increases the possibility of disconnection. On the other hand, in this embodiment, since the polysilicon layer 3 is in contact with a part of the P-type region 1a, the pattern missing A3 as shown in FIG. 2 is formed on the polysilicon layer 3 as shown in FIG. Even if it occurs in a part of the aluminum layer 4, the connection state between the aluminum layer 4 and the polysilicon layer 3 is maintained on the P-type region 1 a side at the pattern missing A 3 position. Therefore, no disconnection occurs. Since the polysilicon layer 3 is in contact with a part of the P-type region 1a, the polysilicon layer 3 and the P-type region 1a can be electrically connected by heating at a high temperature. However, in a semiconductor device as shown in FIGS.
Since heating at a high temperature impairs the function of the apparatus, if the heating at a high temperature is to be avoided, the wiring by the aluminum layer 4 is necessary even if the polysilicon layer 3 is in contact with a part of the P-type region 1a. It becomes. As described above, according to the present invention, the insulating layer is formed so that the first conductivity type region side has a low step shape, and the conductive layer is brought into contact with a part of the first conductivity type region. In addition, since the structure is formed in a stepped shape corresponding to the stepped shape of the insulating layer from the first conductivity type region to the insulating layer, the wiring layer is partially formed by the step from the semiconductor substrate surface to the conductive layer surface. Problems such as thin formation or disconnection hardly occur. Therefore, the semiconductor device according to the present invention has high reliability and hardly causes a failure. Further, since the conductive layer is in contact with a part of the first conductivity type region, there is no disconnection even if a part of the wiring layer on the conductive layer has a missing pattern.
【図面の簡単な説明】 【図１】本発明の一実施例を示す断面図。 【図２】参考例を示す断面図。 【図３】従来例を示す断面図。 【符号の説明】 １ …シリコン基板(半導体基板) １ａ …Ｐ型領域(第１導電型領域) １ｂ …Ｎ型領域(第２導電型領域) ２ …酸化シリコン層(絶縁層) ２ａ …端部 ３ …ポリシリコン層(導電層) ３ａ …端部 ４ …アルミ層(配線層）[Brief description of the drawings] FIG. 1 is a sectional view showing an embodiment of the present invention. FIG. 2 is a sectional view showing a reference example. FIG. 3 is a sectional view showing a conventional example. [Explanation of symbols] 1 ... silicon substrate (semiconductor substrate) 1a: P-type region (first conductivity type region) 1b... N-type region (second conductivity type region) 2 ... silicon oxide layer (insulating layer) 2a ... end 3. Polysilicon layer (conductive layer) 3a ... end 4… Aluminum layer (wiring layer)
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/41 H01L 21/3205 ──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 29/41 H01L 21/3205
Claims (1)
域に対し逆導電型を成す第２導電型領域を有する半導体
基板と，前記第２導電型領域上に設けられるとともにそ
の一部が前記第１導電型領域上に及ぶ絶縁層と，前記絶
縁層上に形成された導電層と，前記第１導電型領域と前
記導電層とを接続するため前記第１導電型領域上から前
記導電層の端部に沿って前記導電層上に至る配線層と，
から成る半導体装置において、 前記絶縁層を前記第１導電型領域側が低い階段状になる
ように形成し、前記導電層を前記第１導電型領域の一部
に接触させ、かつ、第１導電型領域上から前記絶縁層上
にかけて前記絶縁層の階段状形状に対応して階段状に形
成したことを特徴とする半導体装置。(1) a semiconductor substrate having a first conductivity type region on a surface thereof and a second conductivity type region having a conductivity type opposite to the first conductivity type region; An insulating layer provided on the mold region and partially extending over the first conductivity type region, connecting the conductive layer formed on the insulation layer, and connecting the first conductivity type region and the conductive layer A wiring layer extending from above the first conductivity type region to above the conductive layer along an end of the conductive layer;
In the semiconductor device, the insulating layer is formed so that the first conductivity type region side has a low step shape, the conductive layer is brought into contact with a part of the first conductivity type region, and the first conductivity type is formed. A semiconductor device formed in a step shape corresponding to a step shape of the insulating layer from a region to the insulating layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13302495A JP3497608B2 (en) | 1995-05-31 | 1995-05-31 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP13302495A JP3497608B2 (en) | 1995-05-31 | 1995-05-31 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330567A JPH08330567A (en) | 1996-12-13 |
| JP3497608B2 true JP3497608B2 (en) | 2004-02-16 |
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
|---|---|
| JP (1) | JP3497608B2 (en) |
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1995
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| JPH08330567A (en) | 1996-12-13 |
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