JPH0676566A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH0676566A
JPH0676566A JP4067795A JP6779592A JPH0676566A JP H0676566 A JPH0676566 A JP H0676566A JP 4067795 A JP4067795 A JP 4067795A JP 6779592 A JP6779592 A JP 6779592A JP H0676566 A JPH0676566 A JP H0676566A
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Abstract

(57)【要約】 【目的】システムクロックの高速化に対応したアーキテ
クチャを有する半導体メモリ装置を提供する。 【構成】アドレスバッファ，アドレスデコーダ，リード
アンプ，リードアウトバッファ，ライトアンプ，ライト
インバッファの各回路の前段あるいは後段に外部入力ク
ロックによって制御されるラッチ回路を備え、また外部
よりプログラム可能な内部レジスタを備えて内部レジス
タの出力によってラッチ回路のラッチ機能の活性化、非
活性化を制御する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特にＭＰＵのサイクルの高速化に対応した半導体メ
モリ装置に関する。
【０００２】
【従来の技術】従来技術のダイナミック・ランダム・ア
クセス・メモリ（以下ＤＲＡＭという）の代表的な構成
を示す図６を参照すると、従来技術のＤＲＡＭは、アド
レス信号ＡＤＤｉの供給を受ける入力端子１と外部クロ
ック信号ＣＬＫの供給を受ける入力端子２と上記アドレ
ス信号ＡＤＤｉを行および列の選択信号ＮＲＡＳおよび
ＮＣＡＳのそれぞれに同期して時分割的に行アドレス信
号８１と列アドレス信号９１に分離してそれぞれを行ア
ドレスラッチ１１および列アドレスラッチ２１にラッチ
する。これら行アドレス信号８１および列アドレス信号
９１のそれぞれは行アドレスバッファ１２の出力信号８
３および列アドレスバッファの出力信号９２として行ア
ドレスデコーダ１３および列アドレスデコーダ２３でデ
コーダされ行アドレスデコーダ信号８３および列アドレ
スデコーダ信号９３として出力される。上記行アドレス
デコーダ信号８３は行選択ドライバー１５を通り行選択
線８４が上記行線択ドライバー１５により駆動されメモ
リセルアレイ７１の一本のワード線ＷＬが選択される。
また上記列アドレスデコーダ信号９３は列線択ドライバ
ー２５を通り列選択線９４が上記列選択ドライバー２５
に駆動され列セレクタ回路６１を通して複数のセンスア
ンプ回路６２のうち選択されるセンスアンプ回路６３の
みがビット線対ＢＬａおよびＢＬｂを経由してメモリセ
ルＭＣに接続され、メモリセルＭＣがアクセスされる。
上記センスアンプ回路６３は内部バスＢＵＳ１およびＢ
ＵＳ２と電気的に接続され、リード動作の場合は上記セ
ンスアンプ回路６３の出力をリードアンプ４１により増
巾し、リードアウトバッファ４２により出力端子４を経
由し外部へ出力データＯＵＴｉとして出力される。
【０００３】一方、ライト動作の場合は、データ入力Ｉ
Ｎｉの供給を受ける入力端子３より上記データ入力ＩＮ
ｉが上述の外部クロック信号ＣＬＫに同期して制御回路
Ｇ３より出力された内部クロック信号φL1でラッチする
データラッチ５３を通してライトインバッファ５２に伝
達される。この信号はライトアンプ５１により上記内部
バスＢＵＳ１およびＢＵＳ２がそれぞれ駆動され選択さ
れたセンスアンプ回路６３を経由しメモリセルＭＣへデ
ータの書込みが行われる。
【０００４】上述のように従来技術のＤＲＡＭは上記外
部クロック信号ＣＬＫに同期して制御回路Ｇ１およびＧ
２の内部クロック信号ＮＲＡＳおよびＮＣＡＳのそれぞ
れの信号により行アドレス信号８１および列アドレス信
号９１をラッチしており、またライト動作時には上記内
部クロック信号φL1でデータ入力ＩＮｉをラッチするの
みで、上記ＤＲＡＭの内部動作は行および列アドレスバ
ッファから組合せ回路の動作で上記ＤＲＡＭのデータの
読出し／書込みを行っている。
【０００５】上述のＤＲＡＭを主記憶装置として用いる
システムでは、システム上で一つの命令の読出しが始っ
て、その実行が終了するまで、ＣＰＵのすべてがその命
令のために用いられる。しかしシステムによっては上記
主記憶装置が使用されない時間があり、この時間を有効
に利用するための制御方式として先回り制御が公知であ
る（たとえば、共立総合コンピュータ辞典（第３版）共
立出版社，山下英男監修／日本ユニバック総合研究所
編、１９９０年１月，Ｐ７０６）。この制御方式の場合
オーバーラップさせた複数個の記憶装置（以下バンクと
いう）を用いてデータと命令を同時に読み出せる。上述
のオーバーラップさせたシステムはＣＰＵと記憶装置の
間に命令とデータの通路を切換えるスイッチがあると考
え複数個のバンクが上記ＣＰＵと接続される。これらの
複数バンクを接続する場合に隣り合うアドレスが別々の
バンクになるようにバンクを配置する方式はインターリ
ーブとして公知である（たとえば、共立総合コンピュー
タ辞典（第３版）共立出版社，山下英男監修／日本ユニ
バック総合研究所編，１９９０年１月，Ｐ７１４）。さ
らに上述の先回り制御をさらに高度化したパイプライン
システムも登場し、スーパーコンピュータの高速化にも
実用化され、さまざまな工夫がなされてきている。ま
た、最近のシステムクロック周波数が５０〜１００ＭＨ
ＺのＣＩＳＣ型のマイクロプロセッサー（たとえばイン
テル社のｉ４８６／５８６）や７５〜１５０ＭＨＺのＲ
ＩＳＣ型のマイクロプロセッサー（たとえばＭＩＰＳ社
のＲ４０００）のようにｐｒｉｍａｒｙ ｃｈａｓｈｅ
内蔵の超高速ＭＰＵも市場に登場しそのシステムクロッ
ク動作速度は向上の一途である。さらに上記ＤＲＡＭに
代表される半導体メモリ装置は半導体プロセスの微細化
によりその集積度の向上がいちぢるしく進歩し、また上
述の高速のＭＰＵに適用するためにアドレスアクセスに
関して、ベージモード、ニブルモードまたはスタテック
カラムモードのようにメモリ回路の工夫をして上記半導
体メモリ装置のアクセスタイムの高速化を図ることも公
知である（たとえば、ＬＳＩハンドブック（第１版）オ
ーム社，電子通信学会編／，１９８４年１１月，Ｐ４９
２）。
【０００６】
【発明が解決しようとする課題】しかしながら、上記シ
ステムの工夫および半導体メモリ装置の回路上の工夫に
もかかわらず、上述のＲＩＳＣ型ＭＰＵのようにそのシ
ステムクロックが１００ＭＨＺを越えるシステムに対応
するには、アクセスタイムが５０ｎｓ〜６０ｎｓの高速
大容量の従来の半導体メモリ装置を適応したとしても上
記ＭＰＵのシステムクロックが１０ｎｓ〜１５ｎｓであ
るため、半導体メモリ装置のアクセスタイムがシステム
性能の向上に支障をきたしていた。一方システム性能向
上のため、半導体のバイポーラ型メモリ装置をキャシュ
メモリとして用いるシステムではキャシュメモリおよび
主記憶装置のように２種類の記憶装置で構成しなければ
ならずそのシステム構成も複雑であった。
【０００７】
【課題を解決するための手段】本発明の半導体メモリ装
置は、行・列両方向にアレイ状に配置された複数のメモ
リセルとこれらメモリセルを列ごとに共通にそれぞれ接
続する複数のビット線対および行ごとに共通にそれぞれ
接続するワード線とを含むメモリセルアレイと、前記ビ
ット線対の各々にそのビット線対の一端で接続され活性
化信号に応じて前記ビット線対間の電位差を増巾するセ
ンサアンプ回路と、アドレス信号の供給を受ける行アド
レスバッファーおよび列アドレスバッファーと、前記行
アドレスバッファーの出力信号をデコードし、前記メモ
リセルの前記行ごとに共通にそれぞれ接続する前記ワー
ド線を駆動する行デコーダと、前記列アドレスバッファ
の出力信号をデコードし前記メモリセルの前記列ごとに
共通にそれぞれ接続する前記複数のビット線対を駆動す
る列デコーダと、前記メモリセルアレイのリード時に前
記列デコーダにより選択された前記センスアンプ回路の
出力信号を受けて信号増巾するリードアンプと、前記リ
ードアンプの出力信号を受け入出力端子に信号出力する
リードアウトバッファと、前記メモリセルアレイのライ
ト時に前記入出力端子から入力される書込みデータ信号
の供給を受けるライトインバッファと、前記ライトイン
バッファの出力信号を増巾し、前記行およびデコーダの
それぞれで選択された前記メモリセルへの書込みデータ
を出力するライトアンプとを備える半導体メモリ装置に
おいて、前記行および列アドレスバッファー、前記行お
よび列アドレスデコーダ、前記リードアンプ、前記リー
ドアウトバッファ、前記ライトインバッファならびに前
記ライトアンプのそれぞれの前段またはそれぞれの後段
に外部入力クロックにより制御されるラッチ回路を有す
る構成である。
【０００８】また、外部入力信号により書換え可能な内
部レジスタを含み上記内部レジスタの出力信号により上
記ラッチ回路の活性化および非活性化を制御する制御回
路を有する構成でもよい。
【０００９】
【実施例】本発明の第１の実施例の半導体メモリ装置の
ブロック図を示す図１を参照すると、本発明の第１の実
施例の半導体メモリ装置は、行アドレスデコーダ１３の
行アドレスデコーダ信号８３をラッチする行選択ラッチ
回路１４と、列アドレスデコーダ２３の列アドレスデコ
ーダ信号９３をラッチする列選択ラッチ回路２４と、上
記行および列選択ラッチ回路１４および２４のそれぞれ
を制御する制御回路３４および３５と、リードアンプ４
１の出力信号をラッチするリードラッチ回路４３と、ラ
イトインバッファ５２の出力信号をラッチするライトラ
ッチ回路５４と、上記リードラッチ回路４３を制御する
制御回路３７ならびに上記ライトラッチ回路５４を制御
する制御回路３６とが追加された以外は従来技術の半導
体メモリ装置と同一構成であり、同じ構成要素には同一
参照符号が付してある。
【００１０】上記の行選択ラッチ回路１４、列選択ラッ
チ回路２４、リードラッチ回路４３およびライトラッチ
回路５４は公知のフリップフロップ回路をそれぞれ用い
て構成される。制御回路３４，３５，３６および３７の
それぞれは２ビットのアドレス入力ＡＤＤｍおよびＡＤ
Ｄｎをデコードするデコーダ回路２０１と、このデコー
ダ回路２０１の出力信号２１１，２１２および２１３の
それぞれを外部入力クロックＣＬＫによってラッチする
レジスタ２０２により制御される内部レジスタ信号ＭＯ
ＤＥ（１ｆ），ＭＯＤＥ（２ｆ）およびＭＯＤＥ（３
ｆ）と外部入力クロックＣＬＫとをそれぞれＡＮＤ論理
をとるゲート回路２０３，２０４および２０５とから構
成されている。
【００１１】次に本発明の第１の実施例の半導体メモリ
装置の動作について説明する。外部入力クロックＣＬＫ
のクロック周波数ｆがｆ＝３３．３ＭＨｚの場合、３つ
の異るクロックＣＬＫ（１ｆ）＝３３．３ＭＨｚ，ＣＬ
Ｋ（２ｆ）＝６６．６ＭＨｚおよびＣＬＫ（３ｆ）＝１
００ＭＨｚとなり上記クロックＣＬＫ（１ｆ），ＣＬＫ
（２ｆ）およびＣＬＫ（３ｆ）のそれぞれに対応する上
記ＤＲＡＭの内部動作状態を示すタイミングチャートで
ある図３を参照すると、ＯＰ（３ｆ），ＯＰ（２ｆ）お
よびＯＰ（１ｆ）は上記周波数ｆに対応する上記ＤＲＡ
Ｍの内部動作段階をそれぞれ示し、ＭＯＤＥ（３ｆ）は
レジスタ２０２の出力信号でクロック周波数ｆが３ｆの
時“１”状態を出力する様に設定される。同様に、ＭＯ
ＤＥ（２ｆ）はレジスタ２０２の出力信号でクロック周
波数ｆが２ｆの時“１”状態を出力し、ＭＯＤＥ（１
ｆ）はクロック周波数ｆが１ｆの時“１”状態を出力す
るように設定される。従って、ＭＯＤＥ（３ｆ）＝
“１”の時、ラッチ信号φL1，φL2およびφL3のそれぞ
れは最も速い周波数の外部入力クロックＣＬＫ（３ｆ）
と同期して動作する。ＭＯＤＥ（２ｆ）＝“１”の時は
ラッチ信号φL1およびφL3が動作し、ＭＯＤＥ（１ｆ）
＝１の時はφL1のみが動作する。
【００１２】次に、本実施例のＤＲＡＭの内部回路動作
について詳しく説明する。まずＯＰ（１ｆ）の場合につ
いては、従来技術のＤＲＡＭの動作と全く同等であり、
行および列アドレス入力信号８１および９１のそれぞれ
のみをラッチ信号ＮＲＡＳおよびＮＣＡＳによりラッチ
される。ＡＤＤはアドレス入力信号８１および９１から
アドレスデコーダ出力信号８３および９３までの内部動
作を示し、ＲＡＭＰは列選択ドライバー２５からリード
アンプ４１の出力までの内部動作を示し、ＲＯＵＴは、
リードラッチ回路４３からリードアウトバッファ４１に
よるデータ出力までの内部動作を示す。ＯＰ（１ｆ）の
リード動作では、ＡＤＤ，ＲＡＭＰおよびＲＯＵＴがシ
ーケンシャルに動作する。
【００１３】（ＡＤＤ＋ＤＬ）は、上記ＡＤＤの他に、
ライトデータのデータラッチ５３の動作を含む内部動作
を示し、ＷＡＭＰは、ライトインバッファ５２の出力ま
での段を示し、ＷＩＮはライトアンプ５１によるメモリ
セルＭＣへのライト動作完了までの段を示す。ＯＰ（１
ｆ）のライト動作では、（ＡＤＤ＋ＤＬ），ＷＡＭＰお
よびＷＩＮの段が連続して動作する。次にＯＰ（３ｆ）
の場合について説明する。図３のＯＰ（３ｆ）に示した
様に、上述の３つの段は、それぞれ、外部入力クロック
ＣＬＫに従って発生するラッチ信号φL1，φL2およびφ
L3によって、分離される。また、ＯＰ（２ｆ）の場合に
ついても、ＯＰ（３ｆ）の場合同様に、ラッチ信号φL1
およびφL3によって２段に分離される。ＯＰ（２ｆ）お
よびＯＰ（３ｆ）の場合、メモリ動作完了までに外部入
力クロックＣＬＫ（２ｆ）およびＣＬＫ（３ｆ）のそれ
ぞれのクロックサイクルが２サイクルおよび３サイクル
を必要とするが、同一サイクル内で異なったアドレス入
力データに従ったメモリ動作が実行できるため、システ
ムのパフォーマンスを２倍３倍までに向上できる。
【００１４】最後に、外部入力クロック周波数ＣＬＫに
応じて設定される内部レジスタ２０２へのプログラム方
法の例のタイミングチャートを示す図４を参照して、上
述のプログラム方法を説明すると、外部入力コマンドφ
ｅｘ１およびφｅｘ２の真理値表に従って、プログラム
サイクル信号ＥＮを活性化し、かつ、アドレス入力信号
ＡＤＤｍおよびＡＤＤｎを設定し、外部入力クロックＣ
ＬＫの立ち上りでラッチする。外部入力クロックＣＬＫ
は、通常、システムのシステムクロックを使用するため
上記システムクロックあるいはシステム状態の変化に応
じて半導体メモ装置の内部動作段数を変化させ、半導体
メモリ装置のもつ内部性能を十分に引き出せることを可
能にしている。
【００１５】次に本発明の実施例２の半導体メモリ装置
のブロック図を示す図５を参照して説明すると、本発明
の第２の実施例の半導体メモリ装置は、本発明の第１の
実施例の半導体メモリ装置から制御回路３６とライトラ
ッチ回路５４を削除しライトアンプ５１の出力信号をラ
ッチするラッチ回路５５と上記ラッチ回路５５を外部入
力クロックＣＬＫで制御する制御回路３８を追加した以
外は上述の第１の実施例の半導体メモリ装置と同じ構成
で、同一構成要素には同一参照符号が付してある。
【００１６】本実施例のＤＲＡＭは、内部動作段のスピ
ード性能と、動作周波数との関係で、最適な回路ブロッ
クの位置にラッチ回路を設置する必用があるため、ラッ
チ回路５５および４３をライトアンプ５１の後段および
リードアンプ４１の直後にそれぞれ設置している。
【００１７】また、ラッチ回路数内部動作段数は、実施
例の３段とは限らず、さらに多くの段数にしてもよい。
したがって、これに伴ない、内部レジスタのビット数も
増加される。
【００１８】プログラム化の方法に関しては、上述の例
に限らず、多くの従来技術が適用される。
【００１９】
【発明の効果】以上説明したように本発明は、外部入力
クロック同期で半導体メモリ装置の内部動作を完結させ
ることを可能にしたので、高速化するＭＰＵの動作サイ
クルに合致したシステムクロックで同期動作する半導体
メモリ装置が提供でき、メモリシステム構成の容易さと
システムパフォーマンスの向上という効果を有する。ま
た、上記内部動作の完結する段数を外部より制御できる
様にしたので、システムクロックのシステム状態による
動作スピード（サイクル）の変化に対応して外部より上
記メモリ装置の内部動作の段数を変化させることによ
り、半導体メモリ装置のもつ性能をおとすことなく、シ
ステムパフォーマンスの最大化が可能になるという効果
を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体メモリ装置を示
すブロック図である。
【図２】プログラム可能なラッチ信号発生論理ブロック
図である。
【図３】図１に示した実施例の動作を説明するタイミン
グチャートである。
【図４】図２に示した論理ブロック図でのプログラム方
法を示したタイミングチャートである。
【図５】本発明の第２の実施例の半導体メモリ装置を示
すブロック図である。
【図６】従来技術の半導体メモリ装置を示すブロック図
である。
【符号の説明】
１，２，３，４ 信号端子 １１ 行アドレスラッチ １２ 行アドレスバッファ １３ 行アドレスデコーダ １４，２４，４３，５４，５５ ラッチ回路 １５ 行選択ドライバー ２１ 列アドレスラッチ ２２ 列アドレスバッファ ２３ 列アドレスデコーダ ２５ 列選択ドライバー ３１，３２，３３，３４，３５，３６，３７，３８
制御回路 ４１ リードアンプ ４２ リードアウトバッファ ５１ ライトアンプ ５２ ライトインバッファ ５３ データラッチ ６１ 列セレクタ回路 ６２，６３ センスアンプ回路 ７１ メモリセルアレイ ８１ 行アドレス信号 ８２ 行アドレスバッファの出力信号 ８３ 行アドレスデコーダの出力信号 ８４ 行選択線 ９１ 列アドレス信号 ９２ 列アドレスバッファの出力信号 ９３ 列アドレスデコーダの出力信号 ９４ 列選択線 ２００ 論理回路 ２０１ デコーダ ２０２ 内部レジスタ ２０３，２０４，２０５ ＡＮＤゲート回路 ２１１，２１２，２１３ デコーダ信号 ＡＤＤｉ，ＡＤＤｍ，ＡＤＤｎ アドレス入力信号 ＢＬａ，ＢＬｂ ビット線 ＢＵＳ１，ＢＵＳ２ 内部バス ＣＬＫ，ＣＬＫ（１ｆ），ＣＬＫ（２ｆ），ＣＬＫ（３
ｆ） 外部クロック入力 ＥＮ プログラムサイクル信号 φL1，φL2，φL3，ＭＯＤＥ（３ｆ），ＭＯＤＥ（２
ｆ），ＭＯＤＥ（１ｆ），ＮＲＡＳ，ＮＣＡＳ 内部
クロック信号 φｅｘ１，φｅｘ２ 外部入力信号 Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５，Ｇ６，Ｇ７，Ｇ８
論理回路 ＩＮｉ データ入力 ＭＣ メモリセル ＯＵＴｉ 出力データ ＷＬ ワード線

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 行・列両方向にアレイ状に配置された複
    数のメモリセルとこれらメモリセルを列ごとに共通にそ
    れぞれ接続する複数のビット線対および行ごとに共通に
    それぞれ接続するワード線とを含むメモリセルアレイ
    と、前記ビット線対の各々にそのビット線対の一端で接
    続され活性化信号に応じて前記ビット線対間の電位差を
    増巾するセンスアンプ回路と、アドレス信号の供給を受
    ける行アドレスバッファーおよび列アドレスバッファー
    と、前記行アドレスバッファーの出力信号をデコード
    し、前記メモリセルの前記行ごとに共通にそれぞれ接続
    する前記ワード線を駆動する行デコーダと、前記列アド
    レスバッファの出力信号をデコードし前記メモリセルの
    前記列ごとに共通にそれぞれ接続する前記複数のビット
    線対を駆動する列デコーダと、前記メモリセルアレイの
    リード時に前記列デコーダにより選択された前記センス
    アンプ回路の出力信号を受けて信号増巾するリードアン
    プと、前記リードアンプの出力信号を受け入出力端子に
    信号出力するリードアウトバッファと、前記メモリセル
    アレイのライト時に前記入出力端子から入力される書込
    みデータ信号の供給を受けるライトインバッファと、前
    記ライトインバッファの出力信号を増巾し、前記行およ
    びデコーダのそれぞれで選択された前記メモリセルへの
    書込みデータを出力するライトアンプとを備える半導体
    メモリ装置において、前記行および列アドレスバッファ
    ー、前記行および列アドレスデコーダ、前記リードアン
    プ、前記リードアウトバッファ、前記ライトインバッフ
    ァならびに前記ライトアンプのそれぞれの前段またはそ
    れぞれの後段に外部入力クロックにより制御されるラッ
    チ回路を有することを特徴とする半導体メモリ装置。
  2. 【請求項２】 外部入力信号により書換え可能な内部レ
    ジスタを含み前記内部レジスタの出力信号により前記ラ
    ッチ回路の活性化および非活性化を制御する制御回路を
    有することを特徴とする請求項１記載の半導体メモリ装
    置。
  3. 【請求項３】 前記内部レジスタの出力信号が前記外部
    入力クロックに同期していることを特徴とする請求項２
    記載の半導体メモリ装置。
  4. 【請求項４】 前記外部入力信号が前記アドレス信号で
    ある請求項２または３記載の半導体メモリ装置。
  5. 【請求項５】 前記内部レジスタの出力信号が前記外部
    入力クロックの周波数の整数倍の周波数を有することを
    特徴とする請求項３または４記載の半導体メモリ装置。
  6. 【請求項６】 前記内部レジスタの出力信号が前記外部
    入力クロックの周波数の整数分の１の周波数を有するこ
    とを特徴とする請求項３または４記載の半導体メモリ装
    置。
  7. 【請求項７】 前記外部入力クロックはＭＰＵの動作サ
    イクルに合致したシステムクロックであることを特徴と
    する請求項１、２、３、４、５または６記載の半導体メ
    モリ装置。
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