JPH04268288A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04268288A JPH04268288A JP3050697A JP5069791A JPH04268288A JP H04268288 A JPH04268288 A JP H04268288A JP 3050697 A JP3050697 A JP 3050697A JP 5069791 A JP5069791 A JP 5069791A JP H04268288 A JPH04268288 A JP H04268288A
- Authority
- JP
- Japan
- Prior art keywords
- column
- address
- column address
- selection
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 230000015654 memory Effects 0.000 claims description 49
- 230000008878 coupling Effects 0.000 claims description 5
- 238000010168 coupling process Methods 0.000 claims description 5
- 238000005859 coupling reaction Methods 0.000 claims description 5
- 230000009897 systematic effect Effects 0.000 claims 1
- 238000005516 engineering process Methods 0.000 abstract description 2
- 102100030310 5,6-dihydroxyindole-2-carboxylic acid oxidase Human genes 0.000 description 14
- 101000773083 Homo sapiens 5,6-dihydroxyindole-2-carboxylic acid oxidase Proteins 0.000 description 14
- 101000761220 Streptomyces clavuligerus Clavaminate synthase 2 Proteins 0.000 description 14
- 101000898746 Streptomyces clavuligerus Clavaminate synthase 1 Proteins 0.000 description 11
- 238000000034 method Methods 0.000 description 11
- 239000000872 buffer Substances 0.000 description 10
- 230000000694 effects Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101100063435 Caenorhabditis elegans din-1 gene Proteins 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
め要約のデータは記録されません。
Description
にはそれの高速アクセスを可能とする技術に関し、例え
ばダイナミック・ランダム・アクセス・メモリ(DRA
Mと略記する)に適用して有効な技術に関する。
は、情報の記憶にダイナミック形のメモリセルを使用す
るため、一定時間毎にリフレッシュ動作を必要とするが
、1ビット当たりの素子数が少ないため高集積化に適し
ており、コストも同じ集積度の他のRAMに比べて低い
。このようなDRAMは、基本的に、情報の蓄積を可能
とするダイナミック形のメモリセルをワード線とビット
線とに結合して成るメモリセルアレイに加えて、ロウア
ドレスに基づくワード線選択を可能とするワード選択系
や、カラムアドレスに基づくビット線選択を可能とする
カラム選択系、メモリセル情報を増幅するためのセンス
アンプなどの周辺回路を含み、それら周辺回路の各部は
、メモリセル情報の破壊を防ぐため、ワード選択、メモ
リセル情報の検出、カラム選択の手順を守るように内部
クロックで制御され、所定の順序、タイミングで動作さ
れる。そしてこのようなDRAMにおいて、記憶容量の
増加と共に増加されるアドレス外部端子数を低減するた
めの方法としてアドレスマルチプレクス方式がある。
レスが内部ラッチ回路にラッチされると、外部端子から
の当該ロウアドレスの入力は不要とされ、また、メモリ
動作開始時点ではカラムアドレスが不要とされることに
着目し、ロウアドレスとカラムアドレスとをタイミング
をずらして同一の外部端子から取り込むようにしたもの
であり、それによりアドレス外部端子数は、当該方式を
採用しない場合の半分になる。
本のワード線が選択されると、それに結合される全ての
メモリセルが活性化され、そのメモリセルの情報はそれ
ぞれのビット線に現れる。通常の動作サイクルでは、そ
れらビット線のうち1本のみが、カラム選択系によって
選択されるが、上記1本のワード線につながる任意のメ
モリセルの情報は、カラム選択系の活性化によって読出
し/書込み可能とされ、そのような動作モードとしてペ
ージモードがある。通常の動作サイクルにおいては、各
サイクル毎に、ロウアドレスの有効性を示すロウアドレ
スストローブ信号がネゲート状態とされるプリチャージ
期間を必要とするが、ページモードサイクルにおいては
、1本のワード線に結合される全メモリセルの読み書き
を行っても上記プリチャージは1回で良く、実行的なサ
イクル時間が高速とされる。
置について記載された文献の例としては、昭和59年1
1月30日に株式会社オーム社より発行された「LSI
ハンドブック」がある。
セルアレイにおける1本のワード線が選択されると、そ
れに結合される全てのメモリセル活性化され、そのメモ
リセルの情報はそれぞれのビット線に現れるため、上記
ページモードによれば、1本のワード線につながる任意
のメモリセルの情報が、カラム選択系の活性化によって
読出し/書込み可能とされる。しかしながら、DRAM
のアドレス選択時間について本発明者が検討したところ
、上記ページモードにおいても、カラムアドレスストロ
ーブ信号の1サイクル期間で1本のビット線しか選択で
きない点で通常の動作モードと変わりはなく、アドレス
選択時間についてそれ以上の短縮化が困難であることが
見いだされた。
に短縮することができる技術を提供することにあり、ま
たそれによって高速動作が可能とされる半導体記憶装置
を提供することにある。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
いに異なるビット線選択を可能とする複数系統のカラム
選択系を含んで半導体記憶装置を構成するものである。 このとき外部端子数の減少を図るには、上記複数系統の
カラム選択系によってデータ外部端子の共有を可能とす
るためのデータ切換え手段を設けると良い。また、この
ようなデータ切換え手段の形成を不要とし、さらに同一
データの外部出力期間を長くするため、上記カラム選択
系毎にそれに対応するデータ外部端子を設けることがで
きる。そして外部端子数の減少を可能とするアドレスマ
ルチプレクス方式を採用することにより、上記ロウアド
レスとカラムアドレスとを同一のアドレス外部端子より
経時的に取り込むように構成することもできる。また具
体的な態様として、第1カラムアドレスをデコードする
ための第1カラムデコーダと、この第1カラムデコーダ
のデコード出力に基づいて上記メモリセルアレイの所定
のビット線を共通ビット線に選択的に結合させるための
第1カラム選択回路と、上記カラムアドレスに続いて取
り込まれる第2カラムアドレスをデコードするための第
2カラムデコーダと、この第2カラムデコーダのデコー
ド出力に基づいて上記メモリセルアレイの所定のビット
線を共通ビット線に選択的に結合させるための第2カラ
ム選択回路とを含んで上記カラム選択系を構成すること
ができ、その場合において、上記第1カラムアドレスの
有効性を示す第1カラムアドレスストローブ信号に基づ
いて当該第1カラムアドレスの取り込みを制御すると共
に、上記第2カラムアドレスの有効性を示す第2カラム
アドレスストローブ信号に基づいて当該第2カラムアド
レスの取り込みを制御するコントローラを設けることが
できる。
対して互いに異なるビット線選択を可能とする複数系統
のカラム選択系は、それらに互いに異なるカラムアドレ
スが与えられる限りにおいて、タイミング的にオーバラ
ップした状態での個別的なビット線選択を可能とし、そ
のことが、半導体記憶装置全体としてアドレス選択時間
の短縮を可能とし、動作の高速化を達成する。
示される。
ないが、公知の半導体集積回路製造技術によりシリコン
などの一つの半導体基板に形成される。
、このメモリセルアレイ5は、容量に蓄えられた電荷の
有無によって情報の蓄積を可能とする複数のダイナミッ
ク形メモリセルMSと、複数のワード線WL及びビット
線DLとを含む。ワード線とビット線とは格子状に配置
され、それに上記ダイナミック形メモリセルが結合され
る。尚、ダイナミック形メモリセルには、4トランジス
タ形セル、3トランジスタ形セル、2トランジスタ形セ
ル、1トランジスタ形セルなどの種類があるが、いずれ
も本実施例のダイナミック形メモリセルMSとして適用
できる。
プ6は、上記ダイナミック形メモリセルMSの蓄積情報
を検出して増幅する機能を有し、特に制限されないが、
フリップフロップ回路などを含んで成る。このセンスア
ンプ6は、メモリセルの信号量が数十乃至数百ミリボル
トと小さい1トランジスタ形セルを上記ダイナミック形
メモリセルMSとして適用する場合に特に必要とされる
。
レス外部端子TAを介してアドレスAiの取り込みが可
能とされる。本実施例では、アドレス外部端子数の低減
のためアドレスマルチプレクス方式が採用されており、
アドレス外部端子TAを介してアドレスバッファ1に入
力されたアドレスAiは、後段のアドレスマルチプレク
サ(MPX)2によってワード選択系16とカラム選択
系17とに振り分けられる。すなわち、アドレスマルチ
プレクス方式においては、ロウアドレスとカラムアドレ
スとが経時的に入力されるようになっており、ロウアド
レスの有効性を示すロウアドレスストローブ信号RAS
*(*印は当該信号がローアクティブであることを示す
)がローレベルにアサートされた場合にロウアドレスが
アドレスMPX2を介してワード選択系16に伝達され
、また、カラムアドレスの有効性を示すカラムアドレス
ストローブ信号CAS1*又はCAS2*がローレベル
にアサートされた場合にカラムアドレスがアドレスMP
X2を介してカラム選択系17に伝達される。そのよう
な制御は、後述するコントローラ9により行われる。
いが、上記アドレスMPX2を介して入力されたロウア
ドレスを保持すると共にそれをデコードするためのロウ
アドレス(X)デコーダ3と、そのデコード出力に基づ
いて、上記メモリセルアレイ5における所定のワード線
WLを選択レベルに駆動するためのワードドライバ4と
を含む。上記Xデコーダ3は、通常ノアゲート回路など
によって形成されるが、上記のように、入力されたロウ
アドレスを保持するためのラッチ回路も併せて形成され
る。
されないが、上記ワード選択系16による単一のワード
線選択に対して互いに異なるビット線選択を可能とする
ため2系統の選択系を有する。すなわち、第1カラムア
ドレスストローブ信号CAS1*がローレベルにアサー
トされた場合に、上記アドレスMPX2を介して入力さ
れる第1カラムアドレスを保持すると共にそれをデコー
ドするための第1カラム(Y)デコーダ8や、それの後
段に配置され、そのデコード出力に基づいて所定のビッ
ト線DLを図示されない共通ビット線(コモンビット線
あるいはコモンデータ線などとも称される)に選択的に
結合させるための第1カラム(Y)選択回路7を含んで
成る第1カラム選択系17Aと、第2カラムアドレスス
トローブ信号CAS2*がローレベルにアサートされた
場合に、上記アドレスMPX2を介して入力される第2
カラムアドレス(上記第1カラムアドレスに続いて入力
されるアドレス)を保持すると共にそれをデコードする
ための第2カラム(Y)デコーダ11や、それの後段に
配置され、そのデコード出力に基づいて所定のビット線
DLを図示されない共通ビット線に選択的に結合させる
ための第2カラム(Y)選択回路10を含んで成る第2
カラム選択系17Bとを有して、本実施例におけるカラ
ム選択系17が形成される。
択回路10、上記第1Yデコーダ8と第2Yデコーダ1
1はそれぞれ基本的に同一の構成とされるが、第1カラ
ムアドレスストローブ信号CAS1*がローレベルにア
サートされた場合にコントローラ9により上記第1Yデ
コーダ8が活性化(動作可能状態を意味する)され、他
方、上記第2カラムアドレスストローブ信号CAS2*
がローレベルにアサートされた場合にコントローラ9に
より上記第2Yデコーダ11が活性化される点で異なる
。また、上記第1Yデコーダ8や第2Yデコーダ11は
、上記Xデコーダ3と同様にノアゲート回路や、入力ア
ドレスを保持するためのラッチ回路を含んで形成される
。尚、そのような構成により、図1に示されるように第
1Yデコーダ8と第2Yデコーダ11とでカラムアドレ
ス伝達路を共有し、またそれらのアドレス入力端子を上
記アドレスMPX2の出力端子に共通接続しても特に問
題は無いが、第1Yデコーダ8、第2Yデコーダ11と
アドレスMPX2との間に、当該MPX2と同様に構成
されたマルチプレクサを配置し、それにより上記第1カ
ラムアドレスと第2カラムアドレスとの振り分けを行う
ことは、カラムアドレス伝達の確実化の点で有効とされ
る。
タ入出力回路13は、データ外部端子TDを介してデー
タの入出力を可能とするものであり、データ出力バッフ
ァやデータ入力バッファなどを含む。そしてこのデータ
入出力回路13と、上記第1Y選択回路7、第2Y選択
回路10との間には、上記第1カラム選択系17Aと第
2カラム選択系17Bとで上記データ入出力回路13や
データ外部端子TDの共有を可能とするため、データ伝
達路の切換えを可能とするデータ切換え手段としてのデ
ータマルチプレクサ(MPX)12が配置される。デー
タMPX12やデータ入出力回路13は、上記コントロ
ーラ9によりその動作が制御される。特に上記データM
PX12は、第1カラムアドレスストローブ信号CAS
1*がローレベルにアサートされた場合に第1Y選択回
路7にかかる共通ビット線とデータ入出力回路13とが
結合され、第2カラムアドレスストローブ信号CAS2
*がローレベルにアサートされた場合に第2Y選択回路
10にかかる共通ビット線とデータ入出力回路13とが
結合されるように、コントローラ9によって制御される
。そのような動作制御により、第1カラムアドレススト
ローブ信号CAS1*がローレベルにアサートされた場
合には、第1Yデコーダ8のデコード出力に基づいて、
第1Y選択回路7を介してのデータ読み書きが可能とさ
れ、また、第2カラムアドレスストローブ信号CAS2
*がローレベルにアサートされた場合には、第2Yデコ
ーダ11のデコード出力に基づいて、第2Y選択回路1
0を介してのデータ読み書きが可能とされる。
、このコントロール外部端子TCを介してロウアドレス
ストローブ信号RAS*や、第1カラムアドレスストロ
ーブ信号CAS1*、第2カラムアドレスストローブ信
号CAS2*、ライトイネーブル信号WE*の取り込み
が可能とされる。そしてそれら各制御信号はコントロー
ラ9に入力され、このコントローラ9において、上記コ
ントロール外部端子を介して入力されたコントロール信
号に基づいて本実施例各部のタイミング信号や動作制御
信号が生成される。尚、ライトイネーブル信号WE*が
ローレベルの場合、コントローラ9の制御により本実施
例はメモリセルへのデータ書込み可能状態とされ、また
ライトイネーブル信号WE*がハイレベルの場合、コン
トローラ9の制御により本実施例はメモリセルMSから
のデータ読出し可能状態とされる。
タイミングが示される。
ローブ信号RAS*がロウレベルにアサートされること
により、そのときアドレス外部端子TAから入力された
ロウアドレスRがXデコーダ3に保持され、そしてデー
コードされる。そのデコード出力に基づいてメモリセル
アレイ5における所定のワード線WLが選択レベルに駆
動される。そして上記ロウアドレスストローブ信号RA
S*がロウレベルにアサートされた期間において、第1
カラムアドレスストローブ信号CAS1*がローレベル
にアサートされると、そのアサートタイミングに同期し
て第1カラムアドレスC1が第1Yデコーダ8に保持さ
れ、そしてデコードされる。そのデコード出力に基づい
て上記メモリセルアレイ5における所定のビット線DL
が第1Y選択回路7において共通ビット線に結合される
。また、上記第1カラムアドレスストローブ信号CAS
1*のアサートに続いて第2カラムアドレスストローブ
信号CAS2*がロウレベルにアサートされることによ
り、そのアサートタイミングに同期して第2カラムアド
レスC2が第2Yデコーダ11に保持され、そしてデコ
ードされる。そのデコード出力に基づいて上記メモリセ
ルアレイ5における所定のビット線DL(上記カラムア
ドレスC1を除くと有効)が第2Y選択回路10におい
て共通ビット線に結合される。
AS*1及びCAS*2がローレベルにアサートされる
順番はどちらが先であっても同様である。
の場合、データ入出力回路13における入力バッファな
どが活性化されることによりデータ書込み可能状態とさ
れ、上記第1カラムアドレスストローブ信号CAS1*
のアサートタイミング時にデータ外部端子TBから入力
されたデータDin1が、データMPX12及び第1Y
選択回路7を介して上記メモリセルアレイ5に伝達され
、ロウアドレスRと第1カラムアドレスC1とによって
特定されるメモリセルMSに書き込まれ、また、上記第
2カラムアドレスストローブ信号CAS2*のアサート
タイミング時にデータ外部端子TBから入力されたデー
タDin2が、データMPX12及び第2Y選択回路1
0を介して上記メモリセルアレイ5に伝達され、ロウア
ドレスRと第2カラムアドレスC2とによって特定され
るメモリセルMSに書き込まれる。
イレベルの場合には、データ入出力回路13における出
力バッファなどが活性化されることによりデータ読出し
可能状態とされ、第1カラムアドレスストローブ信号C
AS1*がローレベルにアサートされるタイミングで、
第1Y選択回路7にかかる共通ビット線がデータMPX
12を介してデータ入出力回路13に結合されることに
より、ロウアドレスRとカラムアドレスC1とによって
特定されるメモリセルMCの保持データが第1Y選択回
路7及びデータMPX12を介してデータ入出力回路1
3に伝達され、それが当該入出力回路13内の出力バッ
ファ、及びデータ外部端子TDを介することによりDo
ut1として外部出力される。また、第2カラムアドレ
スストローブ信号CAS2*がローレベルにアサートさ
れるタイミングで、第2Y選択回路10にかかる共通ビ
ット線がデータMPX12を介してデータ入出力回路1
3に結合されることにより、上記ロウアドレスRとカラ
ムアドレスC2とによって特定されるメモリセルMCの
保持データが第2Y選択回路10及びデータMPX12
を介してデータ入出力回路13に伝達され、それが当該
入出力回路13内の出力バッファ、及びデータ外部端子
TDを介することによりDout2として外部出力され
る。
ム選択系が1系統であったため、カラムアドレスストロ
ーブ信号の1サイクル期間で1本のビット線しか選択で
きないのに対して、本実施例DRAMにおいては、2系
統のカラム選択系を有しているため、タイミング的にオ
ーバラップした状態で個別的なビット線選択が可能とさ
れ、換言すれば、第1カラムアドレスストローブ信号C
AS1*がローレベルにアサートされている期間におい
て第2カラムアドレスストローブ信号CAS2*をアサ
ートすることができ、それにより、例えば2つのカラム
アドレスC1,C2にかかるビット線選択時間は従来よ
りも短縮され、読み書き動作の高速化が可能とされる。
の場合の動作タイミングが示される。
ウレベルにアサートされる期間において、第1カラムア
ドレスストローブ信号CAS1*、第2アドレスカラム
アドレスストローブ信号CAS2*がそれぞれ連続的に
アサートされる。例えばライトイネーブル信号WE*が
ローレベルにアサートされた書込み動作において、カラ
ムアドレスがC21,C12,C22の順に入力される
ものとした場合、第2カラムアドレスストローブ信号C
AS2*のアサートタイミングに同期して入力データD
in21の書込みが可能とされ、第1カラムアドレスス
トローブ信号CAS1*のアサートタイミングに同期し
て入力データDin12の書込みが可能とされ、さらに
第1カラムアドレスストローブ信号CAS1*のアサー
トタイミングに同期して入力データDin22の書込み
が可能とされる。この場合において、入力データDin
21,Din22は上記第2カラムアドレスストローブ
信号CAS2*のアサートタイミングに同期して書込み
可能とされるのであって、つまり、2系統のカラム選択
系を有することによって書込み可能とされるのであって
、従来のDRAMのようにカラム選択系を1系統しか有
さない場合には、図3に示されるタイミングでの当該入
力データDin21,Din22の書込みは到底不可能
とされる。すなわち、本実施例DRAMは、ページモー
ドにおいても高速動作が可能とされる。
ことができる。
異なるビット線選択を可能とする複数系統のカラム選択
系17A,17Bを有しているため、それらに互いに異
なるカラムアドレスが与えられる限りにおいて、タイミ
ング的にオーバラップした状態での個別的なビット線選
択が可能とされ、それにより、DRAM全体としてアド
レス選択時間の短縮が可能とされ、データの読み書き動
作の高速化が可能とされる。
データ外部端子を共有可能とするためのデータ切換え手
段としてデータMPX12を有しているため、外部端子
数の増大を阻止できる。
ドにおいても有効とされる。
のと異なるのは、第1カラム選択系17A,第2カラム
選択系17B毎に、それに対応するデータ外部端子TD
1,TD2を有する点である。データ入出力回路15,
16は、図1に示されるのと同様に、データ入力バッフ
ァや、データ出力バッファを含んで成る。第1Y選択回
路7にかかる共通ビット線はデータ入出力回路15を介
してデータ外部端子TD1に結合され、第2Y選択回路
10にかかる共通ビット線はデータ入出力回路16を介
してデータ外部端子TD2に結合される。このような構
成において、図1に示されるようなデータMPX12は
不要とされ、従って、コントローラ9Aは、図1のコン
トローラ9に比して上記データMPX12の動作制御機
能が省略されている。尚、その他の構成については、図
1に示されるのと同様とされるので、それについての詳
細な説明は省略する。
主要部における動作タイミングが示される。
系17B毎に、それに対応する専用のデータ外部端子T
D1,TD2を有し、データ外部端子TD1を介して読
出しデータDout1の出力が可能とされ、データ外部
端子TD2を介して読出しデータDout2の出力が可
能とされるので、図1に示される実施例に比べデータ出
力時間が制限されないという利点がある。
ル信号WE*をローレベルにアサートすることで、それ
ぞれのデータを書込みすることが可能であるので説明は
省略する。また、カラムアドレスストローブ信号CAS
*1とCAS*2を同時に(同じタイミングで)動作さ
せれば、従来のDRAMとして使用可能である。さらに
、必要としない入出力データ外部端子に該当するカラム
アドレスストローブ信号CAS*1又はCAS*2をハ
イレベルにアサートすることでマスク動作(データの書
込み及び読出しデータの出力動作を不可とする)が可能
である。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
択系17A,17Bを有するものについて説明したが、
そのようなカラム選択系を3系統以上設けるようにして
も良い。
スストローブ信号CAS1*と第2カラムアドレススト
ローブ信号CAS2*とを用いるものについて説明した
が、1系統のカラムアドレスストローブ信号を用いた場
合にも同様の効果を得ることができる。例えば、図6に
示されるように、1系統のカラムアドレスストローブ信
号CAS*の波形立ち下がりエッジと立ち上がりエッジ
とを利用し、当該波形立ち下がりエッジのタイミングに
同期して第1カラムアドレスC1を取り込み、当該波形
立ち上がりエッジのタイミングに同期して第2カラムア
ドレス信号C2を取り込むようにしても、上記実施例と
同様の効果を得ることができる。
2ビット若しくはそれ以上のメモリにおいても上記実施
例と同様の効果を得ることができる。
なされた発明をその背景となった利用分野であるDRA
Mについて説明したが、本発明はそれに限定されるもの
ではなく、読出し専用のリード・オンリ・メモリや、そ
の他の半導体記憶装置、さらにはシングルチップマイク
ロコンピュータなどのデータ処理装置に内蔵されるメモ
リにも本発明を適用できる。
するメモリセルをワード線とビット線とに結合して成る
メモリセルアレイを含む条件のものに適用することがで
きる。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
いに異なるビット線選択を可能とする複数系統のカラム
選択系により、タイミング的にオーバラップした状態で
の個別的なビット線選択が可能とされ、それにより、半
導体記憶装置全体としてアドレス選択時間の短縮が可能
とされるので、動作の高速化が達成される。
成ブロック図である。
の動作タイミング図である。
における動作タイミング図である。
構成ブロック図である。
の動作タイミング図である。
おける主要部の動作タイミング図である。
Claims (6)
- 【請求項1】 情報の蓄積を可能とするメモリセルを
ワード線とビット線とに結合して成るメモリセルアレイ
を含み、ロウアドレスに基づくワード線選択とカラムア
ドレスに基づくビット線選択とによって上記メモリセル
への情報の書込み又は情報の読出しを可能とする半導体
記憶装置において、単一のワード線選択に対して互いに
異なるビット線を選択する動作を全部又は一部において
重複するタイミングで可能とする複数系統のカラム選択
系を備えたことを特徴とする半導体記憶装置。 - 【請求項2】 上記複数系統のカラム選択系によって
データ外部端子を共有可能とするためのデータ切換え手
段を設けて成る請求項1記載の半導体記憶装置。 - 【請求項3】 上記カラム選択系毎にそれに対応する
データ外部端子を設けて成る請求項1記載の半導体記憶
装置。 - 【請求項4】 上記ロウアドレスとカラムアドレスと
を同一のアドレス外部端子より経時的に取り込むように
した請求項1,2又は3記載の半導体記憶装置。 - 【請求項5】 上記カラム選択系は、第1カラムアド
レスをデコードするための第1カラムデコーダと、この
第1カラムデコーダのデコード出力に基づいて上記メモ
リセルアレイの所定のビット線を共通ビット線に選択的
に結合させるための第1カラム選択回路と、上記第1カ
ラムアドレスに続いて取り込まれる第2カラムアドレス
をデコードするための第2カラムデコーダと、この第2
カラムデコーダのデコード出力に基づいて上記メモリセ
ルアレイの所定のビット線を共通ビット線に選択的に結
合させるための第2カラム選択回路とを含んで成る請求
項1,2,3又は4記載の半導体記憶装置。 - 【請求項6】 上記第1カラムアドレスの有効性を示
す第1カラムアドレスストローブ信号に基づいて当該第
1カラムアドレスの取り込みを制御すると共に、上記第
2カラムアドレスの有効性を示す第2カラムアドレスス
トローブ信号に基づいて当該第2カラムアドレスの取り
込みを制御するコントローラを含んで成る請求項5記載
の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05069791A JP3179791B2 (ja) | 1991-02-22 | 1991-02-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05069791A JP3179791B2 (ja) | 1991-02-22 | 1991-02-22 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04268288A true JPH04268288A (ja) | 1992-09-24 |
JP3179791B2 JP3179791B2 (ja) | 2001-06-25 |
Family
ID=12866106
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05069791A Expired - Fee Related JP3179791B2 (ja) | 1991-02-22 | 1991-02-22 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3179791B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09171685A (ja) * | 1995-10-27 | 1997-06-30 | Hyundai Electron Ind Co Ltd | メモリ装置 |
US6018478A (en) * | 1996-07-17 | 2000-01-25 | Nec Corporation | Random access memory with separate row and column designation circuits for reading and writing |
JP2000076845A (ja) * | 1998-08-28 | 2000-03-14 | Sony Corp | 記憶装置および記憶装置の制御方法 |
-
1991
- 1991-02-22 JP JP05069791A patent/JP3179791B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09171685A (ja) * | 1995-10-27 | 1997-06-30 | Hyundai Electron Ind Co Ltd | メモリ装置 |
US6018478A (en) * | 1996-07-17 | 2000-01-25 | Nec Corporation | Random access memory with separate row and column designation circuits for reading and writing |
JP2000076845A (ja) * | 1998-08-28 | 2000-03-14 | Sony Corp | 記憶装置および記憶装置の制御方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3179791B2 (ja) | 2001-06-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6381190B1 (en) | Semiconductor memory device in which use of cache can be selected | |
US7120754B2 (en) | Synchronous DRAM with selectable internal prefetch size | |
EP0646928B1 (en) | Synchronous dynamic random access memory | |
US5835443A (en) | High speed semiconductor memory with burst mode | |
US6118729A (en) | Synchronous semiconductor memory device | |
US7447109B2 (en) | Semiconductor storage device | |
JP2002216473A (ja) | 半導体メモリ装置 | |
US7596049B2 (en) | Semiconductor memory device with a plurality of bank groups each having a plurality of banks sharing a global line group | |
KR100290286B1 (ko) | 빠른 입출력 라인 프리차지 스킴을 구비한 반도체 메모리 장치 | |
US6023428A (en) | Integrated circuit device having a memory array with segmented bit lines and method of operation | |
JPH0636560A (ja) | 半導体記憶装置 | |
US6477082B2 (en) | Burst access memory with zero wait states | |
US6229758B1 (en) | Semiconductor memory device that can read out data faster than writing it | |
US6545936B1 (en) | Pipeline structure of memory for high-fast row-cycle | |
KR100261641B1 (ko) | 반도체 메모리 메모리 시스템 및 데이타 전송 시스템 | |
KR100405582B1 (ko) | 동기형 반도체 기억 장치 | |
KR20020075212A (ko) | 반도체 메모리 장치 및 정보 처리 시스템 | |
US6937537B2 (en) | Semiconductor memory with address decoding unit, and address loading method | |
JP3179791B2 (ja) | 半導体記憶装置 | |
US5986953A (en) | Input/output circuits and methods for testing integrated circuit memory devices | |
KR100549171B1 (ko) | 프리페치 구조를 사용하는 집적 메모리와 그 동작 방법 | |
KR100442225B1 (ko) | 고속 판독이 가능한 반도체 기억 장치 | |
US20020087805A1 (en) | Method of maintaining data coherency in late-select synchronous pipeline type semiconductor memory device and data coherency maintaining circuit therefor | |
US20050289293A1 (en) | Dual-port DRAM cell with simultaneous access | |
US6185132B1 (en) | Sensing current reduction device for semiconductor memory device and method therefor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010403 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080413 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090413 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090413 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100413 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |