JPH11203868A - シングル及びダブルデータ転送兼用の半導体メモリ装置 - Google Patents
シングル及びダブルデータ転送兼用の半導体メモリ装置Info
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- JPH11203868A JPH11203868A JP10181075A JP18107598A JPH11203868A JP H11203868 A JPH11203868 A JP H11203868A JP 10181075 A JP10181075 A JP 10181075A JP 18107598 A JP18107598 A JP 18107598A JP H11203868 A JPH11203868 A JP H11203868A
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Abstract
(57)【要約】 （修正有）
【課題】 生産性が上がり、生産コストダウンを図るこ
とができるシングル及びダブルデータ転送兼用の半導体
メモリ装置を提供する。 【解決手段】 シングルデータ転送モードでは一群のカ
ラムアドレスによりメモリセルをアクセスし、ダブルデ
ータ転送モードでは特定のカラムアドレスを除いた残余
のカラムアドレスによりアクセスし、第１のデータを第
１のグローバルデータラインGIOFに、第２のデータを第
２のグローバルデータラインGIOSに転送を行なう。ダブ
ルデータ転送モードでは、最終的に外部とデータ入出力
を行うデータラインDIOF、DIOSのデータを順次データに
変形して外部に伝送し、外部から順次入力されるデータ
を前記外部クロック信号の立ち上がり端部及び立ち下が
り端部それぞれに応答して、データラインDIOF、DIOSに
伝送する。
とができるシングル及びダブルデータ転送兼用の半導体
メモリ装置を提供する。 【解決手段】 シングルデータ転送モードでは一群のカ
ラムアドレスによりメモリセルをアクセスし、ダブルデ
ータ転送モードでは特定のカラムアドレスを除いた残余
のカラムアドレスによりアクセスし、第１のデータを第
１のグローバルデータラインGIOFに、第２のデータを第
２のグローバルデータラインGIOSに転送を行なう。ダブ
ルデータ転送モードでは、最終的に外部とデータ入出力
を行うデータラインDIOF、DIOSのデータを順次データに
変形して外部に伝送し、外部から順次入力されるデータ
を前記外部クロック信号の立ち上がり端部及び立ち下が
り端部それぞれに応答して、データラインDIOF、DIOSに
伝送する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に、シングルデータ転送（SINGLE DATARATE、
以下SDRと称する）モードとダブルデータ転送（DOUBLE
DATA RATE、以下DDRと称する）モードとを兼ね備え
る半導体メモリ装置に関するものである。
係り、特に、シングルデータ転送（SINGLE DATARATE、
以下SDRと称する）モードとダブルデータ転送（DOUBLE
DATA RATE、以下DDRと称する）モードとを兼ね備え
る半導体メモリ装置に関するものである。
【０００２】
【従来の技術】一般に、コンピュータシステムは、与え
られた作業に対する指令を実行するための中央処理装置
（CPU）と、CPUが要求するデータ、プログラムなどを保
存するための主メモリとを有している。したがって、コ
ンピュータシステムの性能向上のためには、CPUの動作
速度を速めることと、CPUが待機時間なしに動作し、主
メモリへのアクセス時間を可能なかぎり短くすることが
求められる。この要求に応えて、システムクロックに制
御されて動作し、主メモリへのアクセス時間が非常に短
い同期式DRAM（SDRAM）が出現するようになった。
られた作業に対する指令を実行するための中央処理装置
（CPU）と、CPUが要求するデータ、プログラムなどを保
存するための主メモリとを有している。したがって、コ
ンピュータシステムの性能向上のためには、CPUの動作
速度を速めることと、CPUが待機時間なしに動作し、主
メモリへのアクセス時間を可能なかぎり短くすることが
求められる。この要求に応えて、システムクロックに制
御されて動作し、主メモリへのアクセス時間が非常に短
い同期式DRAM（SDRAM）が出現するようになった。
【０００３】通常SDRAMは、システムクロックの遷移に
より生じるパルス信号に応答して動作が制御される。シ
ステムクロックの遷移によるパルス信号の発生方式は、
SDRモードとDDRモードとに類別される。SDRモードは、
システムクロックが"ハイ（HIGH）からロー（LOW）へ"
あるいは"ローからハイへ"の内いずれか一方向の遷移に
対してのみパルス信号を生じ、DRAM素子を動作せしめる
方式である。一方、DDRモードは、システムクロックが"
ハイからローへ"あるいは"ローからハイへ"の両方向の
遷移に対して共にパルス信号を生じ、DRAM素子を動作せ
しめる方式である。
より生じるパルス信号に応答して動作が制御される。シ
ステムクロックの遷移によるパルス信号の発生方式は、
SDRモードとDDRモードとに類別される。SDRモードは、
システムクロックが"ハイ（HIGH）からロー（LOW）へ"
あるいは"ローからハイへ"の内いずれか一方向の遷移に
対してのみパルス信号を生じ、DRAM素子を動作せしめる
方式である。一方、DDRモードは、システムクロックが"
ハイからローへ"あるいは"ローからハイへ"の両方向の
遷移に対して共にパルス信号を生じ、DRAM素子を動作せ
しめる方式である。
【０００４】DDRモードでは倍の周期でデータの出力あ
るいは入力動作が行われるため、広範な動作可能な周波
数帯域（BAND WIDTH）特性を有する。したがって、DDR
モードは超高速SDRAMを実現する上で非常に有効であ
る。しかし、DDRモードをチップ上に実現するには、設
計面積が増加するなどの問題が伴う。すなわち、まずDD
RモードはSDRモードに比べ２倍のデータを入出力するの
で、データラインの数が２倍となる。従って、チップサ
イズの増加は必然的である。そして、DDRモードでは、S
DRモードに比べて入力及び出力時にデータとクロック間
のセットアップ時間（set-up time）やデータ保持時間
（hold time）が大幅に短縮するので、外部クロックを
遅延させる補助回路が必須である。これらもメモリチッ
プサイズを大きくする要因になる。そこで、通常の設計
方式においては、特に超高速システムに使用されるメモ
リ素子に関してはDDRモードを採用する反面、そうでな
いメモリ素子に関してはSDRモードを採用している。
るいは入力動作が行われるため、広範な動作可能な周波
数帯域（BAND WIDTH）特性を有する。したがって、DDR
モードは超高速SDRAMを実現する上で非常に有効であ
る。しかし、DDRモードをチップ上に実現するには、設
計面積が増加するなどの問題が伴う。すなわち、まずDD
RモードはSDRモードに比べ２倍のデータを入出力するの
で、データラインの数が２倍となる。従って、チップサ
イズの増加は必然的である。そして、DDRモードでは、S
DRモードに比べて入力及び出力時にデータとクロック間
のセットアップ時間（set-up time）やデータ保持時間
（hold time）が大幅に短縮するので、外部クロックを
遅延させる補助回路が必須である。これらもメモリチッ
プサイズを大きくする要因になる。そこで、通常の設計
方式においては、特に超高速システムに使用されるメモ
リ素子に関してはDDRモードを採用する反面、そうでな
いメモリ素子に関してはSDRモードを採用している。
【０００５】
【発明が解決しようとする課題】ところが、従来より、
DDRモード及びSDRモードを採択する半導体メモリ装置
を、オプション（OPTION）方式を用いず、別々の素子と
して製品の製造工程を進めるために、生産性の面では効
率が劣化し、生産コストが上がるといった問題があっ
た。
DDRモード及びSDRモードを採択する半導体メモリ装置
を、オプション（OPTION）方式を用いず、別々の素子と
して製品の製造工程を進めるために、生産性の面では効
率が劣化し、生産コストが上がるといった問題があっ
た。
【０００６】そこで、本発明の目的は、SDRモード及びD
DRモードの両方に適用可能な半導体メモリ装置を提供す
ることにある。
DRモードの両方に適用可能な半導体メモリ装置を提供す
ることにある。
【０００７】
【課題を解決するための手段】前記本発明の目的を達成
するために、本発明は下記の如き特徴を有する。
するために、本発明は下記の如き特徴を有する。
【０００８】第１に、本発明の半導体メモリ装置は、ロ
ー及びカラムに配列される複数のメモリセルアレイを有
し、外部クロックに同期して動作する半導体メモリ装置
において、シングルデータ転送モードでは、一群のカラ
ムアドレスにより前記メモリセルとデータの入出力を行
い、ダブルデータ転送モードでは、特定のカラムアドレ
スを除いた残余の前記一群のカラムアドレスにより、第
１のデータを第１のグローバルデータラインを介して、
第２のデータを第２のグローバルデータラインを介し
て、前記メモリセルと入出力を行なうコア部と、外部と
データの入出力を行なう第１及び第２のデータライン
と、前記特定のカラムアドレスに応答して、前記コア部
の第１及び第２のグローバルデータラインと前記第１及
び第２のデータラインとの間のデータ伝送を制御する伝
送部と、ダブルデータ転送モードでは、前記第１及び第
２のデータラインのデータを順次データに変形して外部
に伝送し、外部から順次入力されるデータを前記外部ク
ロック信号の立ち上がり端部及び立ち下がり端部のそれ
ぞれに応答して、前記第１及び第２のデータラインに伝
送する入出力制御部とを備えることを特徴とする。
ー及びカラムに配列される複数のメモリセルアレイを有
し、外部クロックに同期して動作する半導体メモリ装置
において、シングルデータ転送モードでは、一群のカラ
ムアドレスにより前記メモリセルとデータの入出力を行
い、ダブルデータ転送モードでは、特定のカラムアドレ
スを除いた残余の前記一群のカラムアドレスにより、第
１のデータを第１のグローバルデータラインを介して、
第２のデータを第２のグローバルデータラインを介し
て、前記メモリセルと入出力を行なうコア部と、外部と
データの入出力を行なう第１及び第２のデータライン
と、前記特定のカラムアドレスに応答して、前記コア部
の第１及び第２のグローバルデータラインと前記第１及
び第２のデータラインとの間のデータ伝送を制御する伝
送部と、ダブルデータ転送モードでは、前記第１及び第
２のデータラインのデータを順次データに変形して外部
に伝送し、外部から順次入力されるデータを前記外部ク
ロック信号の立ち上がり端部及び立ち下がり端部のそれ
ぞれに応答して、前記第１及び第２のデータラインに伝
送する入出力制御部とを備えることを特徴とする。
【０００９】第２に、本発明の半導体メモリ装置のデコ
ーダは、所定のモード選択信号に基づき特定アドレスの
応答有無が決まる特定アドレス応答部と、前記特定アド
レス応答部の出力信号及び前記特定アドレスを除いた一
群のカラムアドレスに応答し、前記半導体メモリ装置の
ローまたはカラムを選択する選択信号を生じる選択信号
発生部とを備えることを特徴とする。
ーダは、所定のモード選択信号に基づき特定アドレスの
応答有無が決まる特定アドレス応答部と、前記特定アド
レス応答部の出力信号及び前記特定アドレスを除いた一
群のカラムアドレスに応答し、前記半導体メモリ装置の
ローまたはカラムを選択する選択信号を生じる選択信号
発生部とを備えることを特徴とする。
【００１０】第３に、本発明の出力伝送回路は、１つの
入力データを第１または第２のデータラインに出力する
出力伝送回路であって、特定アドレスの第１の論理状態
に応答し、前記入力データを前記第１のデータラインに
伝送するノーマル伝送部と、特定モードが選択される時
には、前記特定アドレスの第２の論理状態に応答し、入
力データを前記第２のデータラインに伝送する一方、前
記特定モードが選択されない時には、前記入力データを
伝送しない選択伝送部とを備えることを特徴とする。
入力データを第１または第２のデータラインに出力する
出力伝送回路であって、特定アドレスの第１の論理状態
に応答し、前記入力データを前記第１のデータラインに
伝送するノーマル伝送部と、特定モードが選択される時
には、前記特定アドレスの第２の論理状態に応答し、入
力データを前記第２のデータラインに伝送する一方、前
記特定モードが選択されない時には、前記入力データを
伝送しない選択伝送部とを備えることを特徴とする。
【００１１】第４に、本発明の入力ドライバーは、１つ
の入力データを第１または第２のデータラインに出力す
る入力ドライバーであって、特定モードが選択され、且
つ、特定アドレスがイネーブルされるときに、前記入力
データを第１のデータラインに伝送する第１の入力部
と、前記特定モードが選択され、且つ、前記特定アドレ
スの反転信号がイネーブルされるときに、前記入力デー
タを第２のデータラインに伝送する第２の入力部とを備
えることを特徴とする。
の入力データを第１または第２のデータラインに出力す
る入力ドライバーであって、特定モードが選択され、且
つ、特定アドレスがイネーブルされるときに、前記入力
データを第１のデータラインに伝送する第１の入力部
と、前記特定モードが選択され、且つ、前記特定アドレ
スの反転信号がイネーブルされるときに、前記入力デー
タを第２のデータラインに伝送する第２の入力部とを備
えることを特徴とする。
【００１２】第５に、本発明の入力マルチプレクサは、
共通の入力線を介して入力される１つの入力データまた
は順次入力される第１及び第２の入力データを外部クロ
ックに同期して、第１または第２のデータラインに出力
する入力マルチプレクサであって、第１の特定モードが
選択される時、前記外部クロックに同期された第１のク
ロック信号に同期して、前記入力データを前記第１のデ
ータラインに伝送する第１の伝送部と、第２の特定モー
ドが選択される時、前記外部クロックの立ち上がり端部
に同期された第１のクロック信号及び前記外部クロック
の立ち下がり端部に同期された第２のクロック信号に同
期して、前記第１及び第２の入力データを前記第１及び
第２のデータラインに伝送する第２の伝送部とを備える
ことを特徴とする。
共通の入力線を介して入力される１つの入力データまた
は順次入力される第１及び第２の入力データを外部クロ
ックに同期して、第１または第２のデータラインに出力
する入力マルチプレクサであって、第１の特定モードが
選択される時、前記外部クロックに同期された第１のク
ロック信号に同期して、前記入力データを前記第１のデ
ータラインに伝送する第１の伝送部と、第２の特定モー
ドが選択される時、前記外部クロックの立ち上がり端部
に同期された第１のクロック信号及び前記外部クロック
の立ち下がり端部に同期された第２のクロック信号に同
期して、前記第１及び第２の入力データを前記第１及び
第２のデータラインに伝送する第２の伝送部とを備える
ことを特徴とする。
【００１３】第６に、本発明の出力マルチプレクサは、
第１及び第２の入力データラインを介して入力される第
１及び第２の入力データを外部クロックに同期して、共
通出力線に出力する出力マルチプレクサであって、第１
の特定モードまたは第２の特定モードで前記外部クロッ
クの立ち上がり端部に同期し、前記第１の入力データを
前記共通出力線に伝送するノーマル出力マルチプレクサ
部と、第２の特定モードで前記外部クロックの立ち下が
り端部に同期し、前記第２の入力データを前記共通出力
線に伝送する選択出力マルチプレクサ部とを備えること
を特徴とする。
第１及び第２の入力データラインを介して入力される第
１及び第２の入力データを外部クロックに同期して、共
通出力線に出力する出力マルチプレクサであって、第１
の特定モードまたは第２の特定モードで前記外部クロッ
クの立ち上がり端部に同期し、前記第１の入力データを
前記共通出力線に伝送するノーマル出力マルチプレクサ
部と、第２の特定モードで前記外部クロックの立ち下が
り端部に同期し、前記第２の入力データを前記共通出力
線に伝送する選択出力マルチプレクサ部とを備えること
を特徴とする。
【００１４】
【発明の実施の形態】以下、本発明の好適な実施の形態
を添付した図面に基づき詳細に説明する。しかし、本発
明の実施の形態は種々の相異なる形態に変形でき、本発
明の範囲が下記の実施の形態に限定されるものと解釈す
ることはできない。以下に説明する実施の形態は、当業
界において通常の知識を有した者に対して、本発明をさ
らに完全に説明するために提供されるものに過ぎない。
を添付した図面に基づき詳細に説明する。しかし、本発
明の実施の形態は種々の相異なる形態に変形でき、本発
明の範囲が下記の実施の形態に限定されるものと解釈す
ることはできない。以下に説明する実施の形態は、当業
界において通常の知識を有した者に対して、本発明をさ
らに完全に説明するために提供されるものに過ぎない。
【００１５】１．データパス 図１は、本実施の形態の汎用データ転送モードを備えた
半導体メモリ装置のデータパスを概略的に示す図面であ
って、特定の場合のデータパスを表す。図１では、説明
の簡便性のために、一本のカラム選択ラインが選択さ
れ、一本のカラム選択ラインには一本のビットライン対
が対応する構造を例に取って説明する。
半導体メモリ装置のデータパスを概略的に示す図面であ
って、特定の場合のデータパスを表す。図１では、説明
の簡便性のために、一本のカラム選択ラインが選択さ
れ、一本のカラム選択ラインには一本のビットライン対
が対応する構造を例に取って説明する。
【００１６】本実施の形態では、特定カラムアドレスCA
iが"ロー"状態の時には、第１のメモリセルアレイ117の
カラム選択ラインであるCSLFが"アクティブ"される一
方、特定カラムアドレスCAiが"ハイ"状態の時には、第
２のメモリセルアレイ119のカラム選択ラインであるCSL
Sが"アクティブ"される場合である。すなわち、SDRモー
ド動作においては、外部カラムアドレスによりCSLFもし
くはCSLSが選択され、DDRモードでは、外部カラムアド
レスによりCSLF及びCSLSが選択される。ここで、SDRモ
ードあるいはDDRモードかを選択する信号はモード選択
信号PSDRである。つまり、前記PSDRが"ハイ"の時にはSD
Rモードが選択され、前記PSDRが"ロー"の時にはDDRモー
ドが選択される。
iが"ロー"状態の時には、第１のメモリセルアレイ117の
カラム選択ラインであるCSLFが"アクティブ"される一
方、特定カラムアドレスCAiが"ハイ"状態の時には、第
２のメモリセルアレイ119のカラム選択ラインであるCSL
Sが"アクティブ"される場合である。すなわち、SDRモー
ド動作においては、外部カラムアドレスによりCSLFもし
くはCSLSが選択され、DDRモードでは、外部カラムアド
レスによりCSLF及びCSLSが選択される。ここで、SDRモ
ードあるいはDDRモードかを選択する信号はモード選択
信号PSDRである。つまり、前記PSDRが"ハイ"の時にはSD
Rモードが選択され、前記PSDRが"ロー"の時にはDDRモー
ドが選択される。
【００１７】図１を参照すれば、本実施の形態の半導体
メモリ装置は、コア部101、第１及び第２のデータライ
ンDIOF、DIOS、伝送部103、及び入出力制御部105を備え
る。説明への便宜上、前記特定カラムアドレスCAiが"ロ
ー"の場合を一例に、前記コア部101及び前記伝送部103
の動作を説明すれば、以下の通りである。
メモリ装置は、コア部101、第１及び第２のデータライ
ンDIOF、DIOS、伝送部103、及び入出力制御部105を備え
る。説明への便宜上、前記特定カラムアドレスCAiが"ロ
ー"の場合を一例に、前記コア部101及び前記伝送部103
の動作を説明すれば、以下の通りである。
【００１８】前記コア部101は、SDRモードで前記カラム
選択信号CSLFが活性化するによって、ローカルデータラ
インLIOF及びグローバルデータラインGIOFから形成され
るデータパスを介しデータの入出力が行われる。前記コ
ア部101は、DDRモードでは前記カラム選択信号CSLF及び
カラム選択信号CSLSが選択される。前記カラム選択信号
CSLFが選択されデータの入出力が行われるのはSDRモー
ドと同様である。そして、前記カラム選択信号CSLSが活
性化するによって、ローカルデータラインLIOS及びグロ
ーバルデータラインGIOSから形成されるデータパスを介
しデータの入出力が行われる。したがって、DDRモード
では２つのデータが入出力される。
選択信号CSLFが活性化するによって、ローカルデータラ
インLIOF及びグローバルデータラインGIOFから形成され
るデータパスを介しデータの入出力が行われる。前記コ
ア部101は、DDRモードでは前記カラム選択信号CSLF及び
カラム選択信号CSLSが選択される。前記カラム選択信号
CSLFが選択されデータの入出力が行われるのはSDRモー
ドと同様である。そして、前記カラム選択信号CSLSが活
性化するによって、ローカルデータラインLIOS及びグロ
ーバルデータラインGIOSから形成されるデータパスを介
しデータの入出力が行われる。したがって、DDRモード
では２つのデータが入出力される。
【００１９】前記伝送部103は、特定カラムアドレスCAi
に応答して、前記コア部101と前記第１及び第２のデー
タラインDIOF、DIOSとの間のデータ伝送を制御する。前
記伝送部103は、SDRモードの出力モードでは、前記GIOF
のデータを第１出力伝送回路107を介して第１のデータ
ラインDIOFに伝送する。そして、前記伝送部103は、SDR
モードの入力モードでは、前記第１のデータラインDIOF
のデータを第１入力ドライバー111を介して前記コア部1
01のメモリセルに保存する。
に応答して、前記コア部101と前記第１及び第２のデー
タラインDIOF、DIOSとの間のデータ伝送を制御する。前
記伝送部103は、SDRモードの出力モードでは、前記GIOF
のデータを第１出力伝送回路107を介して第１のデータ
ラインDIOFに伝送する。そして、前記伝送部103は、SDR
モードの入力モードでは、前記第１のデータラインDIOF
のデータを第１入力ドライバー111を介して前記コア部1
01のメモリセルに保存する。
【００２０】前記伝送部103は、DDRモードの出力モード
では、前記GIOFのデータを第１出力伝送回路107を介し
て第１のデータラインDIOFに伝送するが、これはSDRモ
ードの出力モードと同様である。また、前記伝送部103
は、DDRモードの出力モードでは、GIOSのデータを第２
出力伝送回路109を介して第２のデータラインDIOSに伝
送される。前記伝送部103は、DDRモードの入力モードで
は、前記第１のデータラインDIOFのデータを第１入力ド
ライバー111を介してGIOFに伝送し、最終的に前記コア
部101のメモリセルへ保存される。そして、前記伝送部1
03は、DDRモードの入力モードでは、前記第２のデータ
ラインDIOSのデータを第２入力ドライバー113を介してG
IOSに伝送し、最終的に前記コア部101のメモリセルへ保
存される。
では、前記GIOFのデータを第１出力伝送回路107を介し
て第１のデータラインDIOFに伝送するが、これはSDRモ
ードの出力モードと同様である。また、前記伝送部103
は、DDRモードの出力モードでは、GIOSのデータを第２
出力伝送回路109を介して第２のデータラインDIOSに伝
送される。前記伝送部103は、DDRモードの入力モードで
は、前記第１のデータラインDIOFのデータを第１入力ド
ライバー111を介してGIOFに伝送し、最終的に前記コア
部101のメモリセルへ保存される。そして、前記伝送部1
03は、DDRモードの入力モードでは、前記第２のデータ
ラインDIOSのデータを第２入力ドライバー113を介してG
IOSに伝送し、最終的に前記コア部101のメモリセルへ保
存される。
【００２１】前記入出力制御部105は、DDRモードの出力
モードでは、前記第１及び第２のデータラインDIOF、DI
OSのデータを順次データに変形し、外部へ伝送する。ま
た、前記入出力制御部105は、DDRモードの入力モードで
は、外部から順次入力されるデータを前記第１及び第２
のデータラインDIOF、DIOSに伝送する。
モードでは、前記第１及び第２のデータラインDIOF、DI
OSのデータを順次データに変形し、外部へ伝送する。ま
た、前記入出力制御部105は、DDRモードの入力モードで
は、外部から順次入力されるデータを前記第１及び第２
のデータラインDIOF、DIOSに伝送する。
【００２２】尚、前記特定カラムアドレスCAiが"ハイ"
の場合の前記コア部101及び前記伝送部103の動作は、以
下の前記コア部101及び前記伝送部103の詳細な構成及び
動作の説明から明らかなので、ここでは重複を省く。
の場合の前記コア部101及び前記伝送部103の動作は、以
下の前記コア部101及び前記伝送部103の詳細な構成及び
動作の説明から明らかなので、ここでは重複を省く。
【００２３】２．PSDR発生部 図２は、モード選択信号PSDR発生部の例を示す図面であ
る。
る。
【００２４】本実施の形態ではMOSトランジスタ201とヒ
ューズ203とを備える。前記MOSトランジスタ201は、ソ
ースが接地電圧VSSに電気的に連結されるNMOSトランジ
スタである。そして、前記MOSトランジスタ201のゲート
には電源電圧VCCが印加され、常に"ターンオン"にな
る。さらに、前記ヒューズ203は、第１の端子は前記電
源電圧VCCに電気的に連結され、第２の端子は前記MOSト
ランジスタ201のドレインと電気的に連結され、最終的
に前記モード選択信号PSDRを出力する。なお、前記ヒュ
ーズ203は、外部から切断可能である。したがって、前
記ヒューズを切断しない場合には、前記PSDRが"ハイ"状
態になり、SDRモードが選択される。一方、前記ヒュー
ズを切断する場合には、前記PSDRが"ロー"の状態にな
り、DDRモードが選択される。本実施の形態ではNMOSト
ランジスタ及びヒューズでモード選択信号部を構成して
いるが、PMOSトランジスタ及びヒューズでも構成可能で
あることは当業者にとって明らかであり、図２の回路に
限定されない。
ューズ203とを備える。前記MOSトランジスタ201は、ソ
ースが接地電圧VSSに電気的に連結されるNMOSトランジ
スタである。そして、前記MOSトランジスタ201のゲート
には電源電圧VCCが印加され、常に"ターンオン"にな
る。さらに、前記ヒューズ203は、第１の端子は前記電
源電圧VCCに電気的に連結され、第２の端子は前記MOSト
ランジスタ201のドレインと電気的に連結され、最終的
に前記モード選択信号PSDRを出力する。なお、前記ヒュ
ーズ203は、外部から切断可能である。したがって、前
記ヒューズを切断しない場合には、前記PSDRが"ハイ"状
態になり、SDRモードが選択される。一方、前記ヒュー
ズを切断する場合には、前記PSDRが"ロー"の状態にな
り、DDRモードが選択される。本実施の形態ではNMOSト
ランジスタ及びヒューズでモード選択信号部を構成して
いるが、PMOSトランジスタ及びヒューズでも構成可能で
あることは当業者にとって明らかであり、図２の回路に
限定されない。
【００２５】図１において前記コア部101はカラムデコ
ーダブロック115を有する。前記カラムデコーダブロッ
ク115は、SDRモードでは前記特定カラムアドレスCAiを
含む一群のカラムアドレスに応答し、前記半導体メモリ
装置のカラムを選択する。そして、前記カラムデコーダ
ブロック115は、DDRモードでは前記特定アドレスCAiを
除いた前記一群のカラムアドレスに応答して、前記半導
体メモリ装置のカラムを選択する。
ーダブロック115を有する。前記カラムデコーダブロッ
ク115は、SDRモードでは前記特定カラムアドレスCAiを
含む一群のカラムアドレスに応答し、前記半導体メモリ
装置のカラムを選択する。そして、前記カラムデコーダ
ブロック115は、DDRモードでは前記特定アドレスCAiを
除いた前記一群のカラムアドレスに応答して、前記半導
体メモリ装置のカラムを選択する。
【００２６】３．カラムデコーダ 図３は、図１のカラムデコーダブロック115のうち、第
１のメモリセルアレイ117に対応するカラムデコーダ300
を示す図面である。
１のメモリセルアレイ117に対応するカラムデコーダ300
を示す図面である。
【００２７】図３を参照すれば、前記カラムデコーダ30
0は、特定アドレス応答部301及びカラム選択部303を備
える。前記特定アドレス応答部301は、SDRモード、すな
わち、PSDRが"ハイ"の時には、前記特定カラムアドレス
CAiの第１の論理状態に応答する。図３の実施の形態は
前記CAiが"ロー"のとき（すなわち、／CAiが"ハイ"の
時）、出力端N302の信号が"ハイ"に活性化される。そし
て、前記特定アドレス応答部301は、DDRモード、すなわ
ち、PSDRが"ロー"の時には前記／CAiに応答しない。つ
まり、前記／CAiの論理状態と無関係に出力端N302の信
号は"ハイ"になる。
0は、特定アドレス応答部301及びカラム選択部303を備
える。前記特定アドレス応答部301は、SDRモード、すな
わち、PSDRが"ハイ"の時には、前記特定カラムアドレス
CAiの第１の論理状態に応答する。図３の実施の形態は
前記CAiが"ロー"のとき（すなわち、／CAiが"ハイ"の
時）、出力端N302の信号が"ハイ"に活性化される。そし
て、前記特定アドレス応答部301は、DDRモード、すなわ
ち、PSDRが"ロー"の時には前記／CAiに応答しない。つ
まり、前記／CAiの論理状態と無関係に出力端N302の信
号は"ハイ"になる。
【００２８】前記カラム選択部303は、前記特定アドレ
ス応答部301の出力N302信号及び前記特定カラムアドレ
スCAiを除いた残余の一群のカラムアドレスCAj、CAk、C
Alに応答して、前記半導体メモリ装置のカラムを選択す
るカラム選択信号CSLFを生じる。図３の実施の形態につ
き説明すれば、以下の通りである。前記特定アドレス応
答部301の出力N302信号が"ハイ"の時、前記CAj、CAk、C
Alが"ハイ"の状態を有する場合に、前記カラム選択信号
CSLFが"ハイ"になり、１つのカラムを選択する。
ス応答部301の出力N302信号及び前記特定カラムアドレ
スCAiを除いた残余の一群のカラムアドレスCAj、CAk、C
Alに応答して、前記半導体メモリ装置のカラムを選択す
るカラム選択信号CSLFを生じる。図３の実施の形態につ
き説明すれば、以下の通りである。前記特定アドレス応
答部301の出力N302信号が"ハイ"の時、前記CAj、CAk、C
Alが"ハイ"の状態を有する場合に、前記カラム選択信号
CSLFが"ハイ"になり、１つのカラムを選択する。
【００２９】図４は、図１のカラムデコーダブロック11
5の第２のメモリセルアレイ119のカラムデコーダ400の
例を示す図面である。
5の第２のメモリセルアレイ119のカラムデコーダ400の
例を示す図面である。
【００３０】図４のカラムデコーダ400は、図３のカラ
ムデコーダ300とほぼ同一の構造になっている。但し、
特定アドレス応答部401は、SDRモードで前記CAiが"ハ
イ"の時に、その出力が"ハイ"になる。また前記カラム
デコーダ400の出力信号CSLSは、前記第２のメモリセル
アレイ119のカラムを選択する。
ムデコーダ300とほぼ同一の構造になっている。但し、
特定アドレス応答部401は、SDRモードで前記CAiが"ハ
イ"の時に、その出力が"ハイ"になる。また前記カラム
デコーダ400の出力信号CSLSは、前記第２のメモリセル
アレイ119のカラムを選択する。
【００３１】図１の前記伝送部103は、第１及び第２出
力伝送回路107、109と第１及び第１入力ドライバー11
1、113とを備える。前記第１出力伝送回路107は、SDRモ
ードでは、前記CAiの第１の論理状態に応答して、前記G
IOFのデータを前記第１のデータラインDIOFに伝送す
る。本実施の形態において前記CAiの第１の論理状態は"
ロー"状態を表す。そして、前記第１出力伝送回路107
は、DDRモードでは、前記コア部101のGIOFのデータを前
記CAiの第１の論理状態に応答して前記DIOFへ、第２の
論理状態に応答して前記DIOSへ伝送する。本実施の形態
において前記CAiの第２の論理状態は"ハイ"の状態を表
す。
力伝送回路107、109と第１及び第１入力ドライバー11
1、113とを備える。前記第１出力伝送回路107は、SDRモ
ードでは、前記CAiの第１の論理状態に応答して、前記G
IOFのデータを前記第１のデータラインDIOFに伝送す
る。本実施の形態において前記CAiの第１の論理状態は"
ロー"状態を表す。そして、前記第１出力伝送回路107
は、DDRモードでは、前記コア部101のGIOFのデータを前
記CAiの第１の論理状態に応答して前記DIOFへ、第２の
論理状態に応答して前記DIOSへ伝送する。本実施の形態
において前記CAiの第２の論理状態は"ハイ"の状態を表
す。
【００３２】そして、前記第２出力伝送回路109は、SDR
モードでは、前記CAiの第２の論理状態に応答して前記
コア部101のGIOSのデータを前記DIOFに伝送する。ま
た、前記第２出力伝送回路109は、DDRモードでは、前記
コア部101のGIOSのデータを前記CAiの第２の論理状態に
応答して前記DIOFに、第１の論理状態に応答して前記DI
OSに伝送する。
モードでは、前記CAiの第２の論理状態に応答して前記
コア部101のGIOSのデータを前記DIOFに伝送する。ま
た、前記第２出力伝送回路109は、DDRモードでは、前記
コア部101のGIOSのデータを前記CAiの第２の論理状態に
応答して前記DIOFに、第１の論理状態に応答して前記DI
OSに伝送する。
【００３３】さらに、前記第１入力ドライバー111は、S
DRモードもしくはDDRモードでは、前記DIOFのデータを
前記CAiの第１の論理状態に応答して前記GIOFに、第２
の論理状態に応答して前記GIOSに伝送する。前記第２入
力ドライバー113は、DDRモードでは前記CAiの第２の論
理状態に応答して前記DIOSのデータを前記GIOFに、前記
CAiの第１の論理状態に応答して前記DIOSのデータを前
記GIOSに伝送する。そして、前記第2入力ドライバー111
は、SDRモードではデータを伝送しない。
DRモードもしくはDDRモードでは、前記DIOFのデータを
前記CAiの第１の論理状態に応答して前記GIOFに、第２
の論理状態に応答して前記GIOSに伝送する。前記第２入
力ドライバー113は、DDRモードでは前記CAiの第２の論
理状態に応答して前記DIOSのデータを前記GIOFに、前記
CAiの第１の論理状態に応答して前記DIOSのデータを前
記GIOSに伝送する。そして、前記第2入力ドライバー111
は、SDRモードではデータを伝送しない。
【００３４】４．出力伝送回路 図５は、図１の第１出力伝送回路107の例を示す図面で
ある。図５を参照して前記第１出力伝送回路107を具体
的に説明すれば、以下の通りである。
ある。図５を参照して前記第１出力伝送回路107を具体
的に説明すれば、以下の通りである。
【００３５】前記第１出力伝送回路107は、ノーマル伝
送部501及び選択伝送部503を備える。前記ノーマル伝送
部501は、前記CAiの"ロー"状態に応答して前記GIOFのデ
ータを前記DIOFに伝送する。すなわち、前記CAiの反転
信号の／CAiが"ハイ"になると、前記／CAiの遅延信号／
CADiが"ハイ"になる。このとき、前記GIOFが"ハイ"レベ
ルであれば、PMOSトランジスタ509が"ターンオン"にな
り、前記DIOFは"ハイ"になる。そして、前記GIOFが"ロ
ー"レベルであれば、NMOSトランジスタ511が"ターンオ
ン"になり、前記DIOFは"ロー"になる。
送部501及び選択伝送部503を備える。前記ノーマル伝送
部501は、前記CAiの"ロー"状態に応答して前記GIOFのデ
ータを前記DIOFに伝送する。すなわち、前記CAiの反転
信号の／CAiが"ハイ"になると、前記／CAiの遅延信号／
CADiが"ハイ"になる。このとき、前記GIOFが"ハイ"レベ
ルであれば、PMOSトランジスタ509が"ターンオン"にな
り、前記DIOFは"ハイ"になる。そして、前記GIOFが"ロ
ー"レベルであれば、NMOSトランジスタ511が"ターンオ
ン"になり、前記DIOFは"ロー"になる。
【００３６】また、前記選択伝送部503は、DDRモードで
は前記CAiの"ハイ"状態に応答して、前記GIOFのデータ
を前記DIOSに伝送する。すなわち、前記CAiが"ハイ"に
なると、前記CAiの遅延信号CADiが"ハイ"になる。この
とき、前記GIOFが"ハイ"レベルであれば、PMOSトランジ
スタ513が"ターンオン"になり、前記DIOSは"ハイ"にな
る。なお、前記GIOFが"ロー"レベルであれば、NMOSトラ
ンジスタ515が"ターンオン"になり、前記DIOSは"ロー"
になる。そして前記GIOFが"ロー"レベルであれば、前記
NMOSトランジスタ515はSDRモードで"ターンオフ"にな
る。
は前記CAiの"ハイ"状態に応答して、前記GIOFのデータ
を前記DIOSに伝送する。すなわち、前記CAiが"ハイ"に
なると、前記CAiの遅延信号CADiが"ハイ"になる。この
とき、前記GIOFが"ハイ"レベルであれば、PMOSトランジ
スタ513が"ターンオン"になり、前記DIOSは"ハイ"にな
る。なお、前記GIOFが"ロー"レベルであれば、NMOSトラ
ンジスタ515が"ターンオン"になり、前記DIOSは"ロー"
になる。そして前記GIOFが"ロー"レベルであれば、前記
NMOSトランジスタ515はSDRモードで"ターンオフ"にな
る。
【００３７】したがって、前記PSDRが"ハイ"レベルで、
且つ前記CAiが"ロー"のとき、前記GIOFのデータは第１
のデータラインDIOFに伝送される。そして、前記PSDR
が"ロー"レベルで、且つ前記CAiが"ロー"のとき、前記G
IOFのデータは第１のデータラインDIOFに伝送される。
前記PSDRが"ロー"レベルで、且つ前記CAiが"ハイ"のと
き、前記GIOFのデータは第２のデータラインDIOSに伝送
される。
且つ前記CAiが"ロー"のとき、前記GIOFのデータは第１
のデータラインDIOFに伝送される。そして、前記PSDR
が"ロー"レベルで、且つ前記CAiが"ロー"のとき、前記G
IOFのデータは第１のデータラインDIOFに伝送される。
前記PSDRが"ロー"レベルで、且つ前記CAiが"ハイ"のと
き、前記GIOFのデータは第２のデータラインDIOSに伝送
される。
【００３８】前記選択伝送部503は、モード選択部505及
び選択データ伝送部507を備える。前記モード選択部505
は、PSDR及びCAiの遅延信号であるCADiを入力信号とす
る。SDRモード、すなわち、前記PSDRが"ロー"のとき、
前記CAiが"ハイ"になると、前記モード選択部505の出力
N506信号が"ハイ"に活性化される。そして、前記選択デ
ータ伝送部507は、前記モード選択部505の出力N506信号
が"ハイ"に活性化されると、前記GIOFのデータを前記第
２のデータラインDIOSに伝送する。
び選択データ伝送部507を備える。前記モード選択部505
は、PSDR及びCAiの遅延信号であるCADiを入力信号とす
る。SDRモード、すなわち、前記PSDRが"ロー"のとき、
前記CAiが"ハイ"になると、前記モード選択部505の出力
N506信号が"ハイ"に活性化される。そして、前記選択デ
ータ伝送部507は、前記モード選択部505の出力N506信号
が"ハイ"に活性化されると、前記GIOFのデータを前記第
２のデータラインDIOSに伝送する。
【００３９】図６は、図１の第２出力伝送回路109の例
を示す図面である。これを参照して前記第２出力伝送回
路109を具体的に説明すれば、以下の通りである。
を示す図面である。これを参照して前記第２出力伝送回
路109を具体的に説明すれば、以下の通りである。
【００４０】前記第２出力伝送回路109は、ノーマル伝
送部601及び選択伝送部603を備える。前記ノーマル伝送
部601は、前記CAiの"ハイ"に応答して前記GIOSのデータ
を前記DIOFに伝送する。すなわち、前記CAiが"ハイ"に
なると、前記CAiの遅延信号CADiが"ハイ"になる。この
とき、前記GIOSが"ハイ"レベルであれば、PMOSトランジ
スタ609が"ターンオン"になり、前記DIOFは"ハイ"にな
る。そして、前記GIOSが"ロー"レベルであれば、NMOSト
ランジスタ611が"ターンオン"になり、前記DIOFは"ロ
ー"になる。
送部601及び選択伝送部603を備える。前記ノーマル伝送
部601は、前記CAiの"ハイ"に応答して前記GIOSのデータ
を前記DIOFに伝送する。すなわち、前記CAiが"ハイ"に
なると、前記CAiの遅延信号CADiが"ハイ"になる。この
とき、前記GIOSが"ハイ"レベルであれば、PMOSトランジ
スタ609が"ターンオン"になり、前記DIOFは"ハイ"にな
る。そして、前記GIOSが"ロー"レベルであれば、NMOSト
ランジスタ611が"ターンオン"になり、前記DIOFは"ロ
ー"になる。
【００４１】また、前記選択伝送部603は、DDRモードで
は前記CAiの"ロー"状態に応答して、前記GIOSのデータ
を前記DIOSに伝送する。すなわち、前記／CAiが"ハイ"
になると、前記CADiが"ハイ"になる。このとき、前記GI
OSが"ハイ"レベルであれば、PMOSトランジスタ613が"タ
ーンオン"になり、前記DIOSは"ハイ"になる。なお、前
記GIOSが"ロー"レベルであれば、NMOSトランジスタ615
が"ターンオン"になり、前記DIOSは"ロー"になる。そし
て、前記選択伝送部603は、SDRモードではデータを伝送
しない。
は前記CAiの"ロー"状態に応答して、前記GIOSのデータ
を前記DIOSに伝送する。すなわち、前記／CAiが"ハイ"
になると、前記CADiが"ハイ"になる。このとき、前記GI
OSが"ハイ"レベルであれば、PMOSトランジスタ613が"タ
ーンオン"になり、前記DIOSは"ハイ"になる。なお、前
記GIOSが"ロー"レベルであれば、NMOSトランジスタ615
が"ターンオン"になり、前記DIOSは"ロー"になる。そし
て、前記選択伝送部603は、SDRモードではデータを伝送
しない。
【００４２】したがって、前記PSDRが"ハイ"レベルで、
且つ前記CAiが"ハイ"のとき、前記GIOSのデータは第１
のデータラインDIOFに伝送される。また、前記PSDRが"
ロー"レベルで、且つ前記CAiが"ハイ"のとき、前記GIOS
のデータは第１のデータラインDIOFに伝送される。前記
PSDRが"ロー"レベルで、且つ前記CAiが"ロー"のとき、
前記GIOSのデータは第２のデータラインDIOSに伝送され
る。
且つ前記CAiが"ハイ"のとき、前記GIOSのデータは第１
のデータラインDIOFに伝送される。また、前記PSDRが"
ロー"レベルで、且つ前記CAiが"ハイ"のとき、前記GIOS
のデータは第１のデータラインDIOFに伝送される。前記
PSDRが"ロー"レベルで、且つ前記CAiが"ロー"のとき、
前記GIOSのデータは第２のデータラインDIOSに伝送され
る。
【００４３】前記選択伝送部603は、モード選択部605及
び選択データ伝送部607を備える。前記モード選択部605
は、PSDR及び／CAiの遅延信号である／CADiを入力信号
とする。SDRモード、すなわち、前記PSDRが"ロー"のと
き、前記／CAiが"ハイ"になると、前記モード選択部605
の出力N606信号が"ハイ"に活性化される。そして、前記
選択データ伝送部607は、前記モード選択部605の出力N6
06信号が"ハイ"に活性化されると、前記GIOSのデータを
前記第２のデータラインDIOSに伝送する。
び選択データ伝送部607を備える。前記モード選択部605
は、PSDR及び／CAiの遅延信号である／CADiを入力信号
とする。SDRモード、すなわち、前記PSDRが"ロー"のと
き、前記／CAiが"ハイ"になると、前記モード選択部605
の出力N606信号が"ハイ"に活性化される。そして、前記
選択データ伝送部607は、前記モード選択部605の出力N6
06信号が"ハイ"に活性化されると、前記GIOSのデータを
前記第２のデータラインDIOSに伝送する。
【００４４】５．入力ドライバー 図７は、図１の第１入力ドライバー111の例を示す図面
である。
である。
【００４５】図７を参照すれば、前記第１入力ドライバ
ー111は、第１の入力部701及び第２の入力部703を備え
る。前記第１の入力部701は、前記CAiの第１の論理状態
に応答して、前記DIOFのデータを前記GIOFに伝送する。
すなわち、前記／CAiが"ハイ"で、且つ前記DIOFが"ハ
イ"レベルであれば、PMOSトランジスタ705が"ターンオ
ン"になり、前記GIOFは"ハイ"になる。そして、前記／C
Aiが"ハイ"で、且つ前記DIOFが"ロー"レベルであれば、
NMOSトランジスタ707が"ターンオン"になり、前記GIOF
は"ロー"になる。前記第２の入力部703は、前記CAiの第
２の論理状態に応答して、前記DIOFのデータを前記GIOS
に伝送する。すなわち、前記CAiが"ハイ"で、且つ前記D
IOFが"ハイ"レベルであれば、PMOSトランジスタ709が"
ターンオン"になり、前記GIOSは"ハイ"になる。そし
て、前記CAiが"ハイ"で、且つ前記DIOFが"ロー"レベル
であれば、NMOSトランジスタ711が"ターンオン"にな
り、前記GIOSは"ロー"になる。
ー111は、第１の入力部701及び第２の入力部703を備え
る。前記第１の入力部701は、前記CAiの第１の論理状態
に応答して、前記DIOFのデータを前記GIOFに伝送する。
すなわち、前記／CAiが"ハイ"で、且つ前記DIOFが"ハ
イ"レベルであれば、PMOSトランジスタ705が"ターンオ
ン"になり、前記GIOFは"ハイ"になる。そして、前記／C
Aiが"ハイ"で、且つ前記DIOFが"ロー"レベルであれば、
NMOSトランジスタ707が"ターンオン"になり、前記GIOF
は"ロー"になる。前記第２の入力部703は、前記CAiの第
２の論理状態に応答して、前記DIOFのデータを前記GIOS
に伝送する。すなわち、前記CAiが"ハイ"で、且つ前記D
IOFが"ハイ"レベルであれば、PMOSトランジスタ709が"
ターンオン"になり、前記GIOSは"ハイ"になる。そし
て、前記CAiが"ハイ"で、且つ前記DIOFが"ロー"レベル
であれば、NMOSトランジスタ711が"ターンオン"にな
り、前記GIOSは"ロー"になる。
【００４６】図８は、図１の第２入力ドライバー113の
例を示す図面である。
例を示す図面である。
【００４７】図８を参照すれば、前記第２入力ドライバ
ー113は、第１の入力部801及び第２の入力部803を備え
る。前記第１の入力部801は、DDRモードで前記CAiの第
２の論理状態に応答し、前記DIOSのデータを前記GIOFに
伝送する一方、SDRモードでは前記DIOSのデータを伝送
しない。前記第１の入力部801は、第１の制御部805及び
第１のデータ伝送部807を有する。前記第１の制御部805
は、DDRモードでCAiが"ハイ"のとき、その出力N806信号
が"ハイ"になる。そして、第１のデータ伝送部807は、
前記第１の制御部805の出力N806信号が"ハイ"にイネー
ブルされるとき、前記DIOSのデータを前記GIOFに伝送す
る。すなわち、前記PSDRが"ロー"であり、前記CAiが"ハ
イ"で、前記DIOSが"ハイ"レベルであれば、PMOSトラン
ジスタ809が"ターンオン"になり、前記GIOFは"ハイ"に
なる。そして、前記PSDRが"ロー"であり、前記CAiが"ハ
イ"で、前記DIOSが"ロー"レベルであれば、NMOSトラン
ジスタ811が"ターンオン"になり、前記GIOFは"ロー"に
なる。前記第２の入力部803は、DDRモードで前記CAiの
第１の論理状態に応答し、前記DIOSのデータを前記GIOS
に伝送する一方、SDRモードでは前記DIOSのデータを伝
送しない。前記第２の入力部803は、第２の制御部813及
び第２のデータ伝送部815を有する。前記第２の制御部8
13は、DDRモードで／CAiが"ハイ"のとき、その出力N814
信号が"ハイ"になる。そして、第２のデータ伝送部815
は、前記第２の制御部813の出力N814信号が"ハイ"にイ
ネーブルされるとき、前記DIOSのデータを前記GIOSに伝
送する。すなわち、前記PSDRが"ロー"であり、前記／CA
iが"ハイ"で、前記DIOSが"ハイ"レベルであれば、PMOS
トランジスタ817が"ターンオン"になり、前記GIOSは"ハ
イ"となる。そして、前記PSDRが"ロー"であり、前記／C
Aiが"ハイ"で、前記DIOSが"ロー"レベルであれば、NMOS
トランジスタ819が"ターンオン"になり、前記GIOSは"ロ
ー"となる。さらに、前記PSDRが"ハイ"の場合には、前
記PMOSトランジスタ809、817及び前記NMOSトランジスタ
811、819がいずれも"ターンオフ"になり、前記DIOSのデ
ータは前記GIOF及びGIOSに伝送されない。
ー113は、第１の入力部801及び第２の入力部803を備え
る。前記第１の入力部801は、DDRモードで前記CAiの第
２の論理状態に応答し、前記DIOSのデータを前記GIOFに
伝送する一方、SDRモードでは前記DIOSのデータを伝送
しない。前記第１の入力部801は、第１の制御部805及び
第１のデータ伝送部807を有する。前記第１の制御部805
は、DDRモードでCAiが"ハイ"のとき、その出力N806信号
が"ハイ"になる。そして、第１のデータ伝送部807は、
前記第１の制御部805の出力N806信号が"ハイ"にイネー
ブルされるとき、前記DIOSのデータを前記GIOFに伝送す
る。すなわち、前記PSDRが"ロー"であり、前記CAiが"ハ
イ"で、前記DIOSが"ハイ"レベルであれば、PMOSトラン
ジスタ809が"ターンオン"になり、前記GIOFは"ハイ"に
なる。そして、前記PSDRが"ロー"であり、前記CAiが"ハ
イ"で、前記DIOSが"ロー"レベルであれば、NMOSトラン
ジスタ811が"ターンオン"になり、前記GIOFは"ロー"に
なる。前記第２の入力部803は、DDRモードで前記CAiの
第１の論理状態に応答し、前記DIOSのデータを前記GIOS
に伝送する一方、SDRモードでは前記DIOSのデータを伝
送しない。前記第２の入力部803は、第２の制御部813及
び第２のデータ伝送部815を有する。前記第２の制御部8
13は、DDRモードで／CAiが"ハイ"のとき、その出力N814
信号が"ハイ"になる。そして、第２のデータ伝送部815
は、前記第２の制御部813の出力N814信号が"ハイ"にイ
ネーブルされるとき、前記DIOSのデータを前記GIOSに伝
送する。すなわち、前記PSDRが"ロー"であり、前記／CA
iが"ハイ"で、前記DIOSが"ハイ"レベルであれば、PMOS
トランジスタ817が"ターンオン"になり、前記GIOSは"ハ
イ"となる。そして、前記PSDRが"ロー"であり、前記／C
Aiが"ハイ"で、前記DIOSが"ロー"レベルであれば、NMOS
トランジスタ819が"ターンオン"になり、前記GIOSは"ロ
ー"となる。さらに、前記PSDRが"ハイ"の場合には、前
記PMOSトランジスタ809、817及び前記NMOSトランジスタ
811、819がいずれも"ターンオフ"になり、前記DIOSのデ
ータは前記GIOF及びGIOSに伝送されない。
【００４８】６．入出力制御部 図１の入出力制御部105は、出力マルチプレクサ121及び
入力マルチプレクサ123を備える。前記出力マルチプレ
クサ121は、SDRモードでは、前記DIOFのデータを前記外
部クロックCLKに同期して最終的に外部へ出力する。そ
して、前記出力マルチプレクサ121は、DDRモードでは、
前記DIOF及びDIOSのデータを前記外部クロックCLKの立
ち上がり端部及び立ち下がり端部に応答して順次出力す
る。前記入力マルチプレクサ123は、SDRモードでは、外
部から入力されるデータを前記外部クロックCLKに同期
して前記DIOFに伝送する一方、DDRモードでは、外部か
ら入力される第１及び第２の入力データを前記外部クロ
ックCLKの立ち上り端部及び立ち下り端部に応答して、
前記DIOF及びDIOSへそれぞれ伝送する。
入力マルチプレクサ123を備える。前記出力マルチプレ
クサ121は、SDRモードでは、前記DIOFのデータを前記外
部クロックCLKに同期して最終的に外部へ出力する。そ
して、前記出力マルチプレクサ121は、DDRモードでは、
前記DIOF及びDIOSのデータを前記外部クロックCLKの立
ち上がり端部及び立ち下がり端部に応答して順次出力す
る。前記入力マルチプレクサ123は、SDRモードでは、外
部から入力されるデータを前記外部クロックCLKに同期
して前記DIOFに伝送する一方、DDRモードでは、外部か
ら入力される第１及び第２の入力データを前記外部クロ
ックCLKの立ち上り端部及び立ち下り端部に応答して、
前記DIOF及びDIOSへそれぞれ伝送する。
【００４９】図９は、図１の出力マルチプレクサ121の
例を示す図面である。
例を示す図面である。
【００５０】図９を参照すれば、前記出力マルチプレク
サ121は、ノーマル出力マルチプレクサ部901及び選択出
力マルチプレクサ部903を備える。そして、前記ノーマ
ル出力マルチプレクサ部901は、制御信号発生部907及び
伝送ゲート909を備える。前記制御信号発生部907は、SD
Rモードで、つまり、PSDRが"ハイ"のときはCLKDQに同期
し、その出力N908信号が"ロー"になる。前記CLKDQは、S
DRモードで外部クロックCLKに同期して発生する信号で
ある。そして、前記制御信号発生部907は、DDRモード
で、つまり、PSDRが"ロー"のときはCLKDQFに同期し、そ
の出力N908信号が"ロー"になる。前記CLKDQFは、DDRモ
ードで外部クロックCLKの立ち上がり端部に同期して発
生する信号である。また、前記伝送ゲート909は、前記
制御信号発生部907の出力N908信号が"ロー"になると
き、前記DIOFのデータを伝送する。結局前記DIOFのデー
タは、SDRモードで外部クロックCLKに同期するか、ある
いはDDRモードで外部クロックCLKの立ち上がり端部に同
期して、前記DIOFのデータを最終的に外部のデータライ
ンDOIへ伝送する。
サ121は、ノーマル出力マルチプレクサ部901及び選択出
力マルチプレクサ部903を備える。そして、前記ノーマ
ル出力マルチプレクサ部901は、制御信号発生部907及び
伝送ゲート909を備える。前記制御信号発生部907は、SD
Rモードで、つまり、PSDRが"ハイ"のときはCLKDQに同期
し、その出力N908信号が"ロー"になる。前記CLKDQは、S
DRモードで外部クロックCLKに同期して発生する信号で
ある。そして、前記制御信号発生部907は、DDRモード
で、つまり、PSDRが"ロー"のときはCLKDQFに同期し、そ
の出力N908信号が"ロー"になる。前記CLKDQFは、DDRモ
ードで外部クロックCLKの立ち上がり端部に同期して発
生する信号である。また、前記伝送ゲート909は、前記
制御信号発生部907の出力N908信号が"ロー"になると
き、前記DIOFのデータを伝送する。結局前記DIOFのデー
タは、SDRモードで外部クロックCLKに同期するか、ある
いはDDRモードで外部クロックCLKの立ち上がり端部に同
期して、前記DIOFのデータを最終的に外部のデータライ
ンDOIへ伝送する。
【００５１】さらに、前記選択出力マルチプレクサ部90
3は、制御信号発生部911及び伝送ゲート913を備える。
前記制御信号発生部911は、DDRモードで、つまり、PSDR
が"ロー"のときはCLKDQSに同期し、その出力N912信号
が"ロー"になる。前記CLKDQSは、DDRモードで外部クロ
ックCLKの立ち下がり端部に同期して発生する信号であ
る。そして、前記伝送ゲート913は、前記制御信号発生
部911の出力N912信号が"ロー"になるとき、前記DIOSの
データを伝送する。結局、前記DIOSのデータは、DDRモ
ードで外部クロックCLKの立ち下がり端部に同期し、前
記DIOSのデータを最終的に外部のデータラインDOIへ伝
送する。また、前記ノーマル出力マルチプレクサ部901
及び前記選択出力マルチプレクサ部903の共通出力端N91
0のレベルはバッファ905を介して前記DOIに出力され
る。
3は、制御信号発生部911及び伝送ゲート913を備える。
前記制御信号発生部911は、DDRモードで、つまり、PSDR
が"ロー"のときはCLKDQSに同期し、その出力N912信号
が"ロー"になる。前記CLKDQSは、DDRモードで外部クロ
ックCLKの立ち下がり端部に同期して発生する信号であ
る。そして、前記伝送ゲート913は、前記制御信号発生
部911の出力N912信号が"ロー"になるとき、前記DIOSの
データを伝送する。結局、前記DIOSのデータは、DDRモ
ードで外部クロックCLKの立ち下がり端部に同期し、前
記DIOSのデータを最終的に外部のデータラインDOIへ伝
送する。また、前記ノーマル出力マルチプレクサ部901
及び前記選択出力マルチプレクサ部903の共通出力端N91
0のレベルはバッファ905を介して前記DOIに出力され
る。
【００５２】図１０は、図１の入力マルチプレクサ123
の例を示す図面である。
の例を示す図面である。
【００５３】図１０を参照すれば、前記入力マルチプレ
クサ121は、第１の伝送部1001及び第２の伝送部1003を
備える。そして、前記第１の伝送部1001は、前記PSDR
が"ハイ"で、且つPCLKが"ハイ"に活性化されるとき、外
部入力データラインDIのデータを前記DIOFに伝送する。
前記PCLKは、SDRモードで外部クロックCLKに同期して発
生する信号である。
クサ121は、第１の伝送部1001及び第２の伝送部1003を
備える。そして、前記第１の伝送部1001は、前記PSDR
が"ハイ"で、且つPCLKが"ハイ"に活性化されるとき、外
部入力データラインDIのデータを前記DIOFに伝送する。
前記PCLKは、SDRモードで外部クロックCLKに同期して発
生する信号である。
【００５４】前記第２の伝送部1003は、伝送ラッチ部10
05及び出力伝送部1007を備える。前記伝送ラッチ部1005
は、前記PSDRが"ロー"で、且つCLKDIFが"ハイ"に活性化
されるとき、外部入力データラインDIのデータをラッチ
して出力する。前記CLKDIFは、DDRモードで外部クロッ
クCLKの立ち上がり端部に同期して発生する信号であ
る。前記出力伝送部1007は、前記PSDRが"ロー"で、且つ
CLKDISが"ハイ"に活性化されるとき、前記伝送ラッチ部
1005の出力N1006信号を前記DIOFに出力する。そして、
この時に入力される前記DIのデータは前記DIOSに出力さ
れる。ここで、前記CLKDISは、DDRモードで外部クロッ
クCLKの立ち下がり端部に同期して発生する信号であ
る。従って、DDRモードではDIを介して先に入力される
第１の入力データは前記DIOFに伝送され、相次いで入力
される第２の入力データは前記DIOSに入力される。ま
た、SDRモードでは入力データが前記DIOFにのみ入力さ
れる。
05及び出力伝送部1007を備える。前記伝送ラッチ部1005
は、前記PSDRが"ロー"で、且つCLKDIFが"ハイ"に活性化
されるとき、外部入力データラインDIのデータをラッチ
して出力する。前記CLKDIFは、DDRモードで外部クロッ
クCLKの立ち上がり端部に同期して発生する信号であ
る。前記出力伝送部1007は、前記PSDRが"ロー"で、且つ
CLKDISが"ハイ"に活性化されるとき、前記伝送ラッチ部
1005の出力N1006信号を前記DIOFに出力する。そして、
この時に入力される前記DIのデータは前記DIOSに出力さ
れる。ここで、前記CLKDISは、DDRモードで外部クロッ
クCLKの立ち下がり端部に同期して発生する信号であ
る。従って、DDRモードではDIを介して先に入力される
第１の入力データは前記DIOFに伝送され、相次いで入力
される第２の入力データは前記DIOSに入力される。ま
た、SDRモードでは入力データが前記DIOFにのみ入力さ
れる。
【００５５】７．SDR及びDDRモードの入出力動作のタイ
ミング図 図１１は、DDRモードの出力動作における主要端子及び
データのタイミング図である。
ミング図 図１１は、DDRモードの出力動作における主要端子及び
データのタイミング図である。
【００５６】図１１を参照すれば、前記CLKDQF及び前記
CLKDQSは、外部クロックCLKに同期して発生する。そし
て、特定カラムアドレスCAiの論理状態によらずに、２
本のカラム選択ラインCSLF及びCSLSが活性化する。前記
CSLF及び前記CSLSにより選択されたデータはGIOF及びGI
OSを介してDIOFとDIOSとに伝送される。さらに、前記DI
OFのデータは前記CLKDQFに応答してDOIに出力され、前
記DIOSのデータは前記CLKDQSに応答してDOIに出力され
る。
CLKDQSは、外部クロックCLKに同期して発生する。そし
て、特定カラムアドレスCAiの論理状態によらずに、２
本のカラム選択ラインCSLF及びCSLSが活性化する。前記
CSLF及び前記CSLSにより選択されたデータはGIOF及びGI
OSを介してDIOFとDIOSとに伝送される。さらに、前記DI
OFのデータは前記CLKDQFに応答してDOIに出力され、前
記DIOSのデータは前記CLKDQSに応答してDOIに出力され
る。
【００５７】図１２は、DDRモードの入力動作における
主要端子及びデータのタイミング図である。
主要端子及びデータのタイミング図である。
【００５８】図１２を参照すれば、前記CLKDIF及び前記
CLKDISは外部クロックCLKに同期して発生する。そし
て、特定カラムアドレスCAiの論理状態によらずに、２
本のカラム選択ラインCSLF及びCSLSが活性化する。ま
た、順次入力されるDIのデータは、前記CLKDIFに応答し
てDIOFへ、前記CLKDISに応答してDIOSへ伝送される。ま
た、前記DIOFのデータは、前記CSLFにより選択されたカ
ラムのメモリセルに入力される。なお、前記DIOSのデー
タは、前記CSLSにより選択されたカラムのメモリセルに
入力される。
CLKDISは外部クロックCLKに同期して発生する。そし
て、特定カラムアドレスCAiの論理状態によらずに、２
本のカラム選択ラインCSLF及びCSLSが活性化する。ま
た、順次入力されるDIのデータは、前記CLKDIFに応答し
てDIOFへ、前記CLKDISに応答してDIOSへ伝送される。ま
た、前記DIOFのデータは、前記CSLFにより選択されたカ
ラムのメモリセルに入力される。なお、前記DIOSのデー
タは、前記CSLSにより選択されたカラムのメモリセルに
入力される。
【００５９】図１３は、SDRモードの出力動作における
主要端子及びデータのタイミング図である。
主要端子及びデータのタイミング図である。
【００６０】図１３を参照すれば、前記CLKDQは外部ク
ロックCLKに同期して発生する。そして、１クロック周
期中に1本のカラム選択ラインCSLFが活性化する。前記C
SLFにより選択されたデータはGIOFを介してDIOFに伝送
される。また前記DIOFのデータは、前記CLKDQに応答し
てDOIに出力される。
ロックCLKに同期して発生する。そして、１クロック周
期中に1本のカラム選択ラインCSLFが活性化する。前記C
SLFにより選択されたデータはGIOFを介してDIOFに伝送
される。また前記DIOFのデータは、前記CLKDQに応答し
てDOIに出力される。
【００６１】図１４は、SDRモードの入力動作における
主要端子及びデータのタイミング図である。
主要端子及びデータのタイミング図である。
【００６２】図１４を参照すれば、前記PCLKは、外部ク
ロックCLKに同期して発生する。そして、1クロック周期
中に1本のカラム選択ラインCSLFが活性化する。また入
力されるDIのデータは、前記PCLKに応答してDIOFに伝送
される。そして前記DIOFのデータは、前記CSLFにより選
択されたカラムのメモリセルに入力される。
ロックCLKに同期して発生する。そして、1クロック周期
中に1本のカラム選択ラインCSLFが活性化する。また入
力されるDIのデータは、前記PCLKに応答してDIOFに伝送
される。そして前記DIOFのデータは、前記CSLFにより選
択されたカラムのメモリセルに入力される。
【００６３】図面及び明細書には本発明の最適な実施の
形態が開示されている。ここで特定の用語が使われてい
るが、これは単なる本発明を説明するための目的から使
われたものであって、意味の限定や特許請求の範囲に記
載された本発明の範囲を制限しようとすることはない。
したがって、本技術分野における通常の知識を有した者
なら、この開示より種々の変形及び均等な他実施の形態
が可能であることが理解できる。よって、本発明の真の
技術的保護範囲は添付された特許請求の範囲の技術的思
想により決まるべきである。
形態が開示されている。ここで特定の用語が使われてい
るが、これは単なる本発明を説明するための目的から使
われたものであって、意味の限定や特許請求の範囲に記
載された本発明の範囲を制限しようとすることはない。
したがって、本技術分野における通常の知識を有した者
なら、この開示より種々の変形及び均等な他実施の形態
が可能であることが理解できる。よって、本発明の真の
技術的保護範囲は添付された特許請求の範囲の技術的思
想により決まるべきである。
【００６４】
【発明の効果】以上述べたように、本発明のシングル及
びダブルデータ転送兼用の半導体メモリ装置によると、
SDRモード及びDDRモード共に適用可能であり、生産性が
上がると共に、生産コストのダウンを図ることができ
る。
びダブルデータ転送兼用の半導体メモリ装置によると、
SDRモード及びDDRモード共に適用可能であり、生産性が
上がると共に、生産コストのダウンを図ることができ
る。
【００６５】
【図１】本実施の形態の汎用データ転送モードを備えた
半導体メモリ装置のデータパスを概略的に示す図面であ
る。
半導体メモリ装置のデータパスを概略的に示す図面であ
る。
【図２】モード選択信号PSDR発生部の例を示す図面であ
る。
る。
【図３】図１のカラムデコーダブロック115の第１のメ
モリセルアレイ117に対応するカラムデコーダ300の例を
示す図面である。
モリセルアレイ117に対応するカラムデコーダ300の例を
示す図面である。
【図４】図１のカラムデコーダブロック115の第２のメ
モリセルアレイ119に対応するカラムデコーダ400の例を
示す図面である。
モリセルアレイ119に対応するカラムデコーダ400の例を
示す図面である。
【図５】図１の第１出力伝送回路107の例を示す図面で
ある。
ある。
【図６】図１の第２出力伝送回路109の例を示す図面で
ある。
ある。
【図７】図１の第１入力ドライバー111の例を示す図面
である。
である。
【図８】図１の第２入力ドライバー113の例を示す図面
である。
である。
【図９】図１の出力マルチプレクサ121の例を示す図面
である。
である。
【図１０】図１の入力マルチプレクサ123の例を示す図
面である。
面である。
【図１１】DDRモードの出力動作における主要端子及び
データのタイミング図である。
データのタイミング図である。
【図１２】DDRモードの入力動作における主要端子及び
データのタイミング図である。
データのタイミング図である。
【図１３】SDRモードの出力動作における主要端子及び
データのタイミング図である。
データのタイミング図である。
【図１４】SDRモードの入力動作における主要端子及び
データのタイミング図である。
データのタイミング図である。
101 コア部 103 伝送部 105 入出力制御部 117 第１のメモリセルアレイ 119 第２のメモリセルアレイ CAi 特定カラムアドレス CSLF 第１のメモリセルアレイのカラム選択ライン CSLS 第２のメモリセルアレイのカラム選択ライン PSDR モード選択信号 DIOF、DIOS 第１及び第２のデータライン LIOF、LIOS ローカルデータライン GIOF、GIOS グローバルデータライン DI 外部入力データライン DOI 外部出力データライン
Claims (25)
- 【請求項１】 ロー及びカラムに配列される複数のメモ
リセルアレイを有し、外部クロックに同期して動作する
半導体メモリ装置において、 シングルデータ転送モードでは、一群のカラムアドレス
により前記メモリセルとデータの入出力を行い、ダブル
データ転送モードでは、特定のカラムアドレスを除いた
残余の前記一群のカラムアドレスにより、第１のデータ
を第１のグローバルデータラインを介して、第２のデー
タを第２のグローバルデータラインを介して、前記メモ
リセルと入出力を行なうコア部と、 外部とデータの入出力を行なう第１及び第２のデータラ
インと、 前記特定のカラムアドレスに応答して、前記コア部の第
１及び第２のグローバルデータラインと前記第１及び第
２のデータラインとの間のデータ伝送を制御する伝送部
と、 ダブルデータ転送モードでは、前記第１及び第２のデー
タラインのデータを順次データに変形して外部に伝送
し、外部から順次入力されるデータを前記外部クロック
信号の立ち上がり端部及び立ち下がり端部のそれぞれに
応答して、前記第１及び第２のデータラインに伝送する
入出力制御部とを備えることを特徴とする半導体メモリ
装置。 - 【請求項２】 前記コア部は、シングルデータ転送モー
ドでは、前記特定のカラムアドレスを含む一群のカラム
アドレスに応答し、前記半導体メモリ装置のカラムを選
択する一方、ダブルデータ転送モードでは、前記特定の
アドレスを除いた前記一群のカラムアドレスに応答し、
前記半導体メモリ装置のカラムを選択するカラムデコー
ダを備えることを特徴とする請求項１に記載の半導体メ
モリ装置。 - 【請求項３】 前記カラムデコーダは、 シングルデータ転送モードでは、前記特定のカラムアド
レスに応答する一方、ダブルデータ転送モードでは、前
記特定のカラムアドレスに応答しない特定アドレス応答
部と、 前記特定アドレス応答部の出力信号及び前記特定のカラ
ムアドレスを除いた残余一群のカラムアドレスに応答
し、前記半導体メモリ装置のカラムを選択するカラム選
択信号を生じるカラム選択部とを備えることを特徴とす
る請求項２に記載の半導体メモリ装置。 - 【請求項４】 前記伝送部は、 シングルデータ転送モードでは、所定の特定カラムアド
レスの第１の論理状態に応答し、前記コア部の第１のデ
ータを前記第１のデータラインに伝送する一方、ダブル
データ転送モードでは、前記コア部の第１のデータを前
記特定カラムアドレスの第１の論理状態に応答して前記
第１のデータラインに、第２の論理状態に応答して前記
第２のデータラインに伝送する第１出力伝送回路と、 シングルデータ転送モードでは、前記特定カラムアドレ
スの第２の論理状態に応答し、前記コア部の第２のデー
タを前記第１のデータラインに伝送する一方、ダブルデ
ータ転送モードでは、前記コア部の第２のデータを前記
特定カラムアドレスの第１の論理状態に応答して前記第
２のデータラインに、第２の論理状態に応答して前記第
１のデータラインに伝送する第２出力伝送回路と、 シングルデータ転送モードまたはダブルデータ転送モー
ドでは、前記第１のデータラインのデータを、前記特定
カラムアドレスの第１の論理状態に応答して前記第１の
グローバルデータラインに、第２の論理状態に応答して
前記第２のグローバルデータラインに伝送する第１入力
ドライバーと、 ダブルデータ転送モードでは、前記特定カラムアドレス
の第２の論理状態に応答して、前記第２のデータライン
のデータを前記第１のグローバルデータラインに、前記
特定カラムアドレスの第１の論理状態に応答して、前記
第２のデータラインのデータを前記第２のグローバルデ
ータラインに伝送する一方、シングルデータ転送モード
ではデータを伝送しない第２入力ドライバーとを備える
ことを特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項５】 前記第１出力伝送回路は、 前記特定カラムアドレスの第１の論理状態に応答し、前
記コア部の第１のデータを前記第１のデータラインに伝
送するノーマル伝送部と、 ダブルデータ転送モードでは、前記特定カラムアドレス
の第２の論理状態に応答し、前記コア部の第１のデータ
を前記第２のデータラインに伝送する一方、シングルデ
ータ転送モードでは前記第１のデータを伝送しない選択
伝送部とを備えることを特徴とする請求項４に記載の半
導体メモリ装置。 - 【請求項６】 前記第２出力伝送回路は、 前記特定カラムアドレスの第２の論理状態に応答し、前
記コア部の第２のデータを前記第１のデータラインに伝
送するノーマル伝送部と、 ダブルデータ転送モードでは前記特定カラムアドレスの
第１の論理状態に応答し、前記コア部の第２のデータを
前記第２のデータラインに伝送する一方、シングルデー
タ転送モードでは前記第２のデータを伝送しない選択伝
送部とを備えることを特徴とする請求項４に記載の半導
体メモリ装置。 - 【請求項７】 前記第１入力ドライバーは、 前記特定カラムアドレスの第１の論理状態に応答し、前
記第１のデータラインのデータを前記第１のグローバル
データラインに伝送する第１の入力部と、 前記特定カラムアドレスの第２の論理状態に応答し、前
記第１のデータラインのデータを前記第２のグローバル
データラインに伝送する第２の入力部とを備えることを
特徴とする請求項４に記載の半導体メモリ装置。 - 【請求項８】 前記第２入力ドライバーは、 ダブルデータ転送モードで前記特定カラムアドレスの第
２の論理状態に応答し、前記第２のデータラインのデー
タを前記第１のグローバルデータラインに伝送する一
方、シングルデータ転送モードでは前記第２のデータラ
インのデータを伝送しない第１の入力部と、 ダブルデータ転送モードで前記特定カラムアドレスの第
１の論理状態に応答し、前記第２のデータラインのデー
タを前記第２のグローバルデータラインに伝送する一
方、シングルデータ転送モードでは前記第２のデータラ
インのデータを伝送しない第２の入力部とを備えること
を特徴とする請求項４に記載の半導体メモリ装置。 - 【請求項９】 前記入出力制御部は、 シングルデータ転送モードでは、前記第１のデータライ
ンのデータを前記外部クロックに同期して最終的に外部
へ出力する一方、ダブルデータ転送モードでは、前記第
１のデータライン及び第２のデータラインのデータを前
記外部クロックの立ち上がり端部及び立ち下がり端部に
応答して順次出力する出力マルチプレクサと、 シングルデータ転送モードでは、外部から入力されるデ
ータを前記外部クロックに同期して最終的に前記第１の
データラインに伝送する一方、ダブルデータ転送モード
では、外部から入力される第１及び第２の入力データを
前記外部クロックの立ち上がり端部及び立ち下がり端部
に応答して前記第１のデータライン及び第２のデータラ
インにそれぞれ伝送する入力マルチプレクサとを備える
ことを特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項１０】 前記出力マルチプレクサは、 シングルデータ転送モード及びダブルデータ転送モード
で、前記外部クロックの立ち上がり端部に応答し、前記
第１のデータラインのデータを最終的に外部へ出力する
ノーマル出力マルチプレクサ部と、 ダブルデータ転送モードで、前記外部クロックの立ち下
がり端部に応答し、前記第２のデータラインのデータを
最終的に外部へ出力する選択出力マルチプレクサ部とを
備えることを特徴とする請求項９に記載の半導体メモリ
装置。 - 【請求項１１】 前記入力マルチプレクサは、 シングルデータ転送モードで前記外部クロックに同期
し、外部から入力されるデータを最終的に前記第１のデ
ータラインに伝送する第１の伝送部と、 ダブルデータ転送モードで前記外部クロックの立ち上が
り端部及び立ち下がり端部に応答し、前記第１の入力デ
ータ及び第２の入力データを前記第１のデータライン及
び第２のデータラインにそれぞれ伝送する第２の伝送部
とを備えることを特徴とする請求項９に記載の半導体メ
モリ装置。 - 【請求項１２】 シングルデータ転送モードまたはダブ
ルデータ転送モードのうちいずれか一方を選択するモー
ド選択信号を生じるモード選択信号部をさらに備えるこ
とを特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項１３】 前記モード選択信号部は、 ソースが、電源電圧または接地電圧のうちいずれか一方
に電気的に連結されるMOSトランジスタと、 第１の端子は前記電源電圧または接地電圧のうちいずれ
か他方に電気的に連結され、第２の端子は前記MOSトラ
ンジスタのドレインと電気的に連結され、最終的に前記
モード選択信号を出力し、外部で切断可能なヒューズと
を備えることを特徴とする請求項１２に記載の半導体メ
モリ装置。 - 【請求項１４】 半導体メモリ装置のデコーダであっ
て、 所定のモード選択信号に基づき特定アドレスの応答有無
が決まる特定アドレス応答部と、 前記特定アドレス応答部の出力信号及び前記特定アドレ
スを除いた一群のカラムアドレスに応答し、前記半導体
メモリ装置のローまたはカラムを選択する選択信号を生
じる選択信号発生部とを備えることを特徴とするデコー
ダ。 - 【請求項１５】 １つの入力データを第１または第２の
データラインに出力する出力伝送回路であって、 特定アドレスの第１の論理状態に応答し、前記入力デー
タを前記第１のデータラインに伝送するノーマル伝送部
と、 特定モードが選択される時には、前記特定アドレスの第
２の論理状態に応答し、入力データを前記第２のデータ
ラインに伝送する一方、前記特定モードが選択されない
時には、前記入力データを伝送しない選択伝送部とを備
えることを特徴とする出力伝送回路。 - 【請求項１６】 前記選択伝送部は、 前記特定モードで前記特定アドレスの第２の論理状態に
応答し、その出力が活性化するモード選択部と、 前記モード選択部の出力が活性化するとき、前記入力デ
ータを前記第２のデータラインに伝送する選択データ伝
送部とを備えることを特徴とする請求項１５に記載の出
力伝送回路。 - 【請求項１７】 １つの入力データを第１または第２の
データラインに出力する入力ドライバーであって、 特定モードが選択され、且つ、特定アドレスがイネーブ
ルされるときに、前記入力データを第１のデータライン
に伝送する第１の入力部と、 前記特定モードが選択され、且つ、前記特定アドレスの
反転信号がイネーブルされるときに、前記入力データを
第２のデータラインに伝送する第２の入力部とを備える
ことを特徴とする入力ドライバー。 - 【請求項１８】 前記第１の入力部は、 前記特定モードが選択され、且つ、前記特定アドレスが
イネーブルされるときに、その出力信号がイネーブルさ
れる第１の制御部と、 前記第１の制御部の出力信号がイネーブルされる時に、
前記入力データを第１のデータラインに伝送する第１の
データ伝送部とを備えることを特徴とする請求項１７に
記載の入力ドライバー。 - 【請求項１９】 前記第２の入力部は、 前記特定モードが選択され、且つ、前記特定アドレスの
反転信号がイネーブルされる時に、その出力信号がイネ
ーブルされる第２の制御部と、 前記第２の制御部の出力信号がイネーブルされる時、前
記入力データを第２のデータラインに伝送する第２のデ
ータ伝送部とを備えることを特徴とする請求項１７に記
載の入力ドライバー。 - 【請求項２０】 共通の入力線を介して入力される１つ
の入力データまたは順次入力される第１及び第２の入力
データを外部クロックに同期して、第１または第２のデ
ータラインに出力する入力マルチプレクサであって、 第１の特定モードが選択される時、前記外部クロックに
同期された第１のクロック信号に同期して、前記入力デ
ータを前記第１のデータラインに伝送する第１の伝送部
と、 第２の特定モードが選択される時、前記外部クロックの
立ち上がり端部に同期された第１のクロック信号及び前
記外部クロックの立ち下がり端部に同期された第２のク
ロック信号に同期して、前記第１及び第２の入力データ
を前記第１及び第２のデータラインに伝送する第２の伝
送部とを備えることを特徴とする入力マルチプレクサ。 - 【請求項２１】 前記第２の伝送部は、 第２の特定モードで前記外部クロックの立ち上がり端部
に同期された第１のクロック信号に同期し、前記第１の
入力データを伝送してラッチする伝送ラッチ部と、 第２の特定モードで前記外部クロックの立ち下がり端部
に同期された第２のクロック信号に同期し、前記伝送ラ
ッチ部の出力信号及び前記第２の入力データを前記第１
及び第２のデータラインに伝送する出力伝送部とを備え
ることを特徴とする請求項２０に記載の入力マルチプレ
クサ。 - 【請求項２２】 第１及び第２の入力データラインを介
して入力される第１及び第２の入力データを外部クロッ
クに同期して、共通出力線に出力する出力マルチプレク
サであって、 第１の特定モードまたは第２の特定モードで前記外部ク
ロックの立ち上がり端部に同期し、前記第１の入力デー
タを前記共通出力線に伝送するノーマル出力マルチプレ
クサ部と、 第２の特定モードで前記外部クロックの立ち下がり端部
に同期し、前記第２の入力データを前記共通出力線に伝
送する選択出力マルチプレクサ部とを備えることを特徴
とする出力マルチプレクサ。 - 【請求項２３】 前記ノーマル出力マルチプレクサ部
は、 前記第１の特定モードまたは前記第２の特定モードで前
記外部クロックの立ち上がり端部に同期し活性化する制
御信号発生部と、 前記制御信号発生部の出力信号に応答して、前記第１の
入力データを最終的に前記共通出力線に伝送する伝送ゲ
ートとを備えることを特徴とする請求項２２に記載の出
力マルチプレクサ。 - 【請求項２４】 前記選択出力マルチプレクサ部は、 前記第２の特定モードで前記外部クロックの立ち下がり
端部に同期し活性化する制御信号発生部と、 前記制御信号発生部の出力信号に応答して、前記第２の
入力データを最終的に前記共通出力線に伝送する伝送ゲ
ートとを備えることを特徴とする請求項２２に記載の出
力マルチプレクサ。 - 【請求項２５】 ロー及びカラムに配列される複数のメ
モリセルアレイを有し、外部クロックに同期して動作す
る半導体メモリ装置において、 シングルデータ転送モードでは、一群のカラムアドレス
により所定のデータラインを介して前記メモリセルとデ
ータの入出力を行い、 ダブルデータ転送モードでは、特定のカラムアドレスを
除いた残余の前記一群のカラムアドレスにより、第１の
データを第１のグローバルデータラインを介して、第２
のデータを第２のグローバルデータラインを介して、第
１及び第２のいずれかのデータラインと接続し、読み出
し処理は、前記第１及び第２のデータラインのデータを
順次データに変形して外部に伝送し、書込み処理は、外
部から順次入力されるデータを前記外部クロック信号の
立ち上がり端部及び立ち下がり端部のそれぞれに応答し
て、前記第１及び第２のデータラインに伝送することを
特徴とする半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| KR97-77743 | 1997-12-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11203868A true JPH11203868A (ja) | 1999-07-30 |
| JP3976156B2 JP3976156B2 (ja) | 2007-09-12 |
Family
ID=19529640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18107598A Expired - Fee Related JP3976156B2 (ja) | 1997-12-30 | 1998-06-26 | シングル及びダブルデータ転送兼用の半導体メモリ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6094375A (ja) |
| JP (1) | JP3976156B2 (ja) |
| KR (1) | KR100252057B1 (ja) |
| DE (1) | DE19821641A1 (ja) |
| GB (1) | GB2332964B (ja) |
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| KR19990057677A (ko) | 1999-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050617 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050920 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20051006 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060703 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061003 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070409 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070418 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070518 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070614 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |