JP4618758B2 - クワッドデータレートシンクロナス半導体メモリ装置の駆動方法 - Google Patents
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Description
【発明の属する技術分野】
本発明はクワッドデータレート(Quad Data Rate:QDR)シンクロナス(synchronous)SRAMのリード/ライトのためのワードライン及びビットライン駆動方法及びその回路に関し、特に、リード(read)とライト(write)が完全に独立的にダブルデータレート(Double Data Rate:DDR)形式で動くQDR素子において1つのサイクル(cycle)でリードとライトが可能であり、さらに、リード時にプリフェッチ(prefetched)形式を適用し、一回のアドレス変化でバースト長に合わせてデータを読み込むことができるクワッドデータレートシンクロナスSRAMのリード/ライトのためのワードライン及びビットライン駆動方法及びその回路に関する。
【0002】
【従来の技術】
現在までの同期式SRAMは、データ入力とデータ出力を1つのピンに用いて構成されてきた。このような構成は、データの入力と出力を独立的に制御することができないため、データの入力と出力周波数が互いに制限されるように設計するしかできなかった。このような問題点を解決するためZBT(Zero Bus Turnaround)SRAM等が作られているが、この場合においてもデータの入力と出力を同時に行うことはできない。
【0003】
QDRSRAMは、このようなターンアラウンドタイム(turn around time)発生による問題点を根本的に改善するため、データの入力とデータの出力のピンを完全に分離した。即ち、データの入力とデータの出力が完全に独立的に動作することができるようにデータの入/出力ピンを分離して構成した。ここでQDRの意味は、データの入力とデータの出力がそれぞれダブルデータレート(Double Data Rate:DDR)で駆動できるということである。ところが、従来のQDRSRAMは既存の方式通り、リードとライトをそれぞれ異なるサイクルで1つずつデータをリード又はライトすると、入力と出力がDDRで動作する周波数をなすことができないという問題点があった。
【0004】
【発明が解決しようとする課題】
従って、本発明は、上記従来技術での問題点を解決するため案出されたもので、リードとライトが完全に独立的にダブルデータレート(DDR)形式で動くQDR素子において1つのサイクルでリードとライトが可能であり、さらに、リード時にプリフェッチ(prefetched)形式を適用し、一回のアドレス変化でバースト長に合わせてデータを読み込むことができるクワッドデータレートシンクロナスエスラムのリード/ライトのためのワードライン及びビットライン駆動方法及びその回路を提供することを目的とする。
【0005】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明によるクワッドデータレートシンクロナス半導体メモリ装置の駆動方法は、
1つのクロックサイクルの立ち上がりエッジに同期されてリード動作のためのワードラインが活性化され、立ち下がりエッジ以前に前記リード動作のためのワードライン及びビットライン選択信号がディスエーブルされるリード動作のための段階と、
前記クロックサイクルの立ち下がりエッジに同期されてライト動作のためのワードラインが活性化され、次のクロックサイクルの立ち上がりエッジ以前に前記ライト動作のためのワードライン及びビットライン選択信号がディスエーブルされるライト動作のための段階と、を備えていることを特徴とする。
また、前記リード動作のための段階は、1つのリード動作で前記活性化されたワードラインに該当する複数のメモリセルの中で2つのメモリセルを同時にリードする過程と、クロックサイクルの立ち上がりエッジに同期されてハイレベルになり、立ち下がりエッジ以前にローレベルになる第1パルスを生成する過程と、第1パルスの立ち上がりエッジと立ち下がりエッジにそれぞれ同期させ、前記2つのメモリセルのデータを出力する過程を含むのが好ましく、2つのセルを同時にリードするため、1つのカラム選択信号により2つのセルが同時に選択できるように構成されているのが好ましい。
また、ライト動作のための段階は、クロックサイクルの立ち下がりエッジに同期されてハイレベルになり、次のクロックサイクルの立ち上がりエッジ以前にローレベルになる第2パルスを生成する過程と、第2パルスの立ち上がりエッジと立ち下がりエッジにそれぞれ同期させ、2つのメモリセルにデータを記録する過程を含むのが好ましい。
【0007】
【発明の実施の形態】
次に、本発明にかかるクワッドデータレートシンクロナス半導体メモリ装置の駆動方法及び駆動回路の実施の形態の具体例を図面を参照しながら説明する。さらに、実施の形態を説明するための全ての図面で同一の機能を有するものは同一の符号を用い、その反復的な説明は省略する。
【0008】
先ず、本発明を説明する前にQDRSRAMの一般的な動作特性に対し説明する。QDRSRAMは、リード(read)とライト(write)の選択をリードポートイネーブルバー(Read Port Enable Bar:RPEB)とライトポートイネーブルバー(Write Port EnableBar:WPEB)ピンによって構成される。即ち、メインクロック(mainclock)信号の立ち上がりエッジ(rising edge)で前記の2つの信号を受け取ってリードするか、又はライトするかを決定することになる。このとき、ライト時のデータ入力はデータ入力ピン等を介し、クロックの立ち上がりエッジと立ち下がりエッジ(falling edge)に合わせてデータを受け取るDDR形式を有することになり、リード時の出力もまたクロックの立ち上がりエッジと立ち下がりエッジで同期されてDDR方式でデータを出力することになる。
【0009】
本発明は、このようなQDRの動作を発生させることができるように内部リードとライト動作に対し、次のような方法を適用した。先ず、第一に、図1に示されているように、リードとライトの実施区間を1つのサイクル内で半(1/2)サイクルタイムずつ割り当てて完全に分離した。即ち、リードのためのワードライン活性化の場合、常にクロックの立ち上がりエッジで同期されて始めることになり、続く立ち下がりエッジで終わるように設計した。そして、ライトのためのワードライン活性化の場合、常にクロックの立ち下がりエッジで始まり、続く立ち上がりエッジの前に全て終わるように設計した。このような方法により、データの入力とデータの出力を同じクロック内で同じ比率で行うことができるようになる。
【0010】
第二に、図2のような構造のリードとライトのアドレスデコーダのマクシング(muxing)方法である。図2は、本発明によるクワッドデータレートシンクロナスSRAMのリード/ライトのためのワードライン及びビットライン駆動回路のブロック構成図であり、ライト動作時にアドレスバッファ部10からのアドレス信号を貯蔵するライトアドレスレジスタ部12と、リード動作時にアドレスバッファ部10からのアドレス信号を貯蔵するリードアドレスレジスタ部14と、ライトアドレスレジスタ部12から出力された信号をライトパルスアドレス信号(WPA)がイネーブルされる際のみ選択的に出力するライトパルスアドレス生成部16(NAND1)と、リードアドレスレジスタ部14から出力された信号をリードパルスアドレス信号(RPA)がイネーブルされる際のみ選択的に出力するリードパルスアドレス生成部16(NAND2)と、ライトパルスアドレス生成部16(NAND1)及びリードパルスアドレス生成部16(NAND2)の出力信号を1つの信号に変換してワードライン及びビットラインデコーダに伝達するリードライトアドレスマルチプレクサ部18(NOR1)を含んで構成されている。
【0011】
リードパルスアドレス生成部16(NAND2)は、クロックサイクルの下降エッジ以前にリードアドレス信号の出力を終了する。このため、リードパルスアドレス生成部16(NAND2)は論理積ゲートで構成され、論理積ゲートの1つの入力端子にはクロックサイクルの上昇エッジでハイレベルになり、下降エッジ以前にローレベルになるパルス信号が入力され、他の入力端子にはリードアドレスレジスタ部14の出力信号が入力される。ライトパルスアドレス生成部16(NAND1)は、次のクロックサイクルの上昇エッジ以前にライトアドレス信号の出力を終了する。ライトパルスアドレス生成部16(NAND1)は論理積ゲートで構成され、論理積ゲートの1つの入力端子にはクロックサイクルの下降エッジでハイレベルになり、次のクロックサイクルの下降エッジ以前にローレベルになるパルス信号が入力され、他の入力端子にはライトアドレスレジスタ部12の出力信号が入力される。リードライトアドレスマルチプレクサ部18は論理和ゲートで構成され、論理和ゲートの1つの入力端子にはリードパルスアドレス生成部16(NAND2)の出力信号が入力され、他の入力端子にはライトパルスアドレス生成部16(NAND1)の出力信号が入力される。
【0012】
上記構成で示されるように、本発明のQDR回路の動作のためにはライトアドレスレジスタ部12(Write Address Register:WAR)とリードアドレスレジスタ部14(Read Address Register:RAR)が必要である。即ち、アドレスバッファ10からのアドレス信号を、ライトの場合、QDRではライト命令を受けた該サイクルで直ちにセル内部にライトせず、適当なタイミングでセル内部にライトするため、ライトアドレスレジスタ部12(WAR)に貯蔵させなければならない。
【0013】
ライトアドレスレジスタ部12(WAR)とリードアドレスレジスタ部14(RAR)からアドレスを受けてセル内部デコーダを駆動することになるが、本発明では1サイクル内にリードとライトが同時に発生するので、これを効果的にデコーディングするためライトパルスアドレス(Write Pulsed Address:WPA)とリードパルスアドレス(Read Pulsed Address:RPA)を生成した。図3は、本発明で用いた各種の信号の動作タイミング図である。この2つの信号は、図3に示されているように、リードパルスアドレス(RPA)はリード命令に対しクロックの立ち上がりエッジで同期されてリードに適当な時間の間に発生し、ライトパルスアドレス(WPA)の場合はライトが必要なサイクルにおいて、クロックの立ち下がりエッジで同期されて必要な時間の間に発生することになる。このとき、図3に示したリードコマンドパルス(read command pulse)とライト命令パルス(write command pulse)は、rpebとwpebがイネーブルされるときにクロック(clock)の立ち上がりエッジで同期されて発生する内部信号である。
【0014】
このような回路の構成でライトパルスアドレス(WPA)とリードパルスアドレス(RPA)は、リードとライトがそれぞれアドレスレジスタから来る信号をライトパルスアドレス(WPA)とリードパルスアドレス(RPA)がイネーブルされる際のみ選択的に活性化する動作を行うことになり、その後にあるリードライトマルチプレクサ回路部18はこの二種類のアドレス信号を1つのバス(bus)に括る作業を行うことになる。このようにすることにより、リードアドレスとライトアドレスが1つのサイクル内で互いに干渉せず、ワードラインとビットラインの駆動が可能になる。
【0015】
第三には、セル内のデータリード方式でプリフェッチ(prefetched)方式の適用である。プリフェッチ方式とは、データをリードするときに1つのリード動作に2つのセルを同時にリードすることをいう。このような方式を利用してリードデータを立ち上がりエッジと立ち下がりエッジから全て送り出すことを可能にする。図4は、本発明の他の実施の形態であり、本発明のプリフェッチリードに用いられたカラム選択のための回路図である。図4に示されているように、カラム選択信号(yi)1つに2つのセルが同時に選択可能であるようにすることにより行われる。本発明が適用されるQDRSRAMのリードとライトの動作を行うことにおいて、バースト長の大きさに合わせて1つのサイクル内に全てデータをリード又はライトする方式も適用可能である。例えば、バースト長が4である場合のQDRデバイスの場合、1つのリード或いはライト命令に対し同時に4つのセルをアクセスしてリード或いはライトすることができるのである。図5は、本発明のさらに他の実施の形態であり、本発明のプリフェッチリードで同時に4つのセルをアクセスすることができるカラム選択のための回路図である。図5に示されているように、1つのカラム選択信号(yi)が4つのセルを同時にイネーブルさせることにより可能になる。
【0016】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【0017】
【発明の効果】
以上で説明したように、本発明のクワッドデータレートシンクロナスエスラムのリード/ライトのためのワードライン及びビットライン駆動回路及びその回路によれば、1つのサイクルでリードとライトが可能である。これにより、リードとライトが完全に独立的にDDR(Double Data Rate)形式で動作するQDR素子でリードとライトを同じ比率で行うことができ、さらにリード時にプリフェッチ形式を適用させることにより、一回のアドレス変化に2つのデータをリード/ライトするバースト長2と4つのデータをリード/ライトすることができるバースト長4、そしてそれ以上のバースト長でも問題なく本発明を適用してQDRSRAMを設計することができる。
【0018】
そして、リードとライトアドレスのマクシング(muxing)を介してライトとリード用デコーダを別に用いず、従来の方式のようにワードラインとビットラインデコーダを構成することができるため、チップレイアウトサイズもまた減少させることができる利点がある。
【図面の簡単な説明】
【図1】 本発明の動作タイミング図であり、メインクロックに従うワードラインがアクティブされる時点と終わる時点をリードとライトに従って示した動作タイミング図である。
【図2】 本発明によるクワッドデータレートシンクロナスエスラムのリード/ライトのためのワードライン及びビットライン駆動回路のブロック構成図である。
【図3】 本発明で用いた各種の信号の動作タイミング図である。
【図4】 本発明の他の実施の形態であり、本発明のプリフェッチリードに用いられたカラム選択のための回路図である。
【図5】 本発明のさらに他の実施の形態であり、本発明のプリフェッチリードで同時に4つのセルをアクセスすることができるカラム選択のための回路図である。
【符号の説明】
10 アドレスバッファ部
12 ライトアドレスレジスタ部
14 リードアドレスレジスタ部
16 リード/ライトパルスアドレス生成部
18 リードライトアドレスマルチプレクサ部
20、22、30、32、34、36 メモリセルアレイ
Claims (1)
- 1つのクロックサイクルの立ち上がりエッジに同期されてリード動作のためのワードラインが活性化され、立ち下がりエッジ以前に前記リード動作のためのワードライン及びビットライン選択信号がディスエーブルされるリード動作のための段階と、
前記クロックサイクルの立ち下がりエッジに同期されてライト動作のためのワードラインが活性化され、次のクロックサイクルの立ち上がりエッジ以前に前記ライト動作のためのワードライン及びビットライン選択信号がディスエーブルされるライト動作のための段階を備えており、
前記リード動作段階は、1つのリード動作で前記活性化されたワードラインに該当する複数のメモリセルの中で2つのメモリセルを同時にリードする過程と、
前記クロックサイクルの立ち上がりエッジに同期されてハイレベルになり、立ち下がりエッジ以前にローレベルになる第1パルスを生成する過程と、
前記第1パルスの立ち上がりエッジと立ち下がりエッジにそれぞれ同期させ、前記2つのメモリセルのデータを出力する過程を含み、
前記2つのセルを同時にリードする過程は、1つのカラム選択信号によって2つのセルが同時に選択できるように構成され、
前記ライト動作段階は、前記クロックサイクルの立ち下がりエッジに同期されてハイレベルになり、次のクロックサイクルの立ち上がりエッジ以前にローレベルになる第2パルスを生成する過程と、
前記第2パルスの立ち上がりエッジと立ち下がりエッジにそれぞれ同期させ、2つのメモリセルにデータを記録する過程を含むことを特徴とするクワッドデータレートシンクロナス半導体メモリ装置の駆動方法。
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