JPH08102188A - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
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- JPH08102188A JPH08102188A JP6236527A JP23652794A JPH08102188A JP H08102188 A JPH08102188 A JP H08102188A JP 6236527 A JP6236527 A JP 6236527A JP 23652794 A JP23652794 A JP 23652794A JP H08102188 A JPH08102188 A JP H08102188A
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Abstract
する。 【構成】本発明の同期型半導体記憶装置は、アドレスA
DDの入力に対応する入力回路1と、行アドレス選択/
読み出し/書き込みを制御するコマンド信号入力に対応
する入力回路21と、外部のクロック入力に対応する入
力回路34と、データ出力に対応する出力回路20と、
データ入力に対応する入力回路32と、ラッチ回路2、
5、19、22および31と、列アドレスバッファ3
と、列デコーダ4と、行アドレスバッファ7と、行デコ
ーダ8と、メモリセルアレイ10と、列アドレス制御回
路11と、行アドレス制御回路13と、センスアンプ1
6と、データアンプ18と、書き込み制御回路26と、
読み出し制御回路27と、モード設定回路33と、内部
クロック信号発生回路35と、論理回路37、43およ
び45と、遅延回路39とを備えて構成される。
Description
関する。
ス・メモリー(DRAM)を使用する同期型半導体記憶
装置においては、様々な高速動作の工夫がなされている
にもかかわらず、システムクロックが100MHz(1
0ns)を越えるRISC型のMPUのような高速のシ
ステムに対応するためには、従来のDRAMでは、当該
DRAMに対するアクセスタイムがシステム性能の向上
に支障を来たしているという問題がある。この対応策と
しては、外部クロック同期の同期型半導体記憶装置が提
案されている。この同期型半導体記憶装置を実現する技
術にはいろいろのものがあるが、その中に3段パイプラ
イン技術がある。これは、列アドレス入力から読出し・
書込みの動作を、二つのラッチ回路により3分割して並
列に動作させることにより、高速化を実現しようとする
技術である。
を示すブロック図、図6および図7は、当該同期型半導
体記憶装置の動作時における信号波形図、図5は当該同
期型半導体記憶装置に含まれる遅延回路39の構成の概
要を示すブロック図である。以下、図4、図5、図6お
よび図7を参照して、同期型半導体記憶装置の動作につ
いて説明する。
て、端子61にACTIVEコマンド(行アドレス系動
作コマンド、CSバーとRASバーがLOWレベル、C
ASバーとWEバーがHIGHレベル:以下、CSバ
ー、RASバー、CASバーおよびWEバーを、それぞ
れCSB、RASB、CASBおよびWEBと呼ぶ)が
入力されると、当該ACTIVEコマンドは入力回路2
1を通してデコードされ、ラッチ回路22(D型フリッ
プフロップ回路)に入力される。また、時刻t0におけ
る端子62に対するクロック入力は、入力回路34を通
して内部クロック信号発生回路35に入力されて、内部
クロック信号発生回路35において内部クロック信号
(1)36が生成されて出力され、ラッチ回路2、22
および31、論理回路37および43、書き込み制御回
路26、読み出し制御回路27、遅延回路39等に送ら
れる。そして、論理回路37からは、内部クロック信号
(1)36の入力を受けて、内部クロック信号(2)3
8が生成されて出力され、遅延回路39からは、別途他
の入力信号との相互作用を介して、内部クロック信号
(5)40、内部クロック信号(6)41および内部ク
ロック信号(7)42が生成されて出力される。また論
理回路43からは、前記内部クロック信号(1)36の
入力とともに、遅延回路39より出力される内部クロッ
ク信号(7)42と、前記読み出し制御回路27より出
力される内部クロック(3)許可信号30の入力を受け
て、同様に内部クロック信号(3)44が生成されて出
力される。
22において内部クロック信号(1)36によりラッチ
され、ラッチされたACTIVEコマンドは、行アドレ
ス制御回路13に入力されて、当該行アドレス制御回路
13からはAバンク行アドレス許可信号(以下、ARA
Eと云う)14と、Bバンク行アドレス許可信号(以
下、BRAEと云う)15が出力される。また、端子5
9に入力される行アドレスADD(X)は、入力回路1
を通してラッチ回路2(D型フリップフロップ回路)に
入力されて、当該ラッチ回路2において内部クロック信
号(1)36によりラッチされる。ラッチされた行アド
レスADD(X)は、その後、行アドレスバッファ3を
通して行デコーダ8に入力され、行デコーダ8において
は、行アドレスADD(X)に対応する行選択線9が選
択される。図4の同期型半導体記憶装置は2バンク構成
による一例である。バンクとは、行アドレス選択とプリ
チャージを、各バンクごとにアドレス選択により独立し
て実行することができるもので、2バンク構成の同期型
半導体記憶装置は行アドレスの制御回路を2組保持して
いる。前述のように、図4におけるARAEは、Aバン
ク行アドレス許可信号で、BRAEは、Bバンク行アド
レス許可信号であり、各バンクのACTIVEコンマン
ド信号が入力されると、これらのARAEおよびBRA
EはHIGHレベルになる。図6の信号波形図は、Aバ
ンクが選択された場合の一例を示しており、ARAEが
HIGHレベルとなっている。
明する。図4および図7において、時刻t0 において、
端子61にREADコマンド(読み出し動作コマンド:
CSBとCASBがLOWレベル、RASBとWEBが
HIGHレベル)が入力され、端子59にアドレスAD
D(A1 )が入力されると、READコマンドは、入力
回路21を通してデコードされラッチ回路22に入力さ
れる。前記READコマンドは、ラッチ回路22におい
て内部クロック信号(1)36によりラッチされ、ラッ
チされたREADコマンド信号25は、列アドレス制御
回路11に入力されるとともに、読み出し制御回路27
に送られる。列アドレス制御回路11においては、RE
ADコマンド信号25の入力を受けて列アドレス許可信
号12が出力され、列アドレスバッファ3に入力され
る。またアドレスADD(A1 )は、入力回路1を通し
てラッチ回路2に入力されて、内部クロック信号(1)
36によりラッチされ、ラッチされたアドレスADD
(A1 )は、列アドレスバッファ3を通して列デコーダ
4に入力される。この列デコーダ4より出力されるアド
レスADD(A1 )は、ラッチ回路5(D型ラッチ回
路)において、論理回路37より出力される内部クロッ
ク信号(2)38によりラッチされ、当該アドレスに対
応する列選択線6が選択される。これにより、読み出す
べきメモリセルが選択されることになる。次に、メモリ
セルアレイ10から、センスアンプ16を経由して読み
出されるデータ出力は、R/W(READ/WRIT
E)バス17を経由してデータアンプ18において増幅
され、時刻t2 のクロック入力に対応する内部クロック
信号(3)44により、ラッチ回路(D型フリップフロ
ップ回路)19においてラッチされて、出力回路20を
介して端子60に出力される。図7は、バースト長(同
時に読み出し、書き込みを実行するビット長)が4ビッ
トの場合の動作波形図であり、一連の動作は、1サイク
ルごとに次のビットの読み出し動作が実行されて並列に
処理される。即ち、2ビット目(A2)は時刻t1〜t
3 、3ビット目(A3)は時刻t2 〜t4 、4ビット目
(A4)は時刻t3〜t5 の3クロックにおいてそれぞ
れ実行される。
明する。この場合の動作も、前述の読み出し時の場合と
殆ど同様である。図7において、時刻t8 において、端
子61からはWRITEコマンド(書き込み動作コマン
ド:CSBとCASBとWEBがLOWレベル、RAS
BがHIGHレベル)が入力され、端子60からは書き
込みデータ(DQ)が入力されて、端子59からはアド
レスADD(B1)が入力される。WRITEコマンド
は、入力回路21を通してデコードされてラッチ回路2
2に入力される。ラッチ回路22においては、WRIT
Eコマンドは、時刻t8 のクロック入力に対応して内部
クロック信号発生回路35より出力される内部クロック
信号(1)36によりラッチされ、WRITEコマンド
信号24が出力されて書き込み制御回路26に送られ
る。端子60より入力される書き込みデータ(DQ)
は、入力回路32を通してラッチ回路31(D型フリッ
プフロップ回路)に入力され、時刻t8 のクロック入力
に対応して内部クロック信号発生回路35より出力され
る内部クロック信号(1)36によりラッチされ、書き
込み制御回路26に入力される。また、一方、アドレス
ADD(B1)は、入力回路1を通してラッチ回路2に
入力され、時刻t8 のクロック入力に対応して内部クロ
ック信号発生回路35より出力される内部クロック信号
(1)36によりラッチされ、ラッチされたアドレスA
DD(B1 )は、列アドレスバッファ3を通して列デコ
ーダ4に入力される。この列デコーダ4より出力される
アドレスADD(B1 )は、ラッチ回路5(D型ラッチ
回路)において、時刻t9 のクロック入力に対応して論
理回路37より出力される内部クロック信号(2)38
によりラッチされ、当該アドレスADD(B1 )に対応
する列選択線6が選択される。これにより、メモリセル
アレイ10の書き込むべきメモリセルが選択される。そ
れと同時に時刻t9 の内部クロック信号(1)36によ
り、書き込み制御回路26から出力される書き込みデー
タ(DQ)は、R/W(READ/WRITE)バス1
7を経由してセンスアンプ16において増幅され、メモ
リセルアレイ10の対応するメモリセルに書き込まれ
る。そして、時刻t10のクロック入力からの内部クロッ
ク信号(2)38により列選択番号9が非選択となり、
書き込みが終了する。読み出しの場合と同様に、書き込
みの場合においても4ビットの動作が並列に処理され
る。即ち、2ビット目(B2)は時刻t9 〜t11、3ビ
ット目(B3)は時刻t10〜t12、4ビット目(B4)
は時刻t11〜t13の3クロックにおいてそれぞれ実行さ
れる。
おいて、READコマンドが入力されてから3クロック
目にデータが出力されるために、“CAS LATEN
CY3”と呼ばれており、モードレジスタセットサイク
ル(CAS LATENCYおよびバースト長などを設
定するサイクル:CSB、RASB、CASBおよびW
EBがLOWレベルとなる)が入力される場合におい
て、モード設定回路33により設定される。動作モード
には、この他に、“CAS LATENCY2”と“C
AS LATENCY 1”の動作モードがあり、前者
の場合には、2クロック目のデータが出力されるため
に、内部クロック信号(2)38はHIGHレベルに固
定される。即ち、ラッチ回路5(D型ラッチ回路)を、
常時信号が通過する状態とすることにより、ラッチ部が
2箇所となり、1クロック目にはパイプライン1段目と
2段目を動作させ、2クロック目には3段目を動作させ
るようにする。また、後者の場合において、ラッチ回路
19がD型ラッチ回路の場合には、内部クロック信号
(2)38と内部クロック信号(3)44を、それぞれ
HIGHレベルに固定することは可能であるが、ラッチ
回路19がD型フリップフロップ回路である場合には、
内部クロック信号(2)38をHIGHレベルに固定
し、内部クロック信号(3)44を、遅延回路39を用
いて内部クロック信号(7)42より生成するようにし
て、1クロックでパイプライン1段目、2段目および3
段目を全て連続して動作させる。また、前記“CAS
LATENCY 1”と“CASLATENCY 2”
の動作モードにおいては、書き込み制御回路26および
読み出し制御回路27の出力信号も、それぞれ“CAS
LATENCY 3”における出力信号のタイミング
が異なるため、内部クロック信号(1)36の代りに、
遅延回路39より出力される内部クロック信号(5)4
0および内部クロック信号(6)41を介して生成され
る。
のデバイスであれば、要約すると、下記の内容が、各動
作モードにおける実現可能な最小のサイクルとなる。
イクルタイム 10ns “CAS LATENCY 2”では、サイクルタイム
15ns “CAS LATENCY 1”では、サイクルタイム
30ns 次に、図5に示される遅延回路39のブロック図を参照
して、内部クロック信号(5)40、内部クロック信号
(6)41および内部クロック信号(7)42の生成に
ついて更に説明する。図5に示されるように、当該遅延
回路39は、インバータ49および50と、AND回路
51、52および53と、遅延回路54、55および5
6とを備えて構成されている。図5において、CLT
1、CLT2およびCLT3は、モード設定回路33に
より設定される、モードレジスタセットサイクル(CA
S LATENCYおよびバースト長などを設定するサ
イクル)において規定される“CAS LATENC
Y”を示す信号線であり、CLT1のレベルは、“CA
S LATENCY 1”の時にはHIGHレベルであ
り、CLT2のレベルは、“CAS LATENCY
2”の時にはHIGHレベル、CLT3のレベルは、
“CAS LATENCY 3”の時にはHIGHレベ
ルとなる。内部クロック信号(5)40および内部クロ
ック信号(6)41は、“CAS LATENCY
1”および“CAS LATENCY 2”の時に必要
な信号であり、“CASLATENCY3”の時にはL
OWレベルに固定される。また、遅延回路39内には、
CLT1またはCLT2のレベル信号によって内部クロ
ック信号(5)40および内部クロック信号(6)41
のタイミングをそれぞれ制御する回路が含まれている。
内部クロック信号(7)42は、“CAS LATEN
CY 1”の時に、内部クロック信号(1)36より生
成される。
半導体記憶装置においては、外部クロック信号の入力に
対応して、常時内部クロック信号発生回路を動作させる
状態とし、外部からのコマンド入力を待機するスタンバ
イ状態においては、前記内部クロック信号発生回路以外
の関連する他の回路に対しても電源が供給されて常時動
作状態となっており、当該スタンバイ電流が相対的に大
きい電流値となって、電源電流が無為に消費されるとい
う欠点がある。
憶装置は、ダイナミック・ランダム・アクセス・メモリ
ーを形成するメモリセルアレイと、外部より入力される
行アドレス/列アドレスを含むアドレス信号を受けて入
力するアドレス入力手段と、前記アドレス入力手段を介
して得られるアドレス情報を受けて、前記メモリセルア
レイに対するメモリセル選択信号を生成して出力するア
ドレス設定手段と、外部からの行アドレス選択制御/読
み出し制御/書き込み制御を含むコマンド信号を受けて
入力するコマンド入力手段と、前記コマンド入力手段を
介して得られるコマンド情報を受けて、前記メモリセル
アレイに対応するデータの読み出し動作ならびにデータ
の書き込み動作を制御するデータ読み書き制御手段と、
前記データ読み書き制御手段による制御作用を介して、
前記メモリセルアレイから読み出されるデータを出力す
るデータ出力手段と、前記メモリセルアレイに書き込む
ためのデータを入力するデータ入力手段と、外部からの
クロック信号を受けて入力するクロック入力手段と、前
記クロック入力手段を介して得られるクロック情報を受
けて、所定の基準内部クロック信号を生成して出力する
内部クロック生成手段と、前記前記基準内部クロック信
号を受けてタイミングの異なる内部クロック信号を生成
し、前記アドレス入力手段、前記アドレス設定手段、前
記コマンド入力手段、前記データ読み書き制御手段、前
記データ出力手段および前記データ入力手段に対するタ
イミング制御用のクロック信号として出力する内部クロ
ックタイミング制御手段とを備える同期型半導体記憶装
置において、前記内部クロック生成手段より出力される
基準内部クロック信号、モードレジスタセットサイクル
に対応して設定される複数のレベル信号および複数の行
アドレス許可信号を入力して、前記データ読み書き制御
手段に対するタイミング制御用の内部クロック信号を少
なくとも生成して出力する第1の回路手段と、前記内部
クロック生成手段より出力される基準内部クロック信号
および前記複数の行アドレス許可信号を入力して、前記
データ入力手段に対するタイミング制御用の内部クロッ
ク信号を生成して出力する第2の回路手段と、を少なく
とも前記内部クロックタイミング制御手段内に備えるこ
とを特徴としている。
アドレス許可信号とBバンク行アドレス許可信号の論理
和をとって出力するOR回路と、当該OR回路の出力と
前記基準内部クロック信号との論理積をとって出力する
第1のAND回路と、“CAS LATENCY 3”
におけるレベル信号を反転して出力する第1および第2
のインバータと、前記第1のAND回路の出力と前記第
1のインバータの出力との論理積をとって出力する第2
のAND回路と、前記第1のAND回路の出力と前記第
2のインバータの出力との論理積をとって出力する第3
のAND回路と、前記第1のAND回路の出力と“CA
S LATENCY 1”におけるレベル信号の論理積
をとって出力する第4のAND回路と、前記“CAS
LATENCY 1”におけるレベル信号、前記第2の
AND回路の出力および“CASLATENCY 2”
におけるレベル信号を入力して遅延して出力する第1の
遅延回路と、前記“CAS LATENCY 2”にお
けるレベル信号、前記第3のAND回路の出力および前
記“CAS LATENCY 1”におけるレベル信号
を入力して遅延して出力する第2の遅延回路と、前記第
4のAND回路の出力を入力して遅延して出力する第3
の遅延回路とを備えて構成し、前記第2の回路手段は、
前記Aバンク行アドレス許可信号とBバンク行アドレス
許可信号の論理和をとって出力するOR回路と、当該O
R回路の出力と前記基準内部クロック信号との論理積を
とって出力するAND回路とを備えて構成してもよい。
る。
である。図1に示されるように、本実施例は、アドレス
ADDの入力な対応する入力回路1と、行アドレス選択
/読み出し/書き込みを制御するコマンド信号入力に対
応する入力回路21と、外部のクロック入力に対応する
入力回路34と、データ出力に対応する出力回路20
と、データ入力に対応する入力回路32と、ラッチ回路
2、5、19、22および31と、列アドレスバッファ
3と、列デコーダ4と、行アドレスバッファ7と、行デ
コーダ8と、メモリセルアレイ10と、列アドレス制御
回路11と、行アドレス制御回路13と、センスアンプ
16と、データアンプ18と、書き込み制御回路26
と、読み出し制御回路27と、モード設定回路33と、
内部クロック信号発生回路35と、論理回路37、43
および45と、遅延回路39とを備えて構成される。
施例の前述の従来例との相違点は、本実施例において
は、構成ならびに機能の異なる遅延回路39が、図4の
従来例における遅延回路39に対して置換えられている
ことと、新たに論理回路45が付加されていることであ
る。なお、本実施例における論理回路45および遅延回
路39の内部構成は、それぞれ図2(a)および(b)
に示されており、論理回路45は、OR回路57とAN
D回路58により構成され、また遅延回路39は、OR
回路47と、AND回路48、51、52および53
と、インバータ49および50と、遅延回路54、55
および56とを備えて構成される。また、図3(a)、
(b)、(c)、(d)、(e)、(f)、(g)、
(h)および(i)は、本実施例のPRECHARGE
コマンド入力時の信号波形図である。
アドレス系動作コマンド:CSBとRASBがLOWレ
ベル、CASBとWEBがHIGHレベル)が入力され
る場合の動作、データ読み出し時に、READコマンド
(読み出し動作コマンド:CSBおよびCASBがLO
Wレベル、RASBおよびWEBがHIGHレベル)
と、アドレスADD(A1 )が入力される場合の動作、
およびデータ書き込み時に、WRITEコマンド(書き
込み動作コマンド:CSB、CASBおよびWEBがL
OWレベル、RASBがHIGHレベル)が入力される
場合の動作については、それぞれ基本的には前述の従来
例の場合と同様である。従って、説明の重複を避けるた
めに、ここでは、本発明の従来例と異なる点に焦点を当
てて、主として、本実施例における遅延回路39および
論理回路45に関連する動作について説明を行うものと
する。
同様に、2バンク構成による同期型半導体記憶装置であ
る。本実施例においては、遅延回路39に対しては、内
部クロック信号発生回路35より出力される内部クロッ
ク信号(1)36と、モードレジスタセットサイクルに
対応してモード設定回路33おいて設定され、信号線C
LT1、CLT2およびCLT3を介して入力される複
数のレベル信号と、行アドレス制御回路13より出力さ
れるARAEおよびBRAEが入力されている。従来例
の場合と同様に、端子61より、各バンクのACTIV
Eコマンドが入力されると、ARAEおよびBRAEは
それぞれHIGHレベルとなる。更に、PRECHAG
Eコマンド(行アドレス系プリチャージコマンド:CS
B、RASBおよびWEBがLOWレベル、CASBが
HIGHレベル)が入力されると、LOWレベルに戻
る。
択線が選択されている状態にあるものとする。図3にお
いて、時刻t0 において、AバンクのPRECHARG
Eコマンドが入力されると、行アドレス制御回路13よ
り出力されるARAE14がLOWレベルとなり、これ
により、行デコーダ8を通してメモリセレアレイ10に
対応する行選択線9は非選択の状態となる。従って、図
2(a)に示される論理回路45においては、ARAE
とBRAEが双方ともにLOWレベルとなり、プリチャ
ージ状態にある場合においては、内部クロック信号
(1)36がHIGHレベルの状態になっても、書き込
みデータラッチ用として機能する内部クロック信号
(4)46はAND回路58により遮断され、データ入
力機能の動作は停止される。また、何れか一方のバンク
の行アドレス系が動作している状態において、当該バン
クの行アドレス許可信号がHIGHレベルの状態にある
時には、内部クロック信号(4)46は、内部クロック
信号(1)36のレベルにより生成される。また、図2
(b)に示される遅延回路39においても、同様に、A
RAEとBRAEが双方ともにLOWレベルとなり、プ
リチャージ状態にある場合においては、内部クロック信
号(1)36がHIGHレベルの状態になっても、AN
D回路48の出力において遮断されてLOWレベルが出
力され、これにより、AND回路51、52および53
を介して、遅延回路54、55および56より出力され
る内部クロック信号(5)40、内部クロック信号
(6)41および内部クロック信号(7)42は、全て
遮断される。従って、これらの内部クロック信号によ
り、それぞれ起動される書き込み制御回路26、読み込
み制御回路27およびデータ出力機能は、全てその動作
状態が停止される。
力される状態においては、論理回路45からは内部クロ
ック信号(4)46が正常に出力されて、データ入力機
能が正常に動作し、また遅延回路39からは、内部クロ
ック信号(5)40、内部クロック信号(6)41およ
び内部クロック信号(7)42が、それぞれ遅延回路5
4、55および56を介してタイミングが調整されて正
常に出力され、書き込み制御回路26、読み込み制御回
路27およびデータ出力機能が正常に動作状態に入るこ
とは云うまでもない。
TIVEコマンドが入力されないプリチャージ状態にお
いて、内部クロック信号発生回路35より出力される内
部クロック信号(1)36、およびAバンク、Bバンク
に対応する行アドレス許可信号を入力して、データ書き
込み動作を停止させる論理回路45と、プリチャージ状
態において、前記内部クロック信号(1)36、モード
レジスタセットサイクルに対応して設定される複数のレ
ベル信号および前記Aバンク、Bバンクに対応する行ア
ドレス許可信号を入力して、読み出し/書き込み動作を
制御する書き込み制御回路26および読み出し制御回路
27の動作を停止させる遅延回路39とを、内部クロッ
クタイミング制御手段内に設けることにより、当該プリ
チャージ状態におけるスタンバイ電流を削減することが
できる。
らのACTIVEコマンドが入力されないプリチャージ
状態においては、内部クロック信号発生回路より出力さ
れる内部クロック信号(1)および複数の行アドレス許
可信号を受けて、書き込みデータの入力をラッチする内
部クロック信号の出力を停止するように機能する回路手
段と、同じくプリチャージ状態においては、前記内部ク
ロック信号(1)、モードレジスタセットサイクルに対
応して設定される複数のレベル信号および前記複数の行
アドレス許可信号を受けて、読み出し/書き込み動作を
制御するデータ読み書き制御手段の動作を停止するよう
に機能する回路手段とを備えることにより、プリチャー
ジ状態におけるスタンバイ電流を削減することが可能と
なり、無為の消費電流を大幅に低減することができると
いう効果がある。
る。
示すブロック図である。
ける信号波形図である。
る。
図である。
信号波形図である。
Claims (2)
- 【請求項1】 ダイナミック・ランダム・アクセス・メ
モリーを形成するメモリセルアレイと、外部より入力さ
れる行アドレス/列アドレスを含むアドレス信号を受け
て入力するアドレス入力手段と、前記アドレス入力手段
を介して得られるアドレス情報を受けて、前記メモリセ
ルアレイに対するメモリセル選択信号を生成して出力す
るアドレス設定手段と、外部からの行アドレス選択制御
/読み出し制御/書き込み制御を含むコマンド信号を受
けて入力するコマンド入力手段と、前記コマンド入力手
段を介して得られるコマンド情報を受けて、前記メモリ
セルアレイに対応するデータの読み出し動作ならびにデ
ータの書き込み動作を制御するデータ読み書き制御手段
と、前記データ読み書き制御手段による制御作用を介し
て、前記メモリセルアレイから読み出されるデータを出
力するデータ出力手段と、前記メモリセルアレイに書き
込むためのデータを入力するデータ入力手段と、外部か
らのクロック信号を受けて入力するクロック入力手段
と、前記クロック入力手段を介して得られるクロック情
報を受けて、所定の基準内部クロック信号を生成して出
力する内部クロック生成手段と、前記前記基準内部クロ
ック信号を受けてタイミングの異なる内部クロック信号
を生成し、前記アドレス入力手段、前記アドレス設定手
段、前記コマンド入力手段、前記データ読み書き制御手
段、前記データ出力手段および前記データ入力手段に対
するタイミング制御用のクロック信号として出力する内
部クロックタイミング制御手段とを備える同期型半導体
記憶装置において、 前記内部クロック生成手段より出力される基準内部クロ
ック信号、モードレジスタセットサイクルに対応して設
定される複数のレベル信号および複数の行アドレス許可
信号を入力して、前記データ読み書き制御手段に対する
タイミング制御用の内部クロック信号を少なくとも生成
して出力する第1の回路手段と、 前記内部クロック生成手段より出力される基準内部クロ
ック信号および前記複数の行アドレス許可信号を入力し
て、前記データ入力手段に対するタイミング制御用の内
部クロック信号を生成して出力する第2の回路手段と、 を少なくとも前記内部クロックタイミング制御手段内に
備えることを特徴とする同期型半導体記憶装置。 - 【請求項2】 前記第1の回路手段が、Aバンク行アド
レス許可信号とBバンク行アドレス許可信号の論理和を
とって出力するOR回路と、当該OR回路の出力と前記
基準内部クロック信号との論理積をとって出力する第1
のAND回路と、“CAS LATENCY 3”にお
けるレベル信号を反転して出力する第1および第2のイ
ンバータと、前記第1のAND回路の出力と前記第1の
インバータの出力との論理積をとって出力する第2のA
ND回路と、前記第1のAND回路の出力と前記第2の
インバータの出力との論理積をとって出力する第3のA
ND回路と、前記第1のAND回路の出力と“CAS
LATENCY 1”におけるレベル信号の論理積をと
って出力する第4のAND回路と、前記“CASLAT
ENCY 1”におけるレベル信号、前記第2のAND
回路の出力および“CAS LATENCY 2”にお
けるレベル信号を入力して遅延して出力する第1の遅延
回路と、前記“CAS LATENCY 2”における
レベル信号、前記第3のAND回路の出力および前記
“CAS LATENCY 1”におけるレベル信号を
入力して遅延して出力する第2の遅延回路と、前記第4
のAND回路の出力を入力して遅延して出力する第3の
遅延回路とを備えて構成され、前記第2の回路手段が、
前記Aバンク行アドレス許可信号とBバンク行アドレス
許可信号の論理和をとって出力するOR回路と、当該O
R回路の出力と前記基準内部クロック信号との論理積を
とって出力するAND回路とを備えて構成される請求項
1記載の同期型半導体記憶装置。
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