JPH0638152A - あおり補正装置 - Google Patents

Abstract

(57)【要約】 【目的】 投射器からスクリーン上に投影される映像に
対する高画質のあおり補正を実現する。 【構成】 A/D 変換器１にてディジタル変換された映像
信号を入力し、その水平時間軸圧縮された全ラインを、
あおり補正率に対応して各ライン毎に異なった補間率で
補間拡大することによってあおり補正を行い、あおり補
正後の映像信号をD/A 変換器５へ出力する水平補間型あ
おり補正部４を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、投射器からスクリーン
上に投影された映像における台形歪み等のあおりを補正
するあおり補正装置に関するものである。

【０００２】

【従来の技術】スクリーンと投射器とから構成される投
射型プロジェクタにおいて、スクリーンが壁と平行かつ
視者の目の高さ程度に設置され、投射器がスクリーンの
中心軸上に設置された状態が望ましく、この状態におい
ては、スクリーン上に投影された映像に台形歪み等のあ
おりは発生しない。しかしながら、実際は、スクリーン
は壁と平行かつ視者の目の高さ程度に設置されるが、投
射器は床に直に置かれるかまたは天井に吊るされている
状態が一般的である。このような状態では、スクリーン
の大きさが100 インチ以上になるとその中心軸の高さが
床または天井から数メートル程度離れてしまって、スク
リーンの中心軸上に投射器を配置することが困難とな
り、スクリーン上の映像にあおりが発生することにな
る。そして、発生するあおりの度合いはスクリーンの大
きさが大きくなるほど大きくなるので、あおり補正を行
う必要性は、大画面化, 高画質化が進むほど高まってい
く。

【０００３】図１は、このようなあおり補正を行うため
の従来のあおり補正装置の基本構成を示すブロック図で
あり、図において41，42は、A/D(Analog/Digital) 変換
器，水平PLL(Phase Locked Loop)回路を示す。A/D 変換
器41は、入力されるアナログ映像信号をディジタル映像
信号に変換し、変換したディジタル映像信号（８ビッ
ト）を水平間引き型あおり補正部43へ出力する。水平PL
L 回路42は、水平同期信号に基づいて、アナログ映像信
号の水平解像度に見合ったサンプリングクロックCLK を
生成し、生成したサンプリングクロックCLK をA/D 変換
器41, 水平間引き型あおり補正部43, D/A(Digital/Anal
og) 変換器44及びLCD パネル46へ出力する。また、水平
PLL 回路42は、その内部で生成した水平駆動信号HDを水
平間引き型あおり補正部43へ出力する。

【０００４】水平間引き型あおり補正部43は、入力され
るあおり補正率に従ってライン毎に間引きタイミングと
水平表示開始位置とを制御することにより、ディジタル
映像信号に対するあおり補正を行い、あおり補正後のデ
ィジタル映像信号（８ビット）をD/A 変換器44へ出力す
る。D/A 変換器44は入力されるあおり補正後のディジタ
ル映像信号をアナログ映像信号に変換し、変換後のアナ
ログ映像信号を直視管プロジェクタのCRT 45またはLCD
プロジェクタの LCDパネル46に出力する。なお、CRT 45
及びLCD パネル46には、映像表示のための水平同期信号
及び垂直同期信号が入力されている。

【０００５】図２は、図１に示す水平PLL 回路42の内部
構成を示すブロック図である。水平PLL 回路42は、位相
比較器51と、LPF(Low Pass Filter)52と、VCO(Voltage
Controlled Oscillator)53と、ｎ進カウンタ54とから構
成されている。位相比較器51は、水平同期信号とｎ進カ
ウンタ54にて生成された水平駆動信号HDとの位相を比較
し、その位相差電圧をLPF 52へ出力する。LPF 52は、こ
の位相差電圧を平均化した後、VCO 53へ出力する。VCO
53は、平均化された位相差電圧に従って発振を行ってサ
ンプリングクロックCLK を生成し、生成したサンプリン
グクロックCLKを外部の回路（A/D 変換器41, 水平間引
き型あおり補正部43, D/A 変換器44及びLCD パネル46）
へ出力するとともにｎ進カウンタ54へも出力する。ｎ進
カウンタ54はこのサンプリングクロックCLK をｎ回カウ
ントして水平駆動信号HDを生成し、生成した水平駆動信
号HDを外部の回路（水平間引き型あおり補正部43）へ出
力するとともに位相比較器51へも出力する。このｎ進カ
ウンタ54のカウント値は、入力されるアナログ映像信号
に固有のものであり、このアナログ映像信号が１種類で
ある場合には１個の一定の値になる。

【０００６】図３は、図１に示す水平間引き型あおり補
正部43の内部構成を示すブロック図である。水平間引き
型あおり補正部43は、１ラインメモリ61と、クロックゲ
ート生成回路62と、ORゲート63と、クロックカウンタ64
と、水平開始アドレスレジスタ切り換え回路65と、アド
レス比較器66とから構成される。

【０００７】１ラインメモリ61は、間引かれた映像デー
タを１ライン分蓄えておき、連続したデータ列として読
み出す。そして、書き込み側のクロックを間引くことに
より表示期間内の映像データを減少させて、水平時間軸
を見かけ上圧縮できる。ライン単位の間引き制御を行う
ためには１ライン以上の容量のメモリが必要である。ク
ロックゲート生成回路62は、映像データの間引きタイミ
ングを決定するクロックゲート信号を生成する。このク
ロックゲート信号は、あおり補正率に従って水平同期信
号毎に切り換えられる。具体的には、台形状にあおりが
発生している場合には、上辺ラインのクロック間引きを
０とし上辺ラインから下辺ラインに移行するにつれて間
引かれるクロック数を増加させていく。これとは逆に、
逆台形状にあおりが発生している場合には、下辺ライン
のクロック間引きを０とし上辺ラインから下辺ラインに
移行するにつれて間引かれるクロック数を減少させてい
く。

【０００８】ORゲート63は、クロックゲート生成回路62
からのクロックゲート信号と、入力されるサンプリング
クロックCLK との論理和をとって、１ラインメモリ61に
おけるライト（書き込み）信号を生成する。クロックカ
ウンタ64は、入力される水平駆動信号HD及びサンプリン
グクロックCLK から水平画素アドレスを生成し、これを
アドレス比較器66へ出力する。水平開始アドレスレジス
タ切り換え回路65は、あおり補正率に従って、ライン毎
の水平開始位置を保持し、ライン毎に切り換えた水平開
始アドレスを生成してこれをアドレス比較器66へ出力す
る。アドレス比較器66は、クロックカウンタ64から入力
された水平画素アドレスと水平開始アドレスレジスタ切
り換え回路65から入力された水平開始アドレスとを比較
し、この２つのアドレスが一致したときに一致パルスを
生成し、これを１ラインメモリ61へ出力する。この一致
パルスは１ラインメモリ61におけるリード（読み出し）
のリセット信号となる。

【０００９】次に、このような構成の従来のあおり補正
装置の動作について説明する。入力されたアナログ映像
信号は、A/D 変換器41にて水平PLL 回路42からのサンプ
リングクロックCLK に応じてディジタル変換される。デ
ィジタル変換された映像信号は、水平間引き型あおり補
正部43にて、あおり補正率に従って、その間引きタイミ
ングと水平表示開始位置とがライン毎に切り換え制御さ
れて、あおり補正処理が施される。あおり補正された映
像信号は、D/A 変換器43にてアナログ変換された後、CR
T 45またはLCD パネル46に出力され、スクリーン（図示
せず）にあおり補正された映像が表示される。

【００１０】

【発明が解決しようとする課題】上述したような従来の
あおり補正装置を用いて、例えば水平解像度が1000画素
であって10％のあおりを補正する場合には、最も多数の
クロックを間引くラインにおいては10画素毎に１画素の
画素欠落が発生して合計100 画素の画素欠落が発生する
ことになる。従って、このような場合には著しい画質劣
化を引き起こすこととなり、特に、大画面化, 高画質化
を追求したAV機器にあってはこの画質劣化はより著明と
なる。

【００１１】なお、上述した回路構成はCRT を使用した
直視管プロジェクタには必須であるが、LCD パネルを使
用した液晶プロジェクタにおいては、LCD パネル自体が
アナログ映像信号の１ラインメモリの機能を果たすの
で、A/D 変換器41, １ラインメモリ64, D/A 変換器44を
用いずにサンプリングクロックCLK のみの制御により水
平間引き型のあおり補正を行うような回路構成も考えら
れる。しかしながら、このような場合にもあおり補正の
基本原理は上述した回路構成の場合と同様であるので、
あおり補正に伴う画質劣化は避けられない。

【００１２】以上のように、従来のような水平間引き型
のあおり補正では、特に大画面化,高画質化が進むAV機
器においては、あおり補正に伴って画質劣化が起きると
いう問題点があり、高画質のあおり補正の実現が望まれ
ている。

【００１３】本発明はかかる事情に鑑みてなされたもの
であり、大画面化, 高画質化が進んだAV機器において
も、画質を損なうことなく高画質のあおり補正を実現で
きるあおり補正装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明に係るあおり補正
装置は、投射器からスクリーン上に投影される映像のあ
おりを補正するあおり補正装置において、入力されるア
ナログ映像信号の水平解像度に見合ったサンプリングク
ロックを生成する第１の水平PLL 回路と、該第１の水平
PLL 回路で生成されたサンプリングクロックにより前記
アナログ映像信号をディジタル映像信号に変換するA/D
変換器と、あおり補正率毎に発振周波数を切り換えて水
平時間軸圧縮を行うためのクロックを生成する第２の水
平PLL 回路と、前記ディジタル映像信号を記憶する水平
時間軸圧縮用のラインメモリと、該ラインメモリからデ
ィジタル映像信号を２度読みするタイミングをあおり補
正率に従って各ライン毎に制御する第１の制御手段と、
あおり補正率に従って各ライン毎に水平表示開始位置を
制御する第２の制御手段と、あおり補正後のディジタル
映像信号をアナログ映像信号に変換するD/A 変換器とを
備えることを特徴とする。

【００１５】

【作用】本発明のあおり補正装置では、水平時間軸圧縮
された全ラインに対して、各ライン毎にあおり補正率に
対応して異なった補間率で補間拡大することによりあお
り補正を行う。従って、本発明では水平補間型のあおり
補正を実施するので、従来例のように、あおり処理後の
映像信号に画素欠落は発生せず、この結果、画質劣化は
引き起こされずに高画質のあおり補正が実現される。

【００１６】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて具体的に説明する。

【００１７】図４は、本発明に係るあおり補正装置の基
本構成を示すブロック図であり、図において１，２，３
は、A/D 変換器，第１の水平PLL 回路, 第２の水平PLL
回路を示す。A/D 変換器１は、入力されるアナログ映像
信号をディジタル映像信号に変換し、変換したディジタ
ル映像信号（８ビット）を水平補間型あおり補正部４へ
出力する。第１の水平PLL 回路２は、水平同期信号に基
づいて、アナログ映像信号の水平解像度に見合ったサン
プリングクロックCLK1を生成し、生成したサンプリング
クロックCLK1をA/D 変換器１及び水平補間型あおり補正
部４へ出力する。また、第１の水平PLL 回路２は、その
内部で生成した水平駆動信号HD1 を水平補間型あおり補
正部４へ出力する。第２の水平PLL 回路３は、水平同期
信号及びあおり補正率に基づいて、水平時間軸圧縮を行
うためのサンプリングクロックCLK2を生成し、生成した
サンプリングクロックCLK2を水平補間型あおり補正部
４,D/A 変換器５及びLCD パネル７へ出力する。第２の
水平PLL 回路３の発振周波数はあおり補正率毎に切り換
えられる。また、第２の水平PLL 回路３は、その内部で
生成した水平駆動信号HD2 を水平補間型あおり補正部４
へ出力する。

【００１８】水平補間型あおり補正部４は、水平時間軸
圧縮された全ラインを各ライン毎に異なった補間率で補
間拡大することにより、ディジタル映像信号に対するあ
おり補正を行い、あおり補正後のディジタル映像信号
（８ビット）をD/A 変換器５へ出力する。D/A 変換器５
は入力されるあおり補正後のディジタル映像信号をアナ
ログ映像信号に変換し、変換後のアナログ映像信号を直
視管プロジェクタのCRT６またはLCD プロジェクタの LC
Dパネル７に出力する。なお、CRT ６及びLCD パネル７
には、映像表示のための水平同期信号及び垂直同期信号
が入力されている。

【００１９】図５は、図４に示す第１の水平PLL 回路２
の内部構成を示すブロック図である。第１の水平PLL 回
路２は、位相比較器11と、LPF 12と、VCO 13と、ｎ進カ
ウンタ14とから構成されている。位相比較器11は、水平
同期信号とｎ進カウンタ14にて生成された水平駆動信号
HD1 との位相を比較し、その位相差電圧をLPF 12へ出力
する。LPF 12は、この位相差電圧を平均化した後、VCO
13へ出力する。VCO 13は、平均化された位相差電圧に従
って発振を行ってサンプリングクロックCLK1を生成し、
生成したサンプリングクロックCLK1を外部の回路（A/D
変換器１及び水平補間型あおり補正部４）へ出力すると
ともにｎ進カウンタ14へも出力する。ｎ進カウンタ14は
このサンプリングクロックCLK1をｎ回カウントして水平
駆動信号HD1 を生成し、生成した水平駆動信号HD1 を外
部の回路（水平補間型あおり補正部４）へ出力するとと
もに位相比較器11へも出力する。このｎ進カウンタ14の
カウント値は、入力されるアナログ映像信号に固有のも
のであり、このアナログ映像信号が１種類である場合に
は１個の一定の値になる。なお、この第１の水平PLL 回
路２は、従来例における水平PLL 回路42と同様の構成を
なす。

【００２０】図６は、図４に示す第２の水平PLL 回路３
の内部構成を示すブロック図である。第２の水平PLL 回
路３は、位相比較器21と、LPF 22と、VCO 23と、プログ
ラマブルカウンタ24と、ロードデータレジスタ25とから
構成されている。位相比較器21は、水平同期信号とプロ
グラマブルカウンタ24にて生成された水平駆動信号HD2
との位相を比較し、その位相差電圧をLPF 22へ出力す
る。LPF 22は、この位相差電圧を平均化した後、VCO 23
へ出力する。VCO 23は、平均化された位相差電圧に従っ
て発振を行ってサンプリングクロックCLK2を生成し、生
成したサンプリングクロックCLK2を外部の回路（水平補
間型あおり補正部４, D/A 変換器５及びLCD パネル７）
へ出力するとともにプログラマブルカウンタ24へも出力
する。プログラマブルカウンタ24は、このサンプリング
クロックCLK2をｎ回カウントして水平駆動信号HD2 を生
成し、生成した水平駆動信号HD2 を外部の回路（水平補
間型あおり補正部４）へ出力するとともに位相比較器21
へも出力する。このプログラマブルカウンタ24のカウン
ト値は、ロードデータレジスタ25により決定される。ロ
ードデータレジスタ25には、あおり補正率に従ったカウ
ンタのロードデータが保持されている。

【００２１】図７は、図４に示す水平補間型あおり補正
部４の内部構成を示すブロック図である。水平補間型あ
おり補正部４は、１ラインメモリ31と、クロックゲート
生成回路32と、ORゲート33と、クロックカウンタ34と、
水平開始アドレスレジスタ切り換え回路35と、アドレス
比較器36と、ラッチ回路37とから構成される。

【００２２】１ラインメモリ31は、連続した水平時間軸
圧縮映像データを１ライン分蓄えておき、補間拡大した
データ列として読み出す。読み出し側のクロックを間引
くことにより映像データが２度読みされて、水平時間軸
伸張される。ライン単位の水平時間軸圧縮，伸張制御を
行うためには１ライン以上の容量のメモリが必要であ
る。クロックゲート生成回路32は、映像データの補間タ
イミングを決定するクロックゲート信号を生成する。こ
のクロックゲート信号は、あおり補正率に従って水平同
期信号毎に切り換えられる。具体的には、台形状にあお
りが発生している場合には、上辺ラインのクロック間引
きを０とし上辺ラインから下辺ラインに移行するにつれ
て間引かれるクロック数を増加させていく。これとは逆
に、逆台形状にあおりが発生している場合には、下辺ラ
インのクロック間引きを０とし上辺ラインから下辺ライ
ンに移行するにつれて間引かれるクロック数を減少させ
ていく。

【００２３】ORゲート33は、クロックゲート生成回路32
からのクロックゲート信号と、入力されるサンプリング
クロックCLK2との論理和をとって、１ラインメモリ31に
おけるリード（読み出し）信号を生成する。クロックカ
ウンタ34は、入力される水平駆動信号HD2 及びサンプリ
ングクロックCLK2から水平画素アドレスを生成し、これ
をアドレス比較器36へ出力する。水平開始アドレスレジ
スタ切り換え回路35は、あおり補正率に従って、ライン
毎の水平開始位置を保持し、ライン毎に切り換えた水平
開始アドレスを生成してこれをアドレス比較器36へ出力
する。アドレス比較器36は、クロックカウンタ34から入
力された水平画素アドレスと水平開始アドレスレジスタ
切り換え回路35から入力された水平開始アドレスとを比
較し、この２つのアドレスが一致したときに一致パルス
を生成し、これを１ラインメモリ31へ出力する。この一
致パルスは１ラインメモリ31におけるリード（読み出
し）のリセット信号となる。ラッチ回路37は、１ライン
メモリ31で２度読みされた映像データをサンプリングク
ロックCLK2でラッチしなおす。なお、１ラインメモリ31
におけるライト（書き込み）開始信号はサンプリングク
ロックCLK1であり、ライトのリセット信号は水平駆動信
号HD1 である。

【００２４】次に、このような構成の本発明のあおり補
正装置の動作について説明する。入力されたアナログ映
像信号は、A/D 変換器１にて第１の水平PLL 回路２から
のサンプリングクロックCLK1に応じてディジタル変換さ
れる。ディジタル変換された映像信号は、水平補間型あ
おり補正部４にて、水平時間軸圧縮された全ラインをあ
おり補正率に対応して、各ライン毎に異なった補間率で
補間拡大することにより、あおり補正処理が施される。
あおり補正された映像信号は、D/A 変換器５にて第２の
水平PLL 回路３からのサンプリングクロックCLK2に応じ
てアナログ変換された後、CRT ６またはLCD パネル７に
出力され、スクリーン（図示せず）にあおり補正された
映像が表示される。

【００２５】以下、10％のあおりが発生している場合の
具体的な補正例について説明する。例えば、第１の水平
PLL 回路２のVCO 13における発振周波数が100 MHz であ
って、ｎ進カウンタ14のカウント数が1000カウントに達
した場合に水平駆動信号HD1が生成されるとする。この
場合、10％のあおり補正率を得るためには、第２の水平
PLL 回路３のロードレジスタ25からプログラマブルカウ
ンタ24へのロードデータを1100カウント値に切り換え、
VCO 23の発振周波数を110 MHz として、水平時間軸圧縮
率を10％とする。このようにしておいて、上述したよう
に、水平時間軸圧縮された全ラインをあおり補正率（10
％）に従って各ライン毎に２度読みする画素のタイミン
グを切り換え制御して補間していくことにより、10％の
あおり補正率にてあおり補正された映像信号を得ること
ができる。

【００２６】

【発明の効果】以上のように、本発明のあおり補正装置
では、各ライン毎に異なる補間率での水平方向の補間処
理によりあおり補正を行うようにしたので、従来のあお
り補正装置のように画素が欠落することがなく、入力さ
れた映像信号の画質が損なわれない高画質のあおり補正
を行うことができる。

【図面の簡単な説明】

【図１】従来のあおり補正装置の基本構成を示すブロッ
ク図である。

【図２】図１における水平PLL 回路の内部構成を示すブ
ロック図である。

【図３】図１における水平間引き型あおり補正部の内部
構成を示すブロック図である。

【図４】本発明に係るあおり補正装置の基本構成を示す
ブロック図である。

【図５】図４における第１の水平PLL 回路の内部構成を
示すブロック図である。

【図６】図４における第２の水平PLL 回路の内部構成を
示すブロック図である。

【図７】図４における水平補間型あおり補正部の内部構
成を示すブロック図である。

【符号の説明】

１ A/D 変換器 ２ 第１の水平PLL 回路 ３ 第２の水平PLL 回路 ４ 水平補間型あおり補正部 ５ D/A 変換器 31 １ラインメモリ 32 クロックゲート生成回路 33 OR回路 34 クロックカウンタ 35 水平開始アドレスレジスタ切り換え回路 36 アドレス比較器 37 ラッチ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 投射器からスクリーン上に投影される映
   像のあおりを補正するあおり補正装置において、入力さ
   れるアナログ映像信号の水平解像度に見合ったサンプリ
   ングクロックを生成する第１の水平PLL 回路と、該第１
   の水平PLL 回路で生成されたサンプリングクロックによ
   り前記アナログ映像信号をディジタル映像信号に変換す
   るA/D 変換器と、あおり補正率毎に発振周波数を切り換
   えて水平時間軸圧縮を行うためのクロックを生成する第
   ２の水平PLL 回路と、前記ディジタル映像信号を記憶す
   る水平時間軸圧縮用のラインメモリと、該ラインメモリ
   からディジタル映像信号を２度読みするタイミングをあ
   おり補正率に従って各ライン毎に制御する第１の制御手
   段と、あおり補正率に従って各ライン毎に水平表示開始
   位置を制御する第２の制御手段と、あおり補正後のディ
   ジタル映像信号をアナログ映像信号に変換するD/A 変換
   器とを備えることを特徴とするあおり補正装置。