JP3573784B2 - 映像信号処理装置 - Google Patents
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Description
【産業上の利用分野】
アナログ映像信号をデジタル信号に変換して所定の映像信号処理を行うための映像信号処理装置に関する。
【0002】
【従来の技術】
近年、テレビジョンの多機能化に伴って、NTSC(National Television Committee:米国テレビジョン・システム委員会)方式等の映像信号のみならず、VGA規格(画素数640×480)等のコンピュータの映像信号や、ハイビジョン等の映像信号を同一のディスプレイで表示することが提案されている。
【0003】
そして、これらの映像信号は規格が相違するため、その周波数等がそれぞれ異なる。従って、これらの映像信号を同一のディスプレイで表示するには、ディスプレイ装置内やコンピュータ本体内に映像信号処理装置を設け、アナログの映像信号をデジタル化して周波数変換等の所定の映像信号処理を行う必要があった。
【0004】
また、メモリ等の周辺装置を用いて周波数変換等の所定の信号処理を行う場合に際しては、シリアルデータをパラレルデータに変換して並列動作を行っていた。これは、メモリの処理速度に対して、コンピュータ映像信号等の画素クロックの周波数(例えば30MHZ )が高く、シリアルデータの状態ではメモリの処理が追いつかないためである。
【0005】
以下に、図7を用いてこの映像信号処理装置の1例について説明する。
【0006】
PLL42によって構成されるクロック発生部と、信号処理部16とは、同一IC10の内部回路に形成されており、図示しないCPU等で制御されている。
【0007】
そして、PLL42は、水平同期信号(104) に基づいて、1水平走査ライン上の画素数に応じた図8(a)に示すようなサンプリングクロック(406) を発生する。
【0008】
入力されたアナログ映像信号(102) は、例えばNTSC方式の映像信号、VGA規格等のコンピュータの映像信号やハイビジョン等の映像信号であり、CRT(Cathod Ray Toub) 等のディスプレイに表示される映像信号である。なお、カラー表示の場合このアナログ映像信号(102) は、RGBそれぞれの色に係る信号を有しているが、ここでは説明の簡略化のために省略した。
【0009】
アナログ・デジタル(A/D)変換部14は、入力されたシリアルのアナログ映像信号(102) を、サンプリングクロック(406) に基づいてサンプリングし、各画素に対応したシリアルのデジタル映像信号(110) に変換する。そして、このシリアルのデジタル映像信号(110) を順次信号処理部16に出力する。
【0010】
プログラマブルのクロックバッファ44は、例えば所定数n(本実施例ではn=4)ビットカウンタから構成され、IC10の外部に形成された回路である。そしてこのクロックバッファ44は、サンプリングクロックをn分周し、図8(b)〜(e)のクロック408−1 〜408−4 に示すようなそれぞれ位相の異なる複数のパラレル変換用クロック(408) を発生する。そして、このパラレル変換用クロック(408) は、各メモリ46に供給される
信号処理部16に出力されたシリアルのデジタル映像信号(110) は、各パラレル変換用クロック(408) に基づいてサンプリングされ、パラレルのデジタル映像信号(412) として各メモリ46にそれぞれ格納される。
【0011】
信号処理部16は、メモリ46に格納されたパラレルのデジタル映像信号(412) をそれぞれ読み出して、後述するような所定の信号処理を行う。
【0012】
信号処理が施されたデジタル映像信号は、デジタル・アナログ(D/A)変換部18に出力され、D/A変換部18においてデジタル映像信号が再びアナログ映像信号(414) に変換されCRTの受像管等に出力される。
【0013】
なお、メモリ46、A/D変換部14及びD/A変換部18は、クロックバッファ44と同様にIC10の外部に設けられた周辺装置によって構成されている。
【0014】
信号処理部16で行う信号処理は、入力される映像信号(102) やディスプレイに表示する映像等によって様々である。
【0015】
例えば、入力された映像信号(102) がコンピュータ映像信号である場合に、その水平周波数は、画素数640×480(VGA)の場合で約30kHZ 、一秒当りのフレーム数は60である。ディスプレイがNTSC方式の映像信号をラスタスキャン表示するテレビ受像機の場合には、映像信号の水平周波数が約15kHZ 、一秒当りのフレーム数は30である。
【0016】
従って、この場合信号処理部16は時間軸変換を行って、コンピュータ映像信号の水平周波数を、NTSC方式の映像信号の水平周波数と同等に変換する必要がある。
【0017】
時間軸変換処理においては、信号処理部16が各メモリ46に格納された映像信号を読み出し、順次NTSC方式の画素クロックの周波数でデジタル・アナログ(D/A)変換部18に出力する。更に、D/A変換部18が、デジタル映像信号を再びアナログ映像信号(414) に変換してこれを受像管(CRTディスプレイの場合)等に出力する。
【0018】
また、単に時間軸変換を行うと、表示された映像が滑らかでなく、その表示にチラツキ(フリッカ)が発生する場合がある。そして、このフリッカを防止するためには信号処理部16において、以下のような相関処理(フィルタリング処理)等を行う。
【0019】
各メモリ46から、ディスプレイの同一垂直走査ライン上において隣接する画素の例えば3つデータを読み出す。そして、この3つのデータに対して所定の重み付け・平均化等の相関処理を行い、1画素分のデータを作成する。相関処理が終了すると、信号処理部16がこの処理済みのデータを読み出し、順次NTSC方式の画素クロックの周波数でD/A変換部18に出力し、これをアナログ映像信号(414) に変換する。
【0020】
このような相関処理を行うことにより、時間軸変換を行った映像の表示品質を向上させることができる。
【0021】
【発明が解決しようとする課題】
しかしながら、従来の映像信号処理装置では、PLL42と信号処理部16とは同一のIC回路内に形成していたものの、サンプリングクロック(406) を分周するためのクロックバッファ44は、このIC10の外部に別回路として設けられていた。
【0022】
一般的に、サンプリングクロック(406) を分周して各パラレル変換用クロック(408) を発生する際には、サンプリングクロック(406) に対して所定の時間遅延tが生ずる。
【0023】
しかし、クロックバッファ44がIC10の外部回路であると、この時間遅延tの量の把握が容易でなく、システム設計が煩雑であった。
【0024】
この時間遅延tが解消されない場合には、パラレル変換用クロック(408) に基づいてシリアルのデジタル映像信号(110) をサンプリングする際に、サンプリングエラーが発生してしまうという可能性もあった。
【0025】
更に、クロックバッファ44をIC10の外付回路とすることによりシステムの小型化が妨げられていた。
【0026】
また、図8の(b)から(e)に示したパラレル変換用クロック(408−1) 〜(408−4) の発生順は、1水平走査線上の画素数とは無関係であり、このクロック(408−1) 〜(408−4) に基づいてサンプリングされ、各メモリ46に格納されたデジタル映像信号は、単純にパラレル変換されているだけであった。
【0027】
従って、例えばラスタスキャン表示における各画素のデータと、各メモリ46に格納されるデータとの関係は図9のようになる。図において、クロック408−1 により第1のメモリに格納されたデータを○、クロック408−2 により第2のメモリに格納されたデータを□、クロック408−3 により第3のメモリに格納されたデータを●、クロック408−4 により第4のメモリに格納されたデータを黒四角として示している。
【0028】
図8から明らかなように、各メモリ46に格納されるデータは、ディスプレイの画面上で同一垂直ライン上に位置する画素(縦方向に並ぶ画素)のデータとなるとは限らない。
【0029】
よって、例えばシリアルデータにおいて隣接した水平走査ライン間の映像信号が強い相関関係を有する場合であっても、各メモリ46に格納されているパラレルデータにおいてこの相関関係を保つことが困難であった。
【0030】
また、信号処理部16において同一垂直線に対応するデータ間で行われる相関処理に際し、全てのメモリ46にアクセスする必要があるため画像処理の高速化を妨げるという問題もあった。
【0031】
本発明は、これらの課題を解消するためになされたものであり、簡単な装置構成で高精度な映像信号処理を行うことのできる映像信号処理装置を提供することを目的とする。
【0032】
【問題を解決するための手段】
上記目的を達成するために、本発明に係る映像信号処理装置は以下のような特徴を有する。
【0033】
本発明では、ディスプレイに映像を表示するための第1の周波数のアナログ映像信号をデジタル信号に変換して所定の信号処理を行い、第2の周波数のアナログ信号として出力する映像信号処理装置において、水平同期信号に基づいてサンプリングクロックを発生し、更に前記サンプリングクロックを分周して、分周比に応じて周波数が低く、互いに位相の異なる複数のパラレル変換用クロックを発生するクロック発生手段と、前記クロック発生手段から出力された前記サンプリングクロックに基づいてシリアルのアナログ映像信号をサンプリングしてデジタル映像信号に変換するアナログ・デジタル変換手段と、前記デジタル映像信号を前記互いに位相の異なる複数のパラレル変換用クロックを予め定められた順番で繰り返して用いサンプリングしてパラレルのデジタル映像信号に変換してメモリ手段に記憶し、記憶されたパラレルのデジタル映像信号における同一垂直走査ライン上で隣接する画素の信号について相関処理を施すとともに、読み出しのタイミングを調整して時間軸変換を行う信号処理を施し、第2の周波数のアナログ信号に対応する画素クロックに応じた画素毎のデジタル信号として出力する信号処理手段と、前記画素毎のデジタル映像信号を第2の周波数のアナログ映像信号に変換するデジタル・アナログ変換手段と、を有する。
【0034】
そして、前記信号処理手段において、パラレルのデジタル映像信号に変換する際に、前記互いに位相の異なる複数の前記パラレル変換用クロックを用いる順番を前記水平同期信号に同期してリセットし、各水平走査ラインにおいて、複数のパラレル変換用クロックのうちの同一の位相のパラレル変換用クロック用いて変換を開始して、同一の垂直走査ライン上で隣接する画素のパラレルデジタル映像信号を同一の位相のパラレル変換用クロックを用いて得ることを特徴とする。
【0035】
更に、前記パラレルのデジタル映像信号を、複数の前記パラレル変換用クロックにそれぞれ対応して格納する複数のメモリ手段を有し、複数の前記メモリ手段にそれぞれ格納されたデジタル映像信号は、ディスプレイの画面上において、予め定められた垂直ライン上の各画素に係る信号であることを特徴とする。
【0036】
【作用】
本発明によれば、サンプリングクロックと、パラレル変換用クロックとを同一のクロック発生部で発生させることにより、サンプリングクロックとパラレル変換用クロックとの時間遅延を容易に低減することができる。
【0037】
サンプリングクロックの分周を、サンプリングクロック発生部とは別の周辺装置の回路内で行うと、発生したパラレル変換用クロックのサンプリングクロックに対する時間遅延量の把握が困難である。しかし、本発明ではIC等の内部回路で2つのクロックを発生するので、その時間遅延量の把握が容易であり、更にサンプリングクロックを、その時間遅延量だけ遅延させて出力することも容易となる。
【0038】
従って、パラレル変換用クロックに基づくシリアルデータのパラレルデータへの変換を、極めて正確に行うことができる。なお、サンプリングクロックをn分周して得られたn個のパラレル変換用クロックにより、n個のメモリをサンプリング周波数の1/nの低速で動作させることができ、画素クロック周波数の高い映像信号であっても確実に所定の映像信号処理を行うことができる。
【0039】
また、複数のパラレル変換用クロックの発生順を、水平同期パルスに同期してリセットすることとした。これにより、1つのパラレル変換用クロックによって、ディスプレイの同一垂直ラインに係る画素の映像信号をサンプリングすることができる。
【0040】
更に、各メモリには、同一垂直ライン上の映像信号が格納されることとなる。
【0041】
従って、例えば同一垂直ラインで上下に隣接する画素に係る映像信号に対して相関処理を行う場合に、同一メモリからデータを読み出せばよく、複数のメモリにアクセスしなくても処理ができる。これにより、メモリのアクセス時間が短縮され、画像処理の高速化が実現できる。よって、画素クロック周波数の高いコンピュータ映像信号やハイビジョン等の高精細映像信号等に対しても確実に映像信号処理を行うことが可能となり、更に装置構成の簡略化にも貢献できる。
【0042】
【実施例】
以下、この発明の一実施例を図を用いて説明する。
【0043】
図1は、本発明の実施例に係る映像信号処理装置を示す概略図である。なお、既に説明した図と同一部分には同一符号を付して説明を省略する。
【0044】
入力される映像信号(102) は、従来同様にNTSC方式の映像信号、VGA規格等のコンピュータの映像信号や、ハイビジョン等の映像信号であって、例えばCRT等においてラスタスキャン表示されるディスプレイの映像信号である。
【0045】
クロック発生部12は、信号処理部16と共に例えばディスプレイ装置内やコンピュータ本体内に設けられるIC10の内部回路内に形成されている回路である。そして、このクロック発生部12は、後述するPLLと1/n分周部とから構成されている。
【0046】
PLL部は、水平同期信号(104) に基づいてサンプリングクロック(106) を発生する発振回路である。一方、1/n分周部は、サンプリングクロック(106) をn分周(本実施例ではn=4)して、互いに位相の異なるn個のパラレル変換用クロックを発生する回路である(図5(c)〜(f)参照)。
【0047】
A/D変換部14は、入力されたシリアルのアナログ映像信号(102) を、クロック発生部12から供給されるサンプリングクロック(106) に基づいてサンプリングし、シリアルのデジタル映像信号(110) に変換する。そして、このデジタル映像信号(110) を、順次信号処理部16に出力する。
【0048】
n個(n=4)のメモリ20は、IC10の外部に設けられたDRAMやFIFOメモリ、VRAM等からなる記憶素子であって、クロック発生部12から4つのパラレル変換用クロック(108) が供給されている。また、このメモリ20は、パラレル変換用クロック(108) に基づいてシリアルのデジタル映像信号(110) をサンプリングし、得られたパラレルのデジタル映像信号(112) をそれぞれ格納する。
【0049】
信号処理部16は、メモリ20に格納されたデジタル映像信号(112) を読み出して、入力された映像信号(102) により、所定の映像信号処理を行う回路であって、処理結果を信号処理部16内に設けられたラインメモリに格納し、D/A変換部18に出力する。
【0050】
D/A変換部18は、IC10の外部に設けられた変換部であって、信号処理部16から出力されたデジタル映像信号をアナログ映像信号(114) に変換してこれを送出する。
【0051】
次に、クロック発生部12の構成について図2を用いて説明する。
【0052】
クロック発生部12は、同一ICの内部回路内に形成されたサンプリングクロック(106’)を発生するPLL部と、パラレル変換用クロック(108) を発生する1/n(本実施例ではn=4)分周部32とから構成されている。
【0053】
PLL部は、位相比較部22と、VCO(Voltage controlled Oscillator :電圧制御発振部)26と、位相比較部22からVCO26への経路に挿入されたループフィルタ28とを有している。更に、VCO26から位相比較部22へのの経路には分周部(1/1H画素数)24が設けられている。
【0054】
分周部24は、VCO26から出力された所定周波数の信号を1水平走査ラインの画素数に応じて分周し、水平同期信号とほぼ等しい周波数の信号を位相比較部22に供給する。
【0055】
位相比較部22は、分周部24から出力された信号の位相と、水平同期信号の位相とを比較し、その誤差信号を発生する。そして、この誤差信号はループフィルタ28を介してVCO26に出力される。
【0056】
VCO26は、誤差信号に対応して発信周波数を変更する発振部であり、最終的にVCO26から図5(a)に示すサンプリングクロック(106’)として出力される信号は、水平同期信号の周波数×1H画素数に正確に一致する周波数となっている。
【0057】
VCO26の出力側には1/n分周部32及び遅延部30がそれぞれ接続されている。遅延部30は、サンプリングクロック(106’)を所定量遅延させるための回路である。遅延量は、1/n分周部32がサンプリングクロック(106’)を分周する際に発生するパラレル変換用クロック(108) の時間遅延に対応している。
【0058】
PLL部と1/n分周部32とは、上述のように同一のIC内に形成されているので、時間遅延量の把握は極めて容易である。
【0059】
従って、サンプリングクロック(106’)の遅延量を補正する遅延部30の構成が簡単で、A/D変換部14に供給されるサンプリングクロック(106) と、各パラレル変換用クロック(108) との間に時間遅延が発生することを防止できる。これにより、アナログ・デジタル変換、及びシリアル・パラレル変換に際しての映像信号のサンプリングが正確に実行可能となる。
【0060】
次に、1/n分周部32の構成例について図3を用いて説明する。
【0061】
1/n分周部32は、2段のフリップフロップ34(FF1),36(FF2)と、分周数nに応じた数(n=4)のゲート38−1〜38−4とから構成されている。
【0062】
ここで、この1/n分周部32の構成は図3には限られず、その分周数nはメモリ等の動作速度に応じて最適な値に設定されるものである。また、この分周数nは、発生するパラレル変換用クロック(108) の数及びメモリ20の数に等しいものである。
【0063】
FF1のCLK 入力端子には、図4(a)に示すようなVCO26から出力されるサンプリングクロック(106’)が供給されている。
【0064】
そして、FF1の反転Q出力端子は、FF1のD入力端子に接続されている。このため、FF1のQ出力は、サンプリングクロック(106’)のパルスの立上がりのたびに反転し、FF1のQ出力端子からは図4(b)に示すようにサンプリングクロック(106’)の2倍の周期のパルスが出力される。
【0065】
また、FF1の反転Q出力端子はFF2のCLK 入力端子に接続されている。そして、このFF1の反転Q出力端子からは、図4(c)に示すようなFF1のQ出力端子からの出力信号を反転したパルスが出力される。
【0066】
FF2の反転Q出力端子は、FF2のD入力端子に接続されている。これにより、FF2のQ出力はFF1の反転Q出力のパルスの立上がりのたびに反転し、従ってFF2のQ出力端子からは図4(d)に示すようにFF1の反転Q出力から1クロック遅れて立ち上がるパルスが出力される。
【0067】
また、FF1及びFF2のQ出力端子は、各ゲート38−1〜38−4の入力端子にそれぞれ接続されている。なお本実施例では、ゲート38−1の2つの入力は両方とも反転入力とし、ゲート38−2及び38−3の入力は、それぞれ異なる一方の入力のみを反転入力とした。
【0068】
そして、各ゲート38−1〜38−4からは、図5の(c)〜(f)に示すような、サンプリングクロック(106’)周波数の1/4であって、互いに位相の異なる4つのパラレル変換用クロック(108−1〜4)が出力される。なお、図において各パラレル変換用クロック(108−1〜4)の正パルス幅は、サンプリングクロック(106’)のパルス幅と同じように図示したが、これに限らずデューティー50%のパルスでもよい。
【0069】
更に、FF1及びFF2のR入力端子には、図4(b)に示す水平同期信号(104) がリセット信号として供給され、このリセット信号が入力されるとFF1,FF2のそれぞれのQ出力端子からの出力は初期化される。そして、パラレル変換用クロック(108−1〜4)の発生順がリセットされる。
【0070】
即ち、各パラレル変換用クロック108−1 〜108−4 は、図5(c)〜(f)に示すように、クロック108−1 →クロック108−2 →クロック108−3 →クロック108−4 →クロック108−1 →・・と順にパルスを発生している。
【0071】
この状態において、一水平走査期間毎に発生する水平同期信号(104) がリセット信号としてFF1,FF2のR入力端子に供給されると、各パラレル変換用クロック(108−1〜4)の発生順がリセットされる。そして、リセットと同時にパラレル変換用クロック(108−1) のパルスが立ち上がる。
【0072】
このように水平同期信号(104) によって、パラレル変換用クロック(108−1〜4)の発生順をリセットすることにより、その発生順は各水平走査期間中において同一となる。
【0073】
そして、図1のシリアルのデジタル映像信号(110) は、このパラレル変換用クロック(108−1〜−4) に基づいてそれぞれサンプリングされ、パラレル変換されて各メモリ20に格納される。
【0074】
ラスタスキャン表示における各画素のデータと、各メモリ20に格納されるデータとの関係を示すと図6のようになる。
【0075】
図において、クロック108−1 により第1のメモリに格納されるデータを○、クロック108−2 により第2のメモリに格納されるデータを□、クロック108−3 により第3のメモリに格納されるデータを●、クロック108−4 により第4のメモリに格納されたデータを黒四角として示した。
【0076】
図から明らかなように、水平同期信号(104) によってパラレル変換用クロック(108−1〜4)の発生順がリセットされることによって、ディスプレイ画面上で同一垂直走査ライン上に位置する画素のデータは、同一のメモリ20に格納されている。
【0077】
従って、ライン間のフリッカ除去のための相関処理等、同一垂直走査ラインの隣接する上下の画素に係るデータの演算処理に際しては、同一メモリからデータを読み出せばよく、複数のメモリにアクセスしなくても処理ができる。これにより、メモリのアクセス時間が短縮され、画像処理の高速化が実現できる。よって、画素クロック周波数の高いコンピュータ映像信号やハイビジョン等の高精細映像信号等に対しても確実に映像信号処理を行うことが可能となり、更に装置構成の簡略化にも貢献できる。
【0078】
なお、本実施例の映像信号処理装置は、ディスプレイ装置内部に設けても、コンピュータ本体等の内部のどちらに設けてもよいものである。ディスプレイ装置に設けられる場合には、自己の表示機能(画素数、フレーム周波数等)に応じて信号処理を行うので、入力される映像信号に対しての適用範囲が広く、ディスプレイがテレビ受像機である場合には、テレビビジョンの高機能化に貢献できる。一方、コンピュータ本体の内部に設ける場合には、市販のテレビ受像機に接続することができるという効果を有する。
【0079】
また、本実施例において、ディスプレイはラスタスキャン表示を行うCRT等に限らず、投写型等のプロジェクタや、液晶ディスプレイ、プラズマディスプレイ等であってもよい。
【0080】
【発明の効果】
以上述べた如く、本発明によればサンプリングクロックと、パラレル変換用クロックとを同一のクロック発生部で発生させることにより、サンプリングクロックとパラレル変換用クロックとの時間遅延の低減が容易である。
【0081】
即ち、同一回路内で2つのクロックを発生することによりクロックの時間遅延量の把握が容易であり、更にサンプリングクロックを、その時間遅延量だけ遅延させて出力する構成をとることも容易となる。
【0082】
従って、パラレル変換用クロックを用いたシリアルデータのパラレルデータへの変換を極めて正確に行うことができる。なお、サンプリングクロックをn分周して得られたn個のパラレル変換用クロックにより、n個のメモリをサンプリング周波数の1/nの低速で動作させることができ、画素クロック周波数の高い映像信号であっても確実に所定の映像信号処理を行うことができる。
【0083】
また、複数のパラレル変換用クロックの発生順を、水平同期パルスに同期してリセットすることにより、1のパラレル変換用クロックによってディスプレイの同一垂直走査ラインに係る画素の映像信号をサンプリングできる。
【0084】
更に、各メモリには、同一垂直走査ライン上の映像情報が格納されることとなる。
【0085】
従って、例えば同一垂直走査ラインで隣接する画素に係る映像信号に対して相関処理等を行う場合に、同一メモリからデータを読み出せばよく、複数のメモリにアクセスしなくても処理ができる。これにより、メモリのアクセス時間が短縮され、画像処理の高速化が実現できる。
【0086】
よって、画素クロック周波数の高いコンピュータ映像信号やハイビジョン等の高精細映像信号等に対しても確実に映像信号処理を行うことが可能となり、更に装置構成の簡略化にも貢献できる。
【図面の簡単な説明】
【図1】本発明の実施例に係る映像信号処理装置を示す概略構成図である。
【図2】図1のクロック発生部12の構成を示す図である。
【図3】図2の1/n分周部32の回路構成を示す図である。
【図4】図3の1/n分周部の各端子における信号波形を示す図である。
【図5】図1のクロック発生部12から出力されるクロック波形を示す図である。
【図6】図1のメモリ20内に格納されるデータと、ディスプレイ画面上の各画素との関係を示す図である。
【図7】従来の映像信号処理装置を示す概略構成図である。
【図8】図7のPLL42とクロックバッファ44から出力されるクロック波形を示す図である。
【図9】図7のメモリ20内に格納されるデータと、ディスプレイ画面上の各画素との関係を示す図である。図3の出力制御部34の回路構成を示す図である。
【符号の説明】
10 IC
12 クロック発生部
14 A/D変換部
16 信号処理部
18 D/A変換部
20 メモリ
Claims (2)
- ディスプレイに映像を表示するための第1の周波数のアナログ映像信号をデジタル信号に変換して所定の信号処理を行い、第2の周波数のアナログ信号として出力する映像信号処理装置において、
水平同期信号に基づいてサンプリングクロックを発生し、更に前記サンプリングクロックを分周して、分周比に応じて周波数が低く、互いに位相の異なる複数のパラレル変換用クロックを発生するクロック発生手段と、
前記クロック発生手段から出力された前記サンプリングクロックに基づいてシリアルのアナログ映像信号をサンプリングしてデジタル映像信号に変換するアナログ・デジタル変換手段と、
前記デジタル映像信号を前記互いに位相の異なる複数のパラレル変換用クロックを予め定められた順番で繰り返して用いサンプリングしてパラレルのデジタル映像信号に変換してメモリ手段に記憶し、記憶されたパラレルのデジタル映像信号における同一垂直走査ライン上で隣接する画素の信号について相関処理を施すとともに、読み出しのタイミングを調整して時間軸変換を行う信号処理を施し、第2の周波数のアナログ信号に対応する画素クロックに応じた画素毎のデジタル信号として出力する信号処理手段と、
前記画素毎のデジタル映像信号を第2の周波数のアナログ映像信号に変換するデジタル・アナログ変換手段と、
を有し、
前記信号処理手段において、パラレルのデジタル映像信号に変換する際に、前記互いに位相の異なる複数の前記パラレル変換用クロックを用いる順番を前記水平同期信号に同期してリセットし、各水平走査ラインにおいて、複数のパラレル変換用クロックのうちの同一の位相のパラレル変換用クロックを用いて変換を開始して、同一の垂直走査ライン上で隣接する画素のパラレルデジタル映像信号を同一の位相のパラレル変換用クロックを用いて得ることを特徴とする映像信号処理装置。 - 請求項1記載の映像信号処理装置において、
前記パラレルのデジタル映像信号を、複数の前記パラレル変換用クロックにそれぞれ対応して格納する複数のメモリ手段を有し、
複数の前記メモリ手段にそれぞれ格納されたデジタル映像信号は、ディスプレイの画面上において、予め定められた垂直ライン上の各画素に係る信号であることを特徴とする映像信号処理装置。
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