JPH06350020A - マルチチップ集積回路モジュール及びその製造方法 - Google Patents

マルチチップ集積回路モジュール及びその製造方法

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JPH06350020A
JPH06350020A JP6050059A JP5005994A JPH06350020A JP H06350020 A JPH06350020 A JP H06350020A JP 6050059 A JP6050059 A JP 6050059A JP 5005994 A JP5005994 A JP 5005994A JP H06350020 A JPH06350020 A JP H06350020A
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JP
Japan
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layer
substrate
integrated circuit
conductive layer
holes
Prior art date
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Pending
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JP6050059A
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English (en)
Inventor
Larry J Mowatt
ジェイ．モワット ラリィ
David Walter
ウォルター デビッド
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Publication date
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Abstract

(57)【要約】 【目的】 多数の半導体ダイが実装可能な高密度相互接
続構造を有するマルチチップ集積回路モジュール及びそ
の製造方法を提供する。 【構成】 マルチチップ集積回路モジュールは、高密度
相互接続構造体が形成された積層材料の支持層を含む。
積層は集積回路チップ（５６）を収容する穴（１４）を
有する第１の上部積層（１０）を含む。対向側に導電層
（１８）及び（２０）を有する下部コア積層（１６）
は、層（１０）の下面に積層される。層（１０）の上面
の導電層（１２）に導電層（２０）を接続させるべく、
メッキされたスルーホール（３６）、（３８）及び（４
０）が２つの層（１０）及び（１６）を通して形成され
る。高密度相互接続層は、おのおのが貫通して形成され
たバイア及び表面に設けられたバイア相互接続構造体を
有する２つの積層（１２６）及び（１３８）を含む。Ｉ
／Ｏコネクタは、モジュールからピン（１６６）を介し
た動作システムとのインターフェースを考慮すべく、ピ
ン（１６２）及び（１６４）により、メッキされたスル
ーホールの選択されたものに挿着される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、半導体部品の
実装に関し、特に、被着されたオーバーレイ構造中に形
成された相互接続層を有する積層基板への、多数の半導
体ダイ（ｍｕｌｔｉｐｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ ｄｉｅ）の実装に関する。
【０００２】
【従来技術の説明】最近、電子デバイスの相互接続は、
電子システムの性能を決定するときに、重要な因子とな
ってきた。このことは、部分的には、それに伴う、より
高いデバイス集積度への傾向、即ち、数百万個のアクテ
ィブトランジスタ要素、サブミクロン寸法（ｆｌａｔｕ
ｒｅ ｓｉｚｅｓ）及び４００ないし５００個の接続部
に近づくＩ／反転Ｏピンアウトを有する大規模集積回路
と、典型的には１．２７ｃｍ（０．５０インチ）より大
きいシリコンの寸法及びＩＣ１個当り５Ｗより大きい電
力損失の増加に起因するものである。これらの因子は、
確かに、特に単チップ実装の領域において、エレクトロ
ニクス実装技術者に対して、主要な技術問題を提起す
る。単チップ実装のための現在のＩＣ実装設計アプロー
チ、材料システム、及び技術は、ハイエンド集積回路に
おいて、重要な性能差別化要素となってきており、それ
自体が主要な製品差別化要素である。
【０００３】制御されたインピーダンスの伝送ライン、
低損失の電源及び培地の配電ネットワーク及び最小の信
号経路といった適合化された電気的特性を持つオフチッ
プ相互接続を一体化するという新たに生じた必要性は、
現在の先端のサブシステム部品をしてマルチチップ・モ
ジュール（Ｍｕｌｔｉｃｈｉｐ Ｍｏｄｕｌｅｓ）、即
ちＭＣＭとして業界周知の電子実装の形態を考慮させし
めてきた。ＭＣＭは、一般に、チップ間相互接続が、次
のシステム実装レベルインターフェースへの多数の高性
能相互接続アプローチの１つによって支持されている単
一のサブシステム・パッケージ中に、多数の裸のＩＣを
実装する機能を構成している。現在、３つの主要な種類
のＭＣＭ実装アプローチがある。
【０００４】ＭＣＭの最初の種類は、ＭＣＭ−Ｌとして
知られており、ここで「Ｌ」は積層技術（Ｌａｍｉｎａ
ｔｅ ｔｅｃｈｎｏｌｏｇｙ）を表わす。このアプロー
チは、典型的には、周辺パッド・デバイス用の０．１５
２ないし０．２５４ｍｍ（６ないし１０ｍｉｌ）のリー
ド・ピッチ・インターフェースをして相互接続を提供せ
しめる微細寸法表面要素（ｓｕｒｆａｃｌ ｆｅａｔｕ
ｒｅｓ）を支持する標準的プリント配線基板技術の拡張
から成っている。複数のＩＣ用の電気的接続は、一般
に、デバイス上の外部周辺ボンド・パッドから、積層技
術相互接続（Ｌａｍｉｎａｔｅ ｔｅｃｈｎｏｌｏｇｙ
ｉｎｔｅｒ ｃｏｎｎｅｃｔ）部上にインターフェー
スする微細リードピッチ周辺パッドまでのテープ自動化
ボンディング（ＴＡＢ：Ｔａｐｅ Ａｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）リードインターフェースによってな
される。Ｉ／反転Ｏボンドパッドに固着されたＴＡＢリ
ードフレームを有する多数の裸のＩＣが、このアプロー
チによって相互接続されるとき、ＭＣＭシステムが生成
された；従って、これをＭＣＭ−Ｌと呼ぶ。デバイス−
積層板間の相互電気的接続に関する代替方法を使用する
ことかできる。例えば、裸のチップワイヤボンド相互接
続、及び半田バンプまたは電気的導電性接着ボンドの何
れかが用いられるか、または業界内で開発中である。こ
の技術は、低から中の範囲の性能（一般に、２０ないし
７０ＭＨｚのクロック周波数）の製品用の低コストの製
造アプローチとして受容されてきて、利用可能度（ａｖ
ａｉｌａｂｉｌｉｔｙ）、低コスト、低リスク、及び既
存の実装技術を新たに生じた高容積ＭＣＭ実装応用に導
入するてことする能力といった重要な利点を有する。
【０００５】ＭＣＭ実装技術の第２の種類は、ＭＣＭ−
Ｃとして知られている。このアプローチは、「厚膜」メ
タライゼーションをスクリーン印刷し、次いでセラミッ
ク基板上に多層に焼成することができるハイブリッド実
践と、スクリーン化メタライゼーションが、「グリーン
テープ（ｇｒｅｅｎ ｔａｐｅ）」状、即ち予備焼成状
態にあるセラミック上に印刷され、該セラミックテープ
及びメタライゼーションが単一工程で硬化される多層式
共焼成単チップ実装（ｍｕｌｔｉ−ｌａｙｅｒｅｄ ｃ
ｏ−ｆｉｖｅｄ ｓｉｎｇｌｅ ｃｈｉｐ ｐａｃｋａ
ｇｉｎｇ）技術との双方の拡張である。何れにしろ、幾
つかの層の相互接続部が、次のシステムレベルに相互連
結するパッケージとしても機能できるセラミック基板上
に形成され、次いで、複数のＩＣを、種々の技術によっ
て、この配線構造に接続することができる。利用される
ＩＣ接続の方法の中には、ワイヤボンド、フリップチッ
プ半田バンプ（ｆｌｉｐ ｃｈｉｐ ｓｏｌｄｅｒ ｂ
ｕｍｐ）、ＴＡＢ、熱圧着、ＴＡＢ半田インターフェー
ス及び電気的導電性高分子接着剤がある。この技術は、
単チップ実装技術及びハイブリッド相互接続技術の拡張
に基づくことができるため、セラミック相互接続製造の
基礎の重要な促進という利点を有する。しかしながら、
達成することができる寸法（ｆｅａｔｕｒｅ ｓｉｚ
ｅ）の制限、及び、一般に、ＩＣ相互接続技術をリード
するのに不適切な制限を提供するセラミック配線基板の
電気的性能特性に起因して、相互接続配線密度にはペナ
ルティがある。
【０００６】ＭＣＭ実装技術の第３のクラスは、ＭＣＭ
−Ｄとして知られており、ここで「Ｄ」は被着化（メタ
ライゼーション）（Ｄｅｐｏｓｉｔｅｄ（ｍｅｔａｌｉ
ｚａｔｉｏｎ））を表わす。このアプローチは、一般
に、ＩＣ製造プロセスの拡張である薄膜プロセス技術を
促進する。このために、現在の技術のＭＣＭ−Ｌまたは
ＭＣＭ−Ｃ特徴に比してはるかに微細な相互接続寸法
（ｉｎｔｅｒｃｏｎｎｅｃｔ ｆｅａｔｕｒｅ ｓｉｚ
ｅｓ）が達成可能である。ＭＣＭ−Ｄ相互接続は、典型
的には、多層構造におけるアルミニウムまたは銅の何れ
か一方及びバリアメタル導体を有するポリイミドベース
の材料からなる誘電体層で構成される。これらの薄膜多
層ＭＣＭ−Ｄ配線相互接続は、処理のために製造ツーリ
ング板を提供する機械的基板用の種々の材料、及び次の
レベルのパッケージインターフェース用の機械的及び熱
的構造を使用して構築される。使用可能な基板材料は、
シリコン、セラミックス、ガラス及び金属マトリックス
式合成材料（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓ
ｉｔｅ ｍａｔｅｒｉａｌｓ）を含んでいる。ＭＣＭ−
Ｄ薄膜相互接続は、一般に、最小実装寸法における電気
的性能特性の最良特質及び熱的ペナルティ特質を発揮す
る。しかしながら、これらは、現在、最高の製造コスト
をも示し、またこのため、考察上、最高の電気的及び機
械的実装解法を要求する相互接続応用にのみ制限され
る。
【０００７】
【発明の概要】ここにおいて開示され権利主張される本
発明は、マルチチップ集積回路パッケージを備えてい
る。該パッケージは、上面及び下面を有すると共に、高
分子材料から製造される基板を含んでいる。該基板は、
その下側に配された下部導電面を有している。複数のキ
ャビティは、基板の上面に形成されて、集積回路チップ
を受容するようになっていると共に、集積回路チップが
配置されたとき、該配置された集積回路チップの上面が
基板の上面と実質的に共通平面をなす、十分な深さを有
している。集積回路チップは、該集積回路チップの上面
に配置された、関連するボンディングパッドを有してい
る。基板の上面の導電性パッドと下部導電性表面の間を
導電的に接続する相互接続がもたらされる。相互接続積
層膜の層は、基板及び設けられた複数のバイア開口部
（ｖｉａ ｏｐｅｎｉｎｇｓ）を有する集積回路チップ
の上面を覆って設けられる。ボンディングパッド及び導
電性パッドのうちの選択したものを露出するように、バ
イア開口部が設けられる。相互接続導体のパターンは、
バイア開口部の少なくとも幾つかの間に伸長すると共
に、ボンディングパッド及び導電性パッドのうちの選択
したものの間に電気的接続をもたらすように、積層膜の
頂部に設けられる。
【０００８】本発明の別の態様において、基板は、第１
の高分子層及び第２の高分子層で構成される。第１の高
分子層は、その上面に設けられた第１の導電層を有する
と共に、複数のキャビティを含むべく作用可能である。
キャビティは、第１の導電層の上面から第１の高分子層
の下面まで伸長している。第２の高分子層は、その上面
に設けられた第２の導電層、及びその下面に設けられた
第３の導電層を有し、該第３の導電層は、基板の下部導
電層を備えている。接着層は、粘着的に、第１の高分子
層の下面を、第２の導電層の上面に固着させる。第２及
び第３の導電層の少なくとも一方のシート抵抗は、相互
接続のパターンのシート抵抗に比して、実質的に低い。
【０００９】本発明の更に別の態様において、複数の導
電性パッドが第１の導電層の上面に設けられ、相互接続
部は、複数のメッキされたスルーホールから成り、この
際、該メッキされたスルーホールのおのおのは、導電性
パッドの１つから第３の導電層に伸長すると共に、第１
及び第２の高分子層並びに第２の導電層を通して伸長し
ている。
【００１０】本発明の更なる態様において、複数の基板
ピン及び複数のシステムピンを有する基板上に本体支持
体を有するＩ／反転Ｏコネクタが設けられる。基板ピン
は、その選択されたものが第３の導電層から絶縁分離さ
れると共に、そのメッキされたスルーホールが、関連す
るＩ／反転Ｏ機能を有する該メッキされたスルーホール
のうちの選択されたものに挿入されるように機能可能で
ある。システムピンは、基板ピン及び外部システムの間
のインターフェースをとるように機能することができ、
この際、基板ピンは、外部システムに関して、取り外し
可能に動作する。システムピンによって、信号及び電源
電圧をメッキされたスルーホールに、続いて、相互接続
導体のパターンにもたらすことができる。一実施例にお
いて、第３の導電層は、接地面または電源面を備えてい
る。
【００１１】
【実施例】今、図１について説明すると、プリント配線
板（ＰＷＢ：Ｐｒｉｎｔｅｄ Ｗｉｒｉｎｇ Ｂｏａｒ
ｄ）積層基板の断面図が図示されている。基板は、銅被
覆の層１２を有するＰＷＢ積層材料の層１０から構成さ
れる。ＰＷＢ積層材料は、エポキシガラス材料、若しく
はポリイミドガラス材料、テフロン（商標名）またはＰ
ＷＢ製造に共通に使用される他の材料であってよい。こ
れらは、ＰＷＢ積層材料用に利用される通常の材料であ
り、一般に、高分子材料と称することができる。層１０
の厚さは、約０．３８ｍｍ（１５ｍｉｌｓ）ないし０．
５１ｍｍ（２０ｍｉｌｓ）であり、また銅層には約０．
０１８ｍｍ（０．７ｍｉｌｓ）ないし０．０３６ｍｍ
（１．４ｍｉｌｓ）である。層１２は、通常の銅クラッ
ディング技術（ｃｏｐｐｅｒ ｃｌａｄｄｉｎｇ ｔｅ
ｃｈｎｉｑｕｅ）で、層１０に固着される。
【００１２】ここで、図２について説明すると、対応す
る層１２及び層１０の部分を除去して穴１４が基板を通
して形成されている図１の基板の断面図が図示されてい
る。以下において説明するように、穴１４は、後に配置
される半導体ダイに比して僅かに大きい。また、組合せ
層１０及び１２、及び続く下方の接着層の厚さは、半導
体ダイの表面が層１２の上面と共通平面となるようにな
っている。この段階で穴１４を形成することにより、複
雑で不経済なミリングまたはエッチング手順を除去する
ことができる。
【００１３】ここで、図３ａについて説明すると、積層
１６、上部銅クラッド層１８及び下部銅クラッド層２０
から構成される第２のＰＷＢ積層基板上に設けられた図
２の基板の断面図が図示されている。再度、層１８及び
２０の厚さは、例えば、支持等の所望する特性に応じ
て、層１６がより厚く構成された状態で、約０．０１８
ｍｍ（０．７ｍｉｌｓ）ないし０．０３６ｍｍ（１．４
ｍｉｌｓ）である。層１８の上面は、約０．０７６ｍｍ
（３ｍｉｌｓ）厚である接着層２２をもたらす通常の積
層プロセスで、積層１０の下面に積層されている。ダイ
の場所には、接着剤は存在しない。このプロセスにおい
て、接着層２２は、一般に、非硬化状態であることを除
いて、積層１０と同一の材料で形成される。例えば、積
層１０がポリイミド材料で製造されていれば、接着剤は
ポリイミド接着剤となろう。積層手順は、約２００ＰＳ
Ｉ以上の圧力と、３５０ないし３７５°Ｆの範囲の温度
で行われる。これは、通常のプロセスである。
【００１４】図３ａの構造は、信号または接地を含むこ
とができる層１２の上部相互接続レベルのために用意さ
れる。以下において説明するように、層１８は、熱面及
び／又は信号面として作用する。層２０は、信号、接地
または電源のために用意されるべく、利用することがで
きる。従って、銅層１２，１８及び２０のおのおのは、
信号を搬送したり、または培地または電源面をもたらす
べくパターニングすることができる高導電層をもたら
す。
【００１５】ここで、図３ｂについて説明すると、図３
ａの構造の代替実施例が図示されている。図３ｂの構造
において、層１０は、ＰＷＢ積層材料から成る２つの分
離層、即ち、層１０′及び銅クラッド層１０″から作ら
れている。銅クラッド層１０″は、その上面に被覆され
た銅層１２を有している。次いで、穴２４が層１０″及
び層１２の表面を介してあけられ、該穴２４は、図３ａ
の穴１４に配置されるものよりも薄いダイを受容するこ
ととなる。この後、層１０″及び銅層１２は、接着層２
６を有する層１０′に積層される。次いで、穴１４が、
被覆銅層１２を有する結合層１０′及び１０″に形成さ
れる。層１０′、１０″及び２６の厚さは、図３ａの層
１０の厚さと実質的に等しい。この構造を利用すること
により、穴１４に比較して、一層薄いダイを穴２４に収
容することができる。銅層１８の上面に到る穴１４の深
さは、ダイの上面が銅層１２の上面と共通面となれるよ
うに、ダイ及び関連する接着層の厚さを近似的に等しい
こともまた留意すべきである。同様に、穴２４中に配置
されるより薄いダイ及びその接着層の厚さは、銅層１
２、積層１０′及び接着層２６の厚さと近似的に等し
く、より薄いダイの上面がまた、銅層１２の上面と共通
面をなすようになっている。
【００１６】ここで図４ａについて説明すると、そこに
形成されたメッキされたスルーホールを有する図３ａの
構造の断面図が図示されている。メッキされたスルーホ
ールは、先ず、銅層１２の上面の被選択領域を通して穴
をうがち、積層１０、銅層１８、積層１６及び銅層２０
を通して下方にまで達するようにすることによって、形
成される。これらの穴は、その側面に設けられた導電層
を有することに留意されたい。従って、穴の側壁に設け
られるメッキ材料が導電層１８と接触すべきものであれ
ば、このことによって、導電層１８は導電層２０と同一
の電位となる。このことは望ましくないものになり得
る。従って、導電層１８は、メッキされたスルーホール
を後で形成できる絶縁分離領域を構成すべく、最初の基
板製造プロセスにおいて、パターニング及びエッチング
を必要とする。３つの穴３６，３８及び４０が形成され
る３つの領域３０，３２及び３４が図示されている。
【００１７】穴３６，３８及び４０を形成した後、もし
行われるのであれば、シード・メタライゼーション（ｓ
ｅｅｄ ｍｅｔａｌｌｉｚａｔｉｏｎ）の電解式銅被着
に続いて、銅の電解メッキプロセスが行われる。これに
よって、穴３６，３８及び４０の全面の外に、導体層２
０の下部露出面及び層１２の上部露出面の双方を覆っ
て、銅層が形成される。この後、構造体は、パッド及び
／又はメッキされたスルーホール３６ないし４０のおの
おのに関連するＩ／反転Ｏルーティングを構成すべく、
パターニングされ、エッチングされる。このことによっ
て、パッド４４が穴３６と関連する銅層１２の上面に形
成されると共に、パッド４６が導電層２０の下面に形成
されることとなる。同様に、穴３８は、これと関連す
る。層１２の上面に形成されたパッド４８と、層２０の
下面に形成されたパッド５０とを有し、穴４０は、これ
と関連する、層１２の上面に形成されたパッド５２と、
層２０の下面に形成されたパッド５４とを有する。
【００１８】一旦、メッキされたスルーホールが形成さ
れると、構造体は、集積回路を収容するのが容易である
と共に、これと関連する高密度相互接続層を有するのが
容易である。典型的に、この段階までのプロセスは、標
準の構成技術を利用したプリント配線基板機構で行われ
る。このとき、基板は、層１２の上面及び層２０の下面
上に、任意のエッチングされたパターンを有することが
できる。しかしながら、層１８は、積層プロセスの際、
２つの層１０及び１６の間に挟まれているので、メッキ
されたスルーホールの完成前に、パターニングする必要
がある。層１２の上面の任意のパターニング動作が完了
した後、半導体ダイ５６が、穴１４の中に配置され、接
着層５８を有する層１８の露出面に固着される。接着層
５８は、任意の型式の通常の接着剤とすることができ
る。例えば、比較的大きなダイに対して、順応な接着剤
は、適切な熱膨張係数（ＣＴＥ：Ｃｏ−Ｅｆｆｉｃｉｏ
ｎｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ）をもた
らすべく、利用することができ、接着層５８は、応用に
応じて、電気的に導電性、熱的に伝導性、またはその双
方とすることができよう。上述したように、導電層１８
は熱的伝導面をもたらすが、電気的な導電面をもたらす
こともできる。ボンドパッドが上方を向くように、ダイ
５６が電装され、この際、２つのボンドパッド６２及び
５４が図示されている。
【００１９】ここで、図４ｂについて説明すると、２つ
の層１０′及び１０″が、より浅い穴２４を形成すべ
く、積層プロセスに利用されていた図３ｂの構造を利用
した、図４ａの構造の代替実施例及びダイの実装が図示
されている。メッキされたスルーホール３６及び３８
は、メッキされたスルーホール３８及び４０（図示せ
ず）の間にキャビティ２４が形成された状態で、図４ａ
について上述したように形成される。穴１４において、
ダイ６５は、接着層６８を有するスペーサー即ち「スラ
グ（Ｓｌｕｇ）」６６上に配置される。結合されたダイ
６５及びスラグ６６は、接着層７０を有する導電層１８
の露出面に固着される。この構成において、より薄いダ
イ６４は、スラグ６６の使用によって、穴１４に収容す
ることができる。上述したように、穴２４は、接着層７
４を有する層１０′の露出面上に直接配置されるより薄
いダイ７２を収容する。
【００２０】ここで、図５ａないし図５ｃについて、高
密度相互接続層（ＨＤＩ：ＨｉｇｈＤｅｎｓｉｔｙ Ｉ
ｎｔｅｒｃｏｎｎｅｃｔ Ｌａｙｅｒ）を形成するプロ
セスを説明する。これは、１９８８年１１月８日付でシ
ー・ダブリュー・エイチェルバーガー（Ｃ．Ｗ．Ｅｉｃ
ｈｅｌｂｅｒｇｅｒ）に発行された米国特許第４，７８
３，６９５号に開示されている通常のプロセスである。
特に図５ａについて説明すると、積層７６が設けられて
おり、該積層７６は、導電層８０がその表面に設けら
れ、かつ導電層７８がその下面に設けられ、該導電層７
８が接着層７８を有する層７６の下面に積層された状態
で、積層１０と同様にして形成される。層７８は、層１
６と同様の下部の積層（図示せず）と関連しているとい
う点で、層１８と類似している。穴８２は、穴１４の形
成と同様にして、結合された積層７６及び導電層８０中
に形成される。ダイ８４は穴８２中に配置され、接着層
８５を有する導電層７８の露出面に粘着的に固着され
る。ダイ８４は、上方を向いた図示の２つのボンドパッ
ド８６及び８８を有しており、この際、ダイ８４の上部
平面は、導電層８０の上面と実質的に共通平面をなして
いる。
【００２１】イー・アイ・デュポン・デ・ニューモーズ
・カンパニー（Ｅ．Ｉ．ｄｕ Ｐｏｎｔ ｄｅ Ｎｅｕ
ｍｏｒｓ Ｃｏｍｐａｎｙ）から入手可能なカプトン
（Ｋａｐｔｏｎ：商標名）ポリイミドであってよい誘電
体膜は、導電層８０の表面に設けられる。この層は近似
的に、０．０１３ｍｍ（０．５ｍｉｌｓ）ないし０．０
７６ｍｍ（３．０ｍｉｌｓ）の厚さを有している。この
誘電体膜は、反応性イオンエッチング（ＲＩＥ：Ｒｅａ
ｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によって接着性
を促進すべく処理されて、例えばシリオキサイドポリイ
ミドエポキシ（Ｓｉｌｏｘｉｄｅ Ｐｏｌｙｍｉｄｅ
ｅｐｏｘｙ）等の熱硬化性接着剤で被覆される。この接
着剤で被覆された膜は、次いで、ダイ８４の頂部を差し
渡って積層され、この際、任意の他の要素及び熱硬化性
材料を有する銅層８０の上面は、カプトン（商標名）層
９０を適切に保持すべく、接着剤として作用する。
【００２２】カプトン（商標名）層９０が基板及び関連
するダイ８４の上面に積層された後、銅層８０及びボン
ドパッド８６及び８８の上面の選択部分を露出すべく、
バイア９２，９４，９６，９８及び１００が層９０を通
して形成される。バイア９４及び９６は、それぞれボン
ドパッド８６及び８８と関連している。一般に、これら
のバイア９２〜１００は、カプトン（商標名）層９０の
下方の基板の選択領域と位置合せして、レーザドリル加
工によって形成される。このレーザドリル加工を行うの
に、多数の技術が述べられている。カプトン（商標名）
層９０中に開口部を形成するのに、パルスレーザを利用
することができ、または代替的に、走査レーザビームを
利用することができよう。パルスレーザを用いて、層９
０中の開口部は、膜９０を通した開口部に関する単一ス
テップの除去によって形成される。このステップが、一
旦終了すると、下部の露出面との電気的接続を行うこと
ができる適切なバイア９２〜１００が、層９０を通して
形成されよう。
【００２３】図５ｂについて、金属相互接続パターンを
形成するための、ＨＤＩ層の形成プロセスの次のステッ
プを説明する。メタライゼーションは、先ず、チタン／
銅の共形金属層（ｃｏｎｆｏｒｍａｌ ｍｅｔａｌ ｌ
ａｙｅｒ）を、約４，０００Åの厚さにスパッタするこ
とによりもたらされる。次いで、銅の層をチタン／銅層
上に、約４μｍの厚さに電気メッキする。この後、この
層の表面は、フォトレジストの皮膜上にスプレイ、積層
またはメッキし、約８０〜９０℃の温度で所定時間この
層を乾燥し、次いで例えば走査式レーザ等の通常の印写
具を用いて、このレジスト層を露光することによって、
パターニングされる。
【００２４】フォトレジストを現像した後、所望のメタ
ライゼーションパターンが、バイア９２〜１００のそれ
ぞれに対してバイア相互接続部１０２，１０４，１０６
及び１１０を形成すべく、適切なエッチングプロセスを
用いてエッチングされる。これによって、導電層８０に
よりもたらされた相互接続のレベルから分離した相互接
続の第２のレベル（２層目）がもたらされる。
【００２５】図５ｃについて説明すると、層９０の上面
に形成された相互接続層によってもたらされたレベルに
比してより高い次のレベルの相互接続部の形成の詳細が
図示されている。この次のより高いレベルの相互接続部
は、先ず、図５ｂの構造体について、接着性の促進、及
びＲＩＥを利用した洗浄ステップを行うことによって、
形成される。次いで、カプトン（商標名）の第２の層１
１２を、適切な熱硬化性接着剤を用いて、５ｂの構造体
の上面に積層し、この際、このプロセスは、比較的低い
圧力及び低い温度で行われる。この後、バイア１１４を
層１１２の上面に形成して、バイア相互接続部１０４と
関連する相互接続構造体の一部を露出させ、バイア１１
６を形成して、バイア相互接続部１０６と関連する相互
接続構造体の一部を露出させ、かつ、バイア１１８を形
成して、バイア相互接続部１０８と関連する相互接続構
造体の一部を露出させる。次いで、銅の共形層（ｃｏｎ
ｆｏｒｍａｌ ｌａｙｅｒ）を、上述したプロセスに従
って、層１１２の上層に形成し、次の相互接続レベルを
形成すべく、パターニングし、エッチングする。これに
よって、バイア相互接続構造体１０４及びボンドパッド
８６と接触するバイア相互接続部１２０が形成されるこ
ととなる。同様に、相互接続構造体１２２が設けられ、
該相互接続構造体１２２は、バイア相互接続部１０８及
びバイア相互接続部１０８の双方と接触すべく、バイア
１１６及び１１８の双方に形成される。別の相互接続層
が必要であれば、同じプロセスを繰り返すことができ
る。一般に、この手順は、米国特許第５，０７３，８１
４号及び前記米国特許第４，７８３，６９５号に述べら
れている。
【００２６】ここで、図６について説明すると、その上
面に形成されたＨＤＩ構造体を有する図４ａの構造体の
断面図が図示されている。プロセスの第１の段階におい
て、カプトン（商標名）層１２４を銅層２０の下面上に
積層し、次いで、カプトン（商標名）層１２６を、銅層
１２並びにパッド４４，４８及び５２の上面に積層す
る。次に、バイアを、カプトン層１２６並びに該カプト
ン層を通して形成されたバイア相互接続構造体１２８，
１３０，１３２，１３４及び１３６に形成する。バイア
相互接続部１２８は、メッキされたスルーホール３６の
パッドと接触し、バイア１３４は、メッキされたスルー
ホール３８と関連するパッド４８と接触し、かつ、バイ
ア相互接続部１３８は、メッキされたスルーホール４０
と関連するパッド５２と接触する。バイア相互接続部１
３０及び１３２は、ボンドパッド６２及び６４と接触す
る。カプトン（商標名）の第２の層１３８は、層１２６
及び相互接続構造体１２８ないし１３６の上面に積層さ
れる。次いで、バイアが第２のカプトン層１３８を通し
て形成され、層１２６のバイア相互接続部１２８ないし
１３６とそれぞれ接触すべく、バイア相互接続部１４
０，１４２，１４４，１４６及び１４８が該バイアの中
に形成される。図示してはいないが、層１２６の上面及
び層１３８の上面のビア相互接続構造体のおのおのは、
他の集積回路等と相互接続するそれぞれの表面上の種々
のポイント間に全相互接続構造体を形成すべく、関連す
るパターンを有している。相互接続構造体の最高レベル
が形成された後、保護被覆及びパッシベーション層とし
ての作用をもたらすべく、半田マスク層が表面に被着さ
れる。代替的に、カプトン（商標名）の別の層を構造体
に積層することができるが、これは、コストの点で効果
的ではない。従って、全ＨＤＩ構造体は、約０．０３８
ｍｍ（１．５ｍｉｌｓ）厚であるカプトン（商標名）層
１２６と関連する第１の相互接続層と、約０．０３８ｍ
ｍ（１．５ｍｉｌｓ）厚であるカプトン（商標名）層１
３８と関連する第２の相互接続層と、約０．０２５ｍｍ
（１ｍｉｌ）厚である半田マスク層１５０とに帰着し、
この結果、厚さが約０．１０２ｍｍ（４ｍｉｌｓ）のＨ
ＤＩ層が得られる。
【００２７】図７ａについて説明すると、Ｉ／反転Ｏコ
ネクタ１５２及びヒートシンク１５６が加えられた、図
６の構造体の断面図が図示されている。コネクタ１５２
及びヒートシンク１５６を収容するため、銅層２０の下
面を保護するカプトン（商標名）層が、レーザで融除さ
れる。これによって、開口部１５４がダイ５６の実質的
に下方に形成されることとなる。また、メッキされたス
ルーホール３８及び４０並びにそれぞれ関連するパッド
５０及び５４の下端を露出させるため、２つの開口部１
５８及び１６０を形成する。Ｉ／反転Ｏコネクタは、メ
ッキ後にその内径に比して一般に僅かに大きい直径を有
するメッキされたスルーホール３８及び４０を通して開
口部に挿入されるべく動作不能な２つのピン１６２及び
１６４を有している。これによって、比較的ぴったりと
あった嵌合をもたらすことができる。ピン１６２及び１
６４はプレスばめであっても半田付けされてもよい。Ｉ
／反転Ｏコネクタ１５２は、システムピン１６６を介し
たシステムへの接続をもたらすのに利用される全くの通
常型コネクタである。ヒートシンク１５６は、接着層１
６８によって、開口部１５４中の銅層２０の露出面に粘
着的に固着される。この接着層１６８は熱的伝導性であ
る。
【００２８】図７ｂについて説明すると、ヒートシンク
１５６のための代替実装技術を図示した、図７ａの構造
体の詳細が図示されている。層１６及び銅層２０の最初
の製造において、穴１７０があけられるかまたはその中
に形成される。この結果、導電層１８の下面が露出され
る。これによって、熱のより効率的伝達をもたらすと共
に層１６の熱的抵抗を除去すべく、ヒートシンク１５６
を、接着層１６８を有する銅層１８に直接に固着させる
ことができる。
【００２９】図８について説明すると、前述した本発明
に従って製造されたマルチチップモジュールの断面図が
図示されている。この構造体は、第１のキャビティ１７
６に配置された第１のダイ１７４と、第２のキャビティ
１８０に配置された第２のダイ１７８とを有する主要積
層１７２を含んでいる。キャビティ１８０はキャビティ
１７６に比して浅く、このため、積層１７２は図３ｂに
図示したと同様にして製造される。主要積層１７２は、
積層１８２、上部導電層１８４及び下部導電層１８６を
備えた第２の支持基板に積層され、この際、主要層１７
２は、上部導電層１８４に積層される。メッキされたス
ルーホール１９０，１９２，１９４及び１９６が次いで
形成されて、そのレベルに相互接続層をもたらすべく設
けられた導電性の銅層を有し得る、主要積層１７２の上
面に、導電層１８６を接続するようになっている。ま
た、層１８４をパターニングしエッチングすることがで
き、かつ、層１８６をパターニングしエッチングするこ
とができて、メッキされたスルーホールの幾つかが導電
層１８４及び１８６の一方または他方を接続するように
なっている。メッキされたスルーホール１９０ないし１
９６の形成後、前述したＨＤＩプロセスに従って、カプ
トン（商標名）層１９８を導電層１８６の下面に設け、
次いで、相互接続の２つの層、即ち、層２００及び層２
０２を主要層１７２の上面に形成する。
【００３０】ＨＤＩ層２００及び２０２それにカプトン
（商標名）層１９８の形成後、モジュールの下面を加工
して、メッキされたスルーホール１９０ないし１９６の
おのおのに開口部をもたらすと共に、ヒートシンク２０
８を受け入れる開口部２０６を形成する。メッキされた
スルーホール１９０ないし１９６のおのおのと関連する
開口部は、全て、レーザ除去または他のコンパチブルプ
ロセスを用いて、同時に形成される。この目的は、Ｉ／
反転Ｏコネクタ２１０のピンのためのアクセスを許容す
ることである。この後、レーザ除去プロセスを利用し
て、開口部２０６を形成し、次に、ヒートシンク２０８
を、接着層２１２を有する導電層１８４の露出面に固着
する。次いで、ＨＤＩ層２０２の上面のモジュール及び
関連するパッシベーション層の上面を加工して、メッキ
されたスルーホール１９４及び１９６を露出させ、この
際、メッキされたスルーホール１９４及び１９６は、モ
ジュール用のＩ／反転Ｏピンとして機能する。これによ
って、Ｉ／反転Ｏコネクタ２１０、及び関連するピン２
１６及び２１８を、プレスばめまたは半田付け接続で以
って、メツキされたスルーホールに挿入することがで
き、このため、Ｉ／反転Ｏコネクタ２１０をモジュール
と一体化することができる。
【００３１】一実施例において、導電層１８６は電源電
圧Ｖｃｃをもたらし、導電層１８４は接地面と、ダイ１
７４及び１７８から熱を除去するための熱面とをもたら
す。積層１８２は、主要層１７２に比してかなり厚い。
というのは、主要層１７２は、ＨＤＩ層２００及び２０
２に対して支持層をもたらすように機能すると共に、ダ
イ１７４と実質的に同一の厚さであるからである。積層
１８２は全モジュールに対して支持機能をもたらし、こ
のため、相当厚くし得る。従って、Ｉ／反転Ｏコネクタ
は、全モジュール、主として積層１８２上の関連するメ
ッキされたスルーホール１９４及び１９６を通して支持
される。コネクタ２１０は、９０度の角度をなして伸長
するピン２１６及び２１８を有するモジュールの下面と
平行に設けられていることが理解できる。このとき、シ
ステムピン２２０は、システムとインターフェースして
いる。本発明の構造体において、ダイ１７４及び１７８
と、Ｉ／反転Ｏコネクタ２１０のピンとインターフェー
スするメッキされたスルーホール１９４及び１９６との
間に設けられた単一の相互接続層しかないことがわか
る。これは、相互接続レベルの相当な低減である。
【００３２】マルチチップモジュールは、全く高い熱抵
抗を有する低コストの高分子材料から製造される基板を
利用していることがわかる。この種材料が利用されると
き、ある種の熱面を利用する必要がある。この熱面は、
導電層１８４によってもたらされる。更に、ダイ１７４
を、導電層１８４としての熱面に直接固着する機能は適
切な熱放散をしんしゃくしている。また、導電層１８４
及び１８６は、電源電圧及び接地双方の分配を考慮した
ものである。製造の際、高分子材料は、相当に厚い金属
層、特に、層１８４を収容することができるので、相互
接続層２００及び２０２のシート抵抗に比して、はるか
に低いシート抵抗が実現される。相互接続層２００及び
２０２は、極めて細かな明確さや高密度相互接続のため
に利用されるのに対し、結合層１８４及び１８６は、電
源電圧及び接地の分配のために設けられている。
【００３３】ここで、図９について説明すると、接地面
接互接続及びＶｃｃ面相互接続の双方をもたらすメッキ
されたスルーホールの構成と共に、Ｉ／反転Ｏピンのた
めの構成を概略的に図示する、モジュールの平面図が図
示されている。Ｉ／反転Ｏピンは、一般に、対をなし
て、基板の端に設けられて、メッキされたスルーホール
２２４の列と、メッキされたスルーホール２２６の列と
が、モジュール２２８の端と並行に配置されるようにな
っている。Ｉ／反転Ｏコネクタピン２１６及び２１８
は、メッキされたスルーホール２２４及び２２６中に配
置される。同様に、モジュール２２８は、キャビティ２
３４及び２３６にそれぞれ配置される、図示の２つのダ
イ２３０及び２３２を有している。キャビティ２３４及
び２３６は、種々に分散した接地及び電源接続部のパタ
ーンであって、該接地接続部が接地記号で図示されてい
る該パターンをもたらす、その周囲に設けられたメッキ
されたスルーホールを有している。一般に、集積回路ダ
イは、多数の接地パッド及びＶｃｃパッドを有し得る。
一般に、実装技術者は、ダイに関する現在の要求を受け
入れるべく、パッケージ上に比較的多数のピンを設ける
必要があった。従って、各ボンディングパッドは、最初
のレベルの相互接続部、即ち、パッケージに対するワイ
ヤボンドを抜けて、次いで、複数のピンのうちの１つを
通して、支持構造体、即ち、プリント回路基板に進むこ
とが要求されよう。本発明のモジュール、及び分配接地
面及び分配Ｖｃｃ面をもたらす機能によって、メッキさ
れたスルーホールは、キャビティ２３４及び２３６の周
囲の多数の場所に位置することができる。これによっ
て、ダイ２３０及び２３２上の種々のボンティングパッ
ドの所望のメッキされたスルーホールへの接続を、接地
接続またはＶｃｃ接続のためにもたらすことができる。
これは、ＨＤＩ相互接続層を通して設けられる。
【００３４】ここで、図１０について説明すると、コネ
クタ構成の代替実施例が図示されている。ＨＤＩ層２４
２を支持すると共に、形成されたキャビティ中の集積回
路要素を収容するための主要積層２４０を有するモジュ
ール２３８が図示されている。積層２４０は、その表面
に設けられた導電層２４４を有している。積層２４０
は、積層２４６、上部導電層２４８及び下部導電層２５
０から構成される下方の支持構造体に積層される。下部
導電層２５０は、その下面に設けられたカプトン（商標
名）層２５２を有している。積層２４０は、導電層２４
８の上面に積層される。ＨＤＩ層２４２は、前述したプ
ロセスに従って、製造される。
【００３５】コネクタを形成すべく、複数のメッキされ
たスルーホール２５４が、モジュールの一方の端に形成
される。導電層２４４及び導電層２５０をパターニング
して、通常、「エッジコネクタ（ｅｄｇｅ ｃｏｎｎｅ
ｃｔｏｒ）」と称するものに対応する一連のコネクタピ
ン２５８を形成する。これによって、利用される積層
は、集積回路要素を含み、ＨＤＩ層を支持すると共に、
コネクタ自体のためにも設けられるコア支持体をもたら
すことができる。モジュールの両側をパターニングする
ことによって、コネクタは、モジュールと一体的に形成
することができる。
【００３６】図１１について説明すると、マルチチップ
モジュールが弧状表面に作りつけられた、本発明の代替
実施例が図示されている。開口部２６６及び２６８内に
それぞれ２つのダイ２６２及び２６４を含むための主要
積層２６０から構成される積層構造体が、先ず、形成さ
れる。積層２６０には、最初、開口部２６６及び２６８
が作りつけられ、次いで、上部導電層２７２及び下部導
電層２７４を有する積層２７０から構成されるコア層に
積層される。コア層は弧状形状に形成されて、主要積層
２６０がその表面に積層されるとき、該主要積層２６０
もまた弧状形状を有するようになっている。次いで、ダ
イ２６２及び２６４が、それぞれ導体層２７２並びに開
口部２６６及び２６８の表面に、ストレスをダイ自体に
加えることなく、ダイの表面が反りに耐えることができ
るようにする接着材によって、粘着的に固着される。こ
の後、ＨＤＩ層２７８を主要２６０の上面に形成して、
カプトン（商標名）層２８０が下部導電層２７４の下面
に設けられた状態で、相互接続機能をもたらす。これ
は、例えば電話ハウジング等のはるかに大きな基板２８
４に実装することができるモジュールをもたらす。
【００３７】総括して言えば、集積回路チップを受け入
れるための、そこに形成されたキャビティを有する積層
材料から作られた下部の支持層を利用するマルチチップ
集積回路モジュールが提供されてきた。集積回路チップ
は、支持層の上面と共通平面をなすようにして配置され
る。支持層の上面は、支持層の下面と同じように、その
上に形成された導電パターンを有している。メッキされ
たスルーホールが、支持層の上面及び下面の間に形成さ
れて、底部の導電表面から支持層の上面までの相互接続
レベルのために設けられている。支持構造体の上面に連
続的に積層される複数の薄い積層材料層を利用して、支
持層の上面に高密度相互接続層が形成される。バイア
が、積層材料の薄い層のおのおのの選択箇所に形成さ
れ、その表面全体に、導電性パターンが形成される。こ
れは、キャビティ内の集積回路チップと、メッキされた
スルーホールを含む支持層の上面との双方に接続するこ
とができる高密度相互接続層内の多数の相互接続層のた
めに設けられる。Ｉ／反転Ｏコネクタは、システムとの
インターフェースを考慮すべく、支持構造体中に一体的
に実装される。
【００３８】以上、好ましい実施例を詳細に説明した
が、特許請求の範囲によって規定される本発明の精神及
び範囲から逸脱することなく、種々の変更、変換及び修
正を行うことができることを思量すべきである。
【００３９】以上の説明に関して更に以下の項を開示す
る。 （１）上面及び下面を有し、高分子材料から製造され、
該下面上に設けられた下部導電層を有してなる基板と、
前記基板の前記上面に形成されて、集積回路チップを収
容する複数のキャビティと、関連するボンデイングパッ
ドを有する複数の集積回路チップであって、該集積回路
チップのおのおのが前記キャビティのうちの関連するも
のの内に配置されて、その上面が前記基板の前記上面と
実質的に共通の平面をなすようになっている前記複数の
集積回路チップと、前記基板の前記上面に設けられた少
なくとも１つの導電性パッドと、前記導電性パッドを前
記下部導電層に導電的に接続する基板相互接続部と、前
記基板及び前記集積回路チップの上面を覆って設けら
れ、前記ボンディングパッド及び前記導電性パッドの少
なくとも幾つかと位置合わせされている複数のバイア開
口部を内部に有する高分子膜と、前記開口部の少なくと
も幾つかの間に伸長すると共に、前記ボンディングパッ
ド及び前記導電性パッドの少なくとも幾つかの間に電気
的接続をもたらすようにして、前記高分子膜の上面に設
けられた相互接続導体のパターンと、を具備したことを
特徴とするマルチチップ集積回路パッケージ。
【００４０】（２）第１項記載のマルチチップ集積回路
パッケージにおいて、前記基板上に支持され、前記相互
接続導体及び外部システムの間に入出力インターフェー
スをもたらす入出力コネクタであって、該コネクタは前
記相互接続導体と電気的に通ずるための基板インターフ
ェース、及び該基板インターフェース及び前記システム
間を接続するためのシステムインターフェースを有し、
前記基板インターフェースが前記外部システムと着脱可
能にインターフェースしてなる前記入出力コネクタを更
に具備したことを特徴とする前記マルチチップ集積回路
パッケージ。
【００４１】（３）第１項記載のマルチチップ集積回路
パッケージにおいて、前記基板相互接続部は、前記導電
性パッド及び前記下部導電層の間に設けられたメッキさ
れたスルーホールを備えていることを特徴とする前記マ
ルチチップ集積回路パッケージ。
【００４２】（４）第３項記載のマルチチップ集積回路
パッケージにおいて、前記基板の上面の複数の関連する
導電性パッドの１つと前記下部導電層との間におのおの
が導電的に接続された複数のメッキされたスルーホール
であって、前記導電性パッドが、前記高分子膜中の関連
するバイア開口部を介して、相互接続導体の前記パター
ンとインターフェースしてなる前記複数のメッキされた
スルーホールを更に具備し、かつ、前記基板上に支持さ
れた本体と、関連する入出力機能を有する前記メッキさ
れたスルーホールの選択されたものに挿入される複数の
基板ピンとを有する入出力のコネクタであって、該コネ
クタが前記基板ピン及び外部システムの間にインターフ
ェースするシステムピンを有し、前記基板ピンが前記外
部システムに関して取り外し可能に動作してなる前記入
出力コネクタを更に具備したことを特徴とする前記マル
チチップ集積回路パッケージ。
【００４３】（５）第１項記載のマルチチップ集積回路
パッケージにおいて、前記基板が、その上面に設けられ
た第１の導電層及びその中に形成された前記複数のキャ
ビティを有する第１の高分子層であって、前記キャビテ
ィが前記第１の導電層の上面から、前記第１の高分子層
の下面に伸長してなる前記第１の高分子層と、その上面
に設けられた第２の導電層及びその下面に設けられた第
３の導電層を有する第２の高分子層であって、前記第３
の導電層が前記下部導電層を備えてなる前記第２の高分
子層と、前記第１の高分子層の下面を、前記第２の導電
層の上面に粘着的に固着させる接着層と、を備えたこと
を特徴とする前記マルチチップ集積回路パッケージ。
【００４４】（６）第５項記載のマルチチップ集積回路
パッケージにおいて、前記第２及び第３の導電層の少な
くとも一方が、相互接続導体の前記パターンのシート抵
抗よりも実質的に低いシート抵抗を有することを特徴と
する前記マルチチップ集積回路パッケージ。
【００４５】（７）第１項記載のマルチチップ集積回路
パッケージにおいて、前記複数のキャビティのおのおの
が、前記基板を通して前記下部導電層に伸長しているこ
とを特徴とする前記マルチチップ集積回路パッケージ。
【００４６】（８）第５項記載のマルチチップ集積回路
パッケージにおいて、前記高分子層及び前記第３の導電
層の下面に形成され、前記第２の導電層の下面に伸長す
るヒートシンクキャビティと、前記ヒートシンクキャビ
ティ中に設けられ、前記ヒートシンクキャビティ中の前
記第２の導電層の下面に熱的に固着されたヒートシンク
と、を更に具備したことを特徴とする前記マルチチップ
集積回路パッケージ。
【００４７】（９）第１項記載のマルチチップ集積回路
パッケージにおいて、入出力コネクタを更に具備し、該
入出力コネクタが、前記基板の少なくとも上面に設けら
れると共に、平坦面を有し、この際、一端が前記基板の
縁に垂直に近接した状態で、相互に並行に配置されてな
る複数の細長い導電性ストリップと、バイア開口部を前
記高分子膜を通して形成して、相互接続導体の前記パタ
ーンへの電気的接続をもたらすべく、前記導電性ストリ
ップの幾つかを選択した状態で、前記一端に対向する前
記導電性ストリップの端部の一部を覆って拡がる前記高
分子膜と、前記基板を通して、前記導電性ストリップの
前記選択したものと前記下部導電層との間に伸長する複
数のメッキされたスルーホールと、を有することを特徴
とする前記マルチチップ集積回路パッケージ。
【００４８】（１０）上面及び下面を有すると共に、第
１の熱抵抗を有する第１の基板層と、前記第１の基板層
の上面に形成されて、集積回路チップを収容する複数の
キャビティと、その上面に第１の導電層が設けられ、か
つその下面に第２の導電層が設けられた状態で、前記上
面及び下面を有する第２の基板層であって、前記第１の
導電層が前記第１の熱抵抗に比して実質的に低い熱抵抗
を有し、前記第１の導電層の上面が前記第１の基板層の
下面に固着されてなる前記第２の基板層と、前記基板及
び前記集積回路チップの上面を覆って設けられると共
に、前記ボンディングパッドの少なくとも幾つかと位置
合わせされた複数のバイア開口部を有する高分子膜と、
前記開口部の少なくとも幾つかの間に拡がると共に、前
記ボンディングパッドの少なくとも幾つかの間に電気的
接続をもたらすようにして、前記高分子膜の上面に設け
られた相互接続導体のパターンと、を具備したことを特
徴とするマルチチップ集積回路パッケージ。
【００４９】（１１）第１０項記載のマルチチップ集積
回路パッケージにおいて、前記第１の基板層の上面に設
けられた複数の導電性パッドと、前記第１及び第２の基
板層を通して設けられ、おのおのが前記導電性パッドの
関連するものから前記第２の導電層に伸長する複数のメ
ッキされたスルーホールと、前記バイア開口部が前記導
電性パッドの少なくとも幾つかと位置合わせされると共
に、相互接続導体の前記パターンが前記導電性パッドと
位置合わせされた前記開口部の少なくとも幾つかと前記
ボンディングパッドと位置合わせされた前記バイア開口
部のうちの少なくとも幾つかの間に拡がった状態で、前
記導電性パッドを覆って設けられた前記高分子膜と、を
更に具備したことを特徴とする前記マルチチップ集積回
路パッケージ。
【００５０】（１２）第１１項記載のマルチチップ集積
回路パッケージにおいて、関連する入出力機能を有する
前記メッキされたスルーホールの選択されたものに挿入
される複数の基板ピンを有する入出力コネクタであっ
て、前記メッキされたスルーホールが前記基板ピンに対
して支持機能をもたらし、前記コネクタが前記基板ピン
及び外部システムとインターフェースするシステムピン
を有し、前記基板ピンが前記外部システムに関して取り
外し可能に動作してなる前記入出力コネクタを更に具備
したことを特徴とする前記マルチチップ集積回路パッケ
ージ。
【００５１】（１３）第１０項記載の集積回路パッケー
ジにおいて、前記第１の基板層が高分子材料で構成され
ていることを特徴とする前記集積回路パッケージ。
【００５２】（１４）第１０項記載のマルチチップ集積
回路パッケージにおいて、前記複数のキャビティの選択
されたものが前記第１の基板層を通して伸長して、前記
第１の導電層の下方の上面を露出させ、この際、前記第
２の基板層が前記第１の基板層に比して厚いことを特徴
とする前記マルチチップ集積回路パッケージ。
【００５３】（１５）第１０項記載のマルチチップ集積
回路パッケージにおいて、前記第１の基板層の上面に設
けられ、その上に相互接続パターンを形成すべくパター
ニングされた第３の導電層であって、この際、前記高分
子膜が、前記第３の導電層と位置合わせされた開口部の
少なくとも幾つかと前記ボンディングパッドと位置合わ
せされた開口部の幾つかとの間に拡がる相互接続導体の
前記パターンを介して、前記第３の導電層上の少なくと
も選択箇所と位置合わせされた前記ビア開口部を有して
なる前記第３の導電層を更に具備したことを特徴とする
前記マルチチップ集積回路パッケージ。
【００５４】（１６）上面及び下面を有する高分子材料
の第１の基板層と、上面及び下面を有する高分子材料か
ら成り、前記上面に設けられた熱的伝導性材料の第１の
熱的伝導層と、前記下面に設けられた第１の導電層とを
有する第２の基板層であって、前記第１の基板層の前記
下面が前記熱的伝導層の上面に積層されてなる前記第２
の基板層と、前記第１の基板層の前記上面に形成され
て、集積回路チップを収容する複数のキャビティと、関
連するボンディングパッドと、前記キャビティの関連す
る１つの内に配置された前記集積回路チップのおのおの
とを有して、その上面が前記第１の基板層の前記上面と
実質的に共通平面をなすようになっている複数の集積回
路と、前記第１の基板層の前記上面に設けられた複数の
導電性パツドと、前記第１及び第２の基板層並びに前記
熱的伝導層を通して形成され、おのおのが前記導電性パ
ッドの関連する１つと前記第１の導電層との間に接続さ
れた複数のメッキされたスルーホールと、前記基板及び
前記集積回路チップの上面を覆って設けられ、前記ボン
ディングパッドの少なくとも幾つかと位置合せされると
共に前記導電性パッドの少なくとも幾つかと位置合わせ
された複数のバイア開口部を有する高分子膜と、前記ボ
ンディングパッドの少なくとも幾つかと前記導電性パッ
ドの少なくとも幾つかの間に電気的接続をもたらすべ
く、前記開口部の少なくとも幾つかの間に拡がるように
して、前記高分子膜の上面に設けられた相互接続導体の
パターンと、前記第１及び第２の基板層によって支持さ
れて、前記導電性パッドの選択されたものと外部システ
ムの間をインターフェースすることによって、電気的信
号が両者の間を通過できるようにしてなり、前記外部シ
ステムと取り外し可能にインターフェースする入出力コ
ネクタと、を具備したことを特徴とするマルチチップモ
ジュール。
【００５５】（１７）第１６項記載のマルチチップモジ
ュールにおいて、前記複数のキャビティの選択されたも
のが前記第１の基板層を通して伸長して、前記熱的伝導
層の表面を露出させることを特徴とする前記マルチチッ
プモジュール。
【００５６】（１８）第１６項記載のマルチチップモジ
ュールにおいて、前記熱的伝導層は、電気的導電性であ
ることを特徴とする前記マルチチップモジュール。
【００５７】（１９）第１８項記載のマルチチップモジ
ュールにおいて、前記メッキされたスルーホールの選択
されたものが、前記熱的伝導層と電気的に接続されてい
ると共に、前記熱的伝導層が、前記入出力コネクタを介
して、電源電圧に接続されていることを特徴とする前記
マルチチップモジュール。
【００５８】（２０）第１６項記載のマルチチップモジ
ュールにおいて、前記第２の基板層の下面に設けられた
前記第１の導電層が、前記入出力コネクタを介して、電
源電圧に接続されていることを特徴とする前記マルチチ
ップモジュール。
【００５９】（２１）第１６項記載のマルチチップモジ
ュールにおいて、前記入出力コネクタが、本体と、前記
本体から伸長して、前記コネクタと関連する前記メッキ
されたスルーホールの選択されたものに挿入された基板
ピンと、前記基板ピンと前記外部システムの間をインタ
ーフェースするシステムピンであって、前記基板ピンが
前記外部システムに関して取り外し可能に動作してなる
前記システムピンと、を備え、この際、前記基板ピンが
前記本体を支持するために設けられてなることを特徴と
する前記マルチチップモジュール。
【００６０】（２２）第１の基板層が第２の基板層に比
して薄い、高分子材料からなる該第１及び第２の基板層
を設ける段階と、前記第１の基板層を通して伸長する複
数のキャビティを前記第１の基板層に形成する段階と、
前記第２の基板層の上面に熱的伝導層を形成する段階
と、前記第２の基板層の下面に電気的導電層を形成する
段階と、前記第１の基板層の下面を、前記熱的伝導層の
上面に積層する段階と、前記第１の基板層の上面から、
前記第２の基板層の下面上の前記電気的導電層に伸長す
る複数のメッキされたスルーホールを形成する段階と、
前記キャビティのおのおのに集積回路チップを配置し、
この際、該集積回路チップの上面が前記第１の基板層の
表面と実質的に共通平面となる状態で、該集積回路チッ
プは、おのおのが関連するボンディングパッドを有する
と共に、該集積回路チップは関連するキャビティの前記
熱的伝導層の露出面に固着されてなる段階と、前記第１
の基板層及び前記集積回路チップの上面を覆って薄い高
分子膜を設けると共に、前記ボンディングパッド及び前
記メッキされたスルーホールの少なくとも幾つかと位置
合わせされた複数のビア開口部を形成する段階と、少な
くとも幾つかの前記開口部間に拡がると共に、前記ボン
ディングパッド及び前記メッキされたスルーホールの少
なくとも幾つかの間に電気的接続をもたらすようにし
て、前記高分子膜の上面に相互接続導体のパターンを形
成する段階と、を具備したことを特徴とするマルチチッ
プ集積回路パッケージの製造方法。
【００６１】（２３）第２２項記載の方法において、前
記第２の基板層の上面に前記熱的伝導層を形成する前記
段階は、前記第２の基板層の上面に電気的導電性材料の
層を形成することを備えたことを特徴とする前記方法。
【００６２】（２４）第２２項記載の方法において、前
記第２の基板層の下面の前記導電層から、前記メッキさ
れたスルーホールの選択したものを電気的に絶縁分離す
ると共に、入出力コネクタを前記電気的に絶縁分離され
たメッキされたスルーホールとインターフェースさせ
て、前記入出力コネクタが、前記高分子膜の上面の前記
相互接続パターンとインターフェースするようにし、こ
の際、前記入出力コネクタが前記メッキされたスルーホ
ールを介して外部システムとインターフェースすべく動
作可能である段階を更に具備したことを特徴とする前記
方法。
【００６３】（２５）マルチチップ集積回路モジュール
は、高密度相互接続構造体が形成された積層材料の支持
層を含んでいる。該積層は、その中に設けられて、集積
回路チップダイ５６を収容する穴１４を有する第１の上
部積層１０を含んでいる。その対向する側に設けられた
導電層１８及び導電層２０を有する下部コア積層１６
は、層１０の下面に積層されている。層１０の上面の導
電層１２に導電層２０を接続させるべく、メッキされた
スルーホール３６，３８及び４０が２つの層１０及び１
６を通して形成されている。高密度相互接続層は、おの
おのがそれを通して形成されたバイアとその表面に設け
られたバイア相互接続構造体とを有する２つの積層１２
６及び１３８を含んでいる。層１２６中のバイア相互接
続構造体は、ダイ５６から導電層１２への接続をしんし
ゃくしている。層１３８に形成されたバイア相互接続構
造体によって、層１３８の上面から層１２６に形成され
たバイア相互接続部への相互接続が可能となる。Ｉ／反
転Ｏコネクタは、ピン１６２及び１６４によって、メッ
キされたスルーホールの選択されたものとインターフェ
ースする。これによって、モジュールからピン１６６を
介した動作システムへのインターフェースが可能とな
る。
【図面の簡単な説明】
【図１】金属クラッド積層基板の断面図である。
【図２】形成されたダイ収容穴を有する基板の断面図で
ある。
【図３】ａは第２の支持積層を組み込んだ基板の断面
図、ｂは異なる厚さのダイを収容するキャビティを図示
する図３ａの代替実施例の断面図である。
【図４】ａはメッキされたスルーホール及びダイキャビ
ティ中に配置されたダイの形成後の図３ａの構造体の断
面図、ｂは異なるダイ実装技術を図示する図４ａの代替
実施例の断面図である。
【図５】基板及びＩＣの結合体の上面に高密度相互接続
層を形成する諸段階を示す断面図である。
【図６】その上面に設けられた高密度相互接続オーバー
レイを有する図４ａの構造体の断面図である。
【図７】ａはインターフェースするＩ／反転Ｏコネクタ
及びヒートシンクを有する図６の構造体の断面図、ｂは
ヒートシンクの異なる実装構成を図示する図７ａの構造
体の代替実施例の断面図である。
【図８】一体化されたコネクタ及びヒートシンクを有す
るマルチチップモジュールの断面図である。
【図９】接地面及びＶｃｃ面にアクセスするメッキされ
たスルーホールの一構成を図示する第１の相互接続層の
平面図である。
【図１０】カードエッジコネクタを利用した代替コネク
タ構成の斜視図である。
【図１１】マルチチップモジュールか弧状表面中に一体
的にモールドされた代替実施例の断面図である。
【符号の説明】
１２，２０ 銅層 ３６，３８，４０ メッキされたスルーホール ４４，４８，５０，５２，５４ パッド ５６ ダイ ６２，６４ ボンドパッド １２４，１２６，１３８ カプトン層 １２８，１３０，１３２，１３４，１３６ バイア相互
接続構造体 １３０，１３２，１３８，１４０，１４２，１４４，１
４６，１４８ バイア相互接続部 １５０ 半田マスク層 １５２ Ｉ／反転Ｏコネクタ １５６ ヒートシンク １６２，１６４ ピン １６６ システムピン

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 上面及び下面を有し、高分子材料から製
    造され、該下面上に設けられた下部導電層を有してなる
    基板と、 前記基板の前記上面に形成されて、集積回路チップを収
    容する複数のキャビティと、 関連するボンディング・パッドを有する複数の集積回路
    チップであって、該集積回路チップのおのおのが前記キ
    ャビティのうちの関連するものの内に配置されて、その
    上面が前記基板の前記上面と実質的に共通の平面である
    ようになっている前記複数の集積回路チップと、 前記基板の前記上面に設けられた少なくとも１つの導電
    性パッドと、 前記導電性パッドを前記下部導電層に導電的に接続する
    基板相互接続部と、 前記基板及び前記集積回路チップの上面を覆って設けら
    れ、前記ボンディング・パッド及び前記導電性パッドの
    少なくとも幾つかと位置合わせされている複数のバイア
    開口部を内部に有する高分子膜と、 前記開口部の少なくとも幾つかの間に伸長すると共に、
    前記ボンディング・パッド及び前記導電性パッドの少な
    くとも幾つかの間に電気的接続をもたらすようにして、
    前記高分子膜の上面に設けられた相互接続導体のパター
    ンと、を具備したことを特徴とするマルチチップ集積回
    路パッケージ。
  2. 【請求項２】 第１の基板層が第２の基板層に比して薄
    い、高分子材料からなる該第１及び第２の基板層を設け
    る段階と、 前記第１の基板層を通して伸長する複数のキャビティを
    前記第１の基板層に形成する段階と、 前記第２の基板層の上面に熱的伝導層を形成する段階
    と、 前記第２の基板層の下面に電気的導電層を形成する段階
    と、 前記第１の基板層の下面を、前記熱的伝導層の上面に積
    層する段階と、 前記第１の基板層の上面から、前記第２の基板層の下面
    上の前記電気的導電層に伸長する複数のメッキされたス
    ルーホールを形成する段階と、 前記キャビティのおのおのに集積回路チップを配置し、
    この際、該集積回路チップの上面が前記第１の基板層の
    表面と実質的に共通平面となる状態で、該集積回路チッ
    プは、おのおのが関連するボンディング・パッドを有す
    ると共に、該集積回路チップは関連するキャビティの前
    記熱的伝導層の露出面に固着されてなる段階と、 前記第１の基板層及び前記集積回路チップの上面を覆っ
    て薄い高分子膜を設けると共に、前記ボンディング・パ
    ッド及び前記メッキされたスルーホールの少なくとも幾
    つかと位置合わせされた複数のバイア開口部を形成する
    段階と、 少なくとも幾つかの前記開口部間に拡がると共に、前記
    ボンディング・パッド及び前記メッキされたスルーホー
    ルの少なくとも幾つかの間に電気的接続をもたらすよう
    にして、前記高分子膜の上面に相互接続導体のパターン
    を形成する段階と、を具備したことを特徴とするマルチ
    チップ集積回路パッケージの製造方法。
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