WO2011016555A1 - 半導体装置とその製造方法 - Google Patents

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WO2011016555A1
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insulating layer
woven fabric
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菊池　克
中島　嘉樹
森　健太郎
山道　新太郎
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日本電気株式会社
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    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil

Definitions

  • the present invention is based on the priority claim of Japanese patent application: Japanese Patent Application No. 2009-184997 (filed on Aug. 7, 2009), the entire description of which is incorporated herein by reference. Shall.
  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device in which a semiconductor element is built in a wiring board.
  • Patent Document 1 discloses a substrate technology using a vacuum press in which a semiconductor element is embedded on a lower wiring board made of epoxy resin and glass fiber using a prepreg having substantially the same composition as that of the semiconductor element and the lower wiring board. Yes.
  • the built-in prepreg has a shape in which a portion corresponding to a semiconductor element is cut out.
  • Patent Document 2 discloses a wiring board in which a semiconductor chip is embedded, in which a reinforcing structure is embedded in an insulating layer in which the semiconductor chip is embedded.
  • Patent Document 3 a semiconductor element is bonded to a first sheet, a second sheet having an opening is placed thereon, and a conductive third sheet is placed thereon, and then all sheets are placed.
  • a substrate technology that incorporates a semiconductor element that performs thermocompression bonding in a batch is disclosed.
  • Patent Document 4 a worksheet made of a glass cloth in which a bundle of glass fibers is woven in a lattice shape and a synthetic resin impregnated therein is used, and the arrangement direction of the glass cloth intersects the worksheet.
  • a wiring board in which through holes of side through-holes and conductor circuits are formed so that the side face of the insulating substrate separated into a direction is located, and in a direction intersecting with the glass cloth arrangement direction (for example, 40 to 50 degrees)
  • a substrate technology is disclosed in which an outer shape cutting process is performed so as to divide the through-hole into two parts, and the substrate is separated.
  • Patent Documents 1 to 7 are incorporated herein by reference.
  • the following analysis has been made from the viewpoint of the present invention.
  • a semiconductor element is made of an inorganic material such as silicon and has a smaller coefficient of thermal expansion than an organic material used for a wiring board or the like, and there is a possibility that warpage occurs in a semiconductor device incorporating these semiconductor elements.
  • Patent Documents 1 to 3 a material including a reinforcing material is used around the semiconductor element in all the insulating layers of the wiring board portion or the layer in which the semiconductor element is embedded. This is to ensure the rigidity of the entire substrate and reduce the difference in thermal expansion coefficient between the semiconductor element and the material used for the insulating layer. Furthermore, in order to further increase the rigidity, a woven fabric is adopted instead of a non-woven fabric, and it is considered to use a glass cloth as a general material. Since this glass cloth is manufactured with warps and wefts in which a plurality of glass fibers are bundled, the warp and wefts are not folded by cutting, and the glass fibers are unwound.
  • the glass fiber bundle itself is thin, and the twist of the fiber is weak, making it easier to unwind than conventional materials.
  • this broken glass fiber comes into contact with or covers the semiconductor element, the via processing of the connection part between the semiconductor element and the wiring becomes difficult due to variations in location, and also the insulation failure that passes through the glass fiber. May occur and insulation between pads may not be secured.
  • Patent Document 4 discloses the content of cutting the outer shape by changing the cross direction in order to stabilize the cut portion of the glass cloth.
  • Patent Document 4 has a problem of using a cured material that is unlikely to break the glass cloth and a dent on the side surface of the substrate when the glass cloth is detached. Further, there is no suggestion that the cut portion is disposed in the vicinity of the semiconductor element.
  • the present invention has been made in view of such problems, and provides a semiconductor device that secures the rigidity of the entire substrate in a semiconductor device in which a semiconductor element is embedded in a wiring substrate, and realizes a thin and low warpage structure.
  • the purpose is to do.
  • a semiconductor device is a semiconductor device having a built-in layer containing one or more semiconductor elements, and one or more wiring layers and insulating layers on one or both sides of the built-in layer,
  • the built-in layer includes a woven fabric made of a reinforcing fiber, and the woven fabric has an opening at a portion in which the semiconductor element is built, and the opening has a fiber direction of the reinforcing fiber, It is characterized by being arranged so as to have a predetermined angle that is not perpendicular or parallel to the side direction or tangential direction of at least a part of the part.
  • the most typical example of the opening is a rectangle similar to the semiconductor element to be arranged, and the side direction is the vertical or horizontal direction of the rectangle. Even if the shape of the opening is a combination of a plurality of rectangles so that the vertical and horizontal directions thereof are the same, the direction of the side and the direction of the fiber may similarly have a predetermined angle. Even when the opening has a polygonal shape, most of the sides satisfy the above-described requirements, that is, have a predetermined angle with the fiber direction of the reinforcing fiber. In addition, when the opening is circular or oval, or further indefinite, there is always a tangent to the opening end face that satisfies the above requirements regardless of the direction of the woven fabric. Even in such a case, a corresponding effect can be expected. A combination of these shapes may also be used. Such an opening can be used, for example, when a plurality of semiconductor elements are arranged together.
  • the method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device including one or more semiconductor elements, and a reinforcing woven fabric having an opening in a region around the semiconductor elements. And forming a built-in layer including a reinforcing woven fabric arranged so that the fiber direction has a predetermined angle that is not perpendicular or parallel to the side direction or tangential direction of at least a part of the opening. And a step of forming at least one wiring layer and an insulating layer on both sides of the semiconductor device so as to cover the semiconductor element and the built-in layer.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device including one or more semiconductor elements, wherein at least one wiring layer and an insulating layer are formed on a support.
  • the method further includes the step of further forming the wiring layer and the insulating layer and the step of removing the support.
  • the fiber direction of the woven fabric is different from the side direction of at least a part of the opening of the portion where the semiconductor element is mounted (the tangential direction when the opening is circular, elliptical, or indefinite).
  • the tangential direction when the opening is circular, elliptical, or indefinite.
  • the reliability of the connecting portion can be increased by not including a solder material or a resin component in the connection between the semiconductor element and the first wiring, that is, by using a plating method, and high reliability can be realized.
  • the electrodes on both sides can be effectively utilized through the built-in layer via, and further enhancement of functionality can be easily realized by connecting other electronic components and the semiconductor device of the present invention.
  • the manufacturing method of the present invention not only can the structure of the present invention be efficiently realized by using a support, but also it becomes easy to cope with a thinner structure.
  • At least one side of the opening (when the opening is rectangular or polygonal) is substantially orthogonal to the interval between two exposed fiber bundles adjacent in one direction of the reinforcing fiber.
  • the number of exposed fiber bundles in the other direction is preferably 5 or less.
  • the angle formed by the opening end face and the reinforcing fiber is preferably 18 to 72 degrees.
  • the opening is preferably rectangular, and may be a shape obtained by combining a plurality of rectangles having the same side direction or a polygon. Further, it may be circular or elliptical, or a combination thereof.
  • the reinforcing fiber is preferably a glass cloth.
  • the first via connecting the wiring layers formed on both sides of the built-in layer penetrates the built-in layer.
  • any one of the wiring layers formed on both surfaces of the built-in layer is electrically connected to the semiconductor element through a second via disposed on the semiconductor element.
  • At least one of the insulating layers provided on both surfaces of the built-in layer has reinforcing fibers.
  • the reinforcing fiber of the insulating layer is a woven fabric or a glass cloth.
  • the directions of the reinforcing fibers included in the insulating layer and the built-in layer are different from each other.
  • the diameter of the first via is larger than the diameter of the second via.
  • an electronic component is further mounted on the surface.
  • a plurality of the semiconductor devices described above can be stacked.
  • the method for manufacturing a semiconductor device according to the present invention preferably includes a step of forming at least one wiring layer and an insulating layer after the step of removing the support.
  • a built-in layer including a reinforcing woven fabric in a region around the semiconductor element it is preferable to form a first via in the built-in layer.
  • step of further forming at least one wiring layer and an insulating layer so as to cover the semiconductor element and the built-in layer it is preferable to form a first via so as to penetrate the built-in layer.
  • a step of forming a second via for connecting the wiring layer and the semiconductor element is included. Is preferred.
  • it may further include a step of mounting other electronic components.
  • a step of stacking a plurality of the semiconductor devices described above can be included.
  • FIG. 1 is a partial cross-sectional view of a semiconductor device 10a according to the first embodiment of the present invention.
  • FIG. 2 is a plan view showing the relationship between the fiber direction of the reinforcing fiber 27 and the opening 28 for incorporating the semiconductor element 11 according to the present invention.
  • the wiring is described as a four-layer wiring, but the present invention is not limited to this, and a two-layer or three-layer wiring or a structure having four or more wirings may be used.
  • a built-in layer including a semiconductor element 11, an insulating layer 13a, and a woven fabric-containing insulating layer 14 including a reinforcing fabric 15 is provided.
  • the electrode 19 and the second electrode 20 have a wiring structure portion provided on both surfaces, and the second via 12 is provided on the circuit surface of the semiconductor element 11 to connect to the wiring layer 16a.
  • solder resists 21 are provided on both surfaces of the semiconductor device 10a.
  • the woven fabric-containing insulating layer 14 is provided with an opening including the woven fabric 15 in order to house the semiconductor element 11 therein.
  • FIG. 1 shows an example in which one semiconductor element 11 is incorporated
  • the present invention is not limited to this, and a plurality of semiconductor elements and other electronic components may be incorporated in the built-in layer. It is good also as a structure which exists in the built-in layer from which the built-in of a semiconductor element and another electronic component differs by producing. Furthermore, although shown as four-layer wiring, the number of wiring layers is not limited to this and may be configured.
  • the semiconductor element 11 is connected to the wiring layer 16 a through the second via 12.
  • the second via 12 is not connected by a solder material or a resin component, that is, a paste material or an anisotropic conductive material, and is provided with a stable and rigid connection portion. Specifically, it is provided by a vapor deposition method, a sputtering method, a CVD (Chemical Vapor Deposition) method, an ALD (Atomic Layer Deposition) method, an electroless plating method, an electrolytic plating method, or the like.
  • a power supply layer is provided by an evaporation method, a sputtering method, a CVD method, an ALD method, an electroless plating method, or the like, and then a desired film thickness is obtained by an electrolytic plating method or an electroless plating method.
  • any material can be used as long as the resin component disappears or a material that sublimes the resin component when being brought close to the sintered body by applying temperature.
  • the second via 12 is preferably configured with a smaller diameter than the via 17 and the first via 18. This is to cope with the case where the number of connection pins of the semiconductor element 11 is increased in the second via 12 and to stabilize the power supply from the wiring layers 16a and 16b in the via 17 and the first via 18. Because it is necessary.
  • the semiconductor element 11 has a structure embedded in the insulating layer 13a and the woven fabric-containing insulating layer 14. In order to realize stable embedding, it is preferable that the embedding is performed by adhering the semiconductor element 11 on the insulating layer 13 a below the semiconductor element 11. Furthermore, it is desirable that the semiconductor element 11 is thin to reduce the thickness of the semiconductor device 10a. Specifically, the thickness is 300 ⁇ m or less, preferably 150 ⁇ m or less, and more preferably 100 ⁇ m or less.
  • FIG. 1 shows a state where the semiconductor element 11 and the insulating layer 13a are in direct contact, but bonding may be performed as necessary.
  • the bonding may be performed as it is.
  • a liquid or sheet-like adhesive may be used.
  • the adhesive is formed of, for example, an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, or the like.
  • an epoxy resin is selected for the insulating layer 13a, and since the bonding performance is not imparted to the resin, the semiconductor element 11 having a thickness of 50 ⁇ m is installed using an epoxy adhesive.
  • the insulating layers 13a and 13b are formed of, for example, an organic material, and include, for example, an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, BCB (Benzocyclobutene), PBO (Polybenzoxole) and / or It is made of polynorbornene resin or the like.
  • polyimide resin and PBO have excellent mechanical properties such as film strength, tensile elastic modulus, and elongation at break, high reliability can be obtained.
  • the organic material may be either photosensitive or non-photosensitive.
  • a via opening used for the via 17 and the first via 18 is formed by a photolithography method or the like.
  • the via opening is formed by laser, dry etching, blasting, or the like.
  • a material containing a reinforcing material may be used for the insulating layer 13a.
  • the via diameter of the second via 12 that can be formed increases, and therefore the presence or absence of the reinforcing material including the material that matches the number of terminals and the terminal pitch of the built-in semiconductor element 11 is determined. select.
  • different organic materials may be used for the insulating layer 13a and the insulating layer 13b, or the same material may be used.
  • different materials there is an advantage that it is easy to realize a low warpage structure by combining material characteristics.
  • the adhesiveness between organic materials can be stabilized, insulation reliability can be improved, and the acquisition cost of the material can be reduced.
  • an epoxy resin is selected for both the insulating layers 13a and 13b.
  • the woven fabric-containing insulating layer 14 can be formed of, for example, an organic material exemplified as the organic material used for the above-described insulating layers 13a and 13b. Moreover, the woven fabric 15 is included as a reinforcing material. In addition to reducing the difference in thermal expansion coefficient between the organic material used for the woven fabric-containing insulating layer 14 and the semiconductor element 11, the woven fabric 15 can ensure rigidity even if it is thin. As a material of the woven fabric 15, for example, glass fiber or organic material fiber is used.
  • organic material fiber for example, polyimide, polyamide, PBO (Polybenzoxole), liquid crystal polymer, fluorine resin, and the like are suitable in terms of rigidity and thinness, and glass fiber is more suitable from the viewpoint of cost and thermal expansion coefficient.
  • FIGS. 2A and 2B show structural examples of the opening according to the present invention in which the opening 28 is formed in the material including the woven fabric 15.
  • FIG. 15 shows an example of the structure of the opening according to the conventional structure.
  • X and Y indicate the directions of warp and weft (in no particular order).
  • the opening 28 is formed by press die cutting, laser processing, blasting, or the like.
  • the opening 28 is also formed along the fiber direction.
  • the glass cloth generally used as the woven fabric 15 is manufactured by warp and weft in which a plurality of glass fibers (glass fibers) are bundled. Will be solved.
  • the glass fiber bundle itself is thin, and the twist of the fiber is weak, making it easier to unwind than conventional materials.
  • the semiconductor element 11 is made of glass.
  • the force concentrates on the part that is in contact with the fiber at the time of pressure processing, and the semiconductor element 11 is damaged.
  • it is an important point to reduce warpage to bring the semiconductor element 11 and the woven fabric 15 that is a reinforcing material as close as possible.
  • the opening 28 is provided so as to avoid the broken glass fiber, the distance to the end of the semiconductor element 11 must be provided with a clearance corresponding to the unraveled length of the glass fiber, resulting in a difference in thermal expansion coefficient. Cannot be reduced, and the warpage of the substrate increases.
  • the end face direction of the opening 28 has an angle within a predetermined range with respect to the fiber direction. Open to.
  • the number of exposed fiber bundles (for example, weft yarns) in the other direction substantially orthogonal to the distance between the fiber bundles (for example, warp yarns) in one direction of the woven fabric 15 that exposes the opening 28 on the end face is 5. It is desirable to arrange so that: The details are as follows.
  • a glass cloth is a woven fabric in which a large number of thin glass fibers (glass fibers) are bundled to form warps and wefts, and the warps and wefts are woven approximately orthogonally (or at an angle from a right angle).
  • the angle formed by the weft and the opening is smaller than the angle formed by the warp and the opening
  • the adjacent weft (of the fiber bundle) is exposed after the cut surface of the weft (fiber bundle) is exposed at the opening end surface. It means that only 5 bundles of warp yarns (fiber bundles) are exposed until the fiber bundle is exposed.
  • the angle formed by the fiber 27a of the woven fabric 15 and the end of the opening 28 is preferably 18 degrees to 72 degrees, more preferably 30 degrees to 60 degrees, and even more preferably 40 degrees to 50 degrees. Degree.
  • the angle is less than 18 degrees or higher than 72 degrees, the exposure of the fiber bundle described above becomes more than 5, and the fiber length of the unraveling and protruding fibers 27b increases, and the contact with the semiconductor element 11 occurs. And the risk of coating increases.
  • the organic material used for the woven fabric-containing insulating layer 14 and the insulating layers 13a and 13b may be different materials or the same material.
  • different materials there is an advantage that it is easy to realize a low warpage structure by combining material characteristics.
  • the adhesiveness between organic materials can be stabilized, insulation reliability can be improved, and the acquisition cost of the material can be reduced.
  • an epoxy-based resin containing glass cloth (1027 standard) is used as the woven fabric-containing insulating layer 14, and the opening 28 is selected from the state shown in FIG. An angle of approximately 45 degrees was selected.
  • the wiring layers 16a and 16b are made of copper, for example, and have a thickness of 10 ⁇ m, for example.
  • the wiring layers 16a and 16b are formed by a wiring formation method such as a subtractive method, a semi-additive method, or a full additive method.
  • a subtractive method uses a resist in which a copper foil provided on a substrate or resin is formed in a desired pattern as an etching mask. In this method, the resist is removed after the step is performed to obtain a desired wiring pattern.
  • a power supply layer is formed by electroless plating, sputtering, CVD, etc., and then a desired pattern is offered.
  • the resist is formed, electrolytic plating is deposited in the resist opening, and after removing the resist, the power feeding layer is etched to obtain a desired wiring pattern.
  • Patent Document 7 Japanese Patent Laid-Open No. 6-334334.
  • a pattern is formed with a resist after adsorbing an electroless plating catalyst on the surface of the substrate or resin.
  • This is a method of obtaining a desired wiring pattern by activating the catalyst while leaving the metal as an insulating layer and depositing a metal in the opening of the insulating layer by an electroless plating method.
  • the wiring layer 16a, the wiring layer 16b, the first electrode 19, and the second electrode 20 may have an adhesion layer with respect to the insulating layers 13a and 13b and the woven fabric-containing insulating layer.
  • the adhesion layer is a material having adhesion to the materials of the insulating layers 13a and 13b and the woven fabric-containing insulating layer 14, such as titanium, tungsten, nickel, tantalum, vanadium, chromium, molybdenum, copper, aluminum, and alloys thereof.
  • titanium, tungsten, tantalum, chromium, molybdenum and alloys thereof are preferable, and titanium, tungsten and alloys thereof are most preferable.
  • the surfaces of the insulating layers 13a and 13b and the woven fabric-containing insulating layer 14 may be roughened surfaces having fine irregularities, and in this case, good adhesion can be easily obtained even with copper or aluminum. Furthermore, it is preferable to form by means of sputtering as a means for increasing the adhesion.
  • the thickness of the wiring layers 16a and 16b is, for example, 3 to 25 ⁇ m, and 5 to 20 ⁇ m is particularly suitable.
  • the thickness is less than 3 ⁇ m, there is a drawback that the wiring resistance becomes high and the electrical characteristics in the power supply circuit of the semiconductor device are deteriorated.
  • a wiring layer having a thickness exceeding 25 ⁇ m generates a large undulation reflecting the irregularities of the wiring layer on the surface of the insulating layer covering the wiring layer, thereby limiting the number of layers, increasing the thickness of the semiconductor device 10a itself, and increasing the thickness of the semiconductor layer.
  • warpage of the entire apparatus becomes large and that it is difficult to form due to process restrictions.
  • Via vias 17 are connected between the plurality of wiring layers 16a and / or to the first electrode 19. Further, the connection between the plurality of wiring layers 16 b and / or the second electrode 20 is similarly performed through the vias 17. Further, the wiring layer 16 a and the wiring layer 16 b are connected by the first via 18.
  • the via 17 and the first via 18 may be formed simultaneously with the formation of the wiring after providing the via opening as described above, and the via opening is made conductive by an electrolytic plating method, an electroless plating method, a printing method, or the like.
  • the wiring may be formed after filling with the material.
  • a metal post is formed in a portion of the via 17 and the first via 18, and after forming the insulating layer 13b, the insulating layer 13a, and the insulating layer 14, the metal post is exposed by polishing, and the via 17 and the first via 18 are formed. It does not matter.
  • the wirings of the wiring layers 16a and 16b are made of at least one metal selected from the group consisting of copper, aluminum, nickel, gold and silver, for example.
  • copper is preferable from the viewpoint of electrical resistance value and cost.
  • nickel can prevent an interface reaction with other materials such as an insulating material, and can be used as an inductor or a resistance wiring utilizing characteristics as a magnetic material.
  • the wiring layer 16a is installed on the upper side and the wiring layer 16b is embedded in the insulating layer 13a with respect to the built-in layer composed of the insulating layer 13a and the woven fabric-containing insulating layer 14. Show. This is because the internal wiring layer 16b is provided in a state where the wiring layer 16b is not provided so as to be embedded, rather than the internal layer surface provided with the wiring layer 16a in which the semiconductor element 11 is connected by the second via 12. Since the volume occupation amount of the insulating layer 13a on the side increases, the amount of shrinkage increases, and the object is to effectively prevent warping.
  • the wiring layer 16b is not necessarily embedded.
  • first electrode 19 and the second electrode 20 may have the structure shown in FIG. 1, or may have a structure called a relief in which the opening of the solder resist 21 becomes larger than the first electrode 19 and the second electrode 20 electrode. Furthermore, it is good also as a structure which newly produces an electrode on a soldering resist.
  • the opening is limited by the solder resist 21 so that the solder is supplied only to the first electrode 19 and the second electrode 20.
  • the solder resist 21 limits the amount of solder flow, so that it is possible to stabilize the mounting height when the semiconductor device is connected to a mounting board or another component.
  • the solder material can be used as a connection surface also on the side wall portions of the first electrode 19 and the second electrode 20, so that the connection reliability Can increase the sex.
  • the solder resist 21 can be used for stress relaxation, further improvement in reliability can be realized.
  • the first electrode 19 and the second electrode 20 are formed by laminating a plurality of layers.
  • the surfaces of the first electrode 19 and the second electrode 20 are provided with at least one metal and alloy selected from the group consisting of copper, aluminum, gold, silver, and a solder material.
  • the first electrode 19 and the second electrode 20 are formed by sequentially laminating a nickel layer and a gold layer on a copper layer, and the gold layer is a surface.
  • the thickness of the nickel layer is 3 ⁇ m
  • the thickness of the gold layer is 1 ⁇ m.
  • the first electrode 19 and the second electrode 20 may be appropriately selected from structures having an effect on connection, and are not necessarily the same structure.
  • the first electrode 19 and the second electrode 20 may be different in the number and arrangement of external terminals in order to effectively use external terminals on both sides. This makes it possible to increase the degree of freedom in connection when mounting electronic components and semiconductor devices with different external sizes, or when the structure is sandwiched between a mounting substrate and another semiconductor device, and stable connection reliability. Can be secured.
  • the solder resist 21 can be formed of, for example, the organic material exemplified above as the organic material used for the insulating layers 13a and 13b.
  • the organic material may be either photosensitive or non-photosensitive.
  • the opening is formed by a photolithography method or the like.
  • the opening is formed by laser, dry etching, blasting, or the like.
  • the angle formed by the end portion of the opening 28 where the semiconductor element 11 is installed and the fiber 27a of the woven fabric 15 is 18 degrees to 72 degrees.
  • the undissolved fibers in the opening 28 are not generated for a long time, the gap between the semiconductor element 11 can be reduced, the difference in thermal expansion between the insulating layers 13a and 13b and the semiconductor element 11 can be reduced, and the substrate rigidity is increased. Can be realized.
  • connection portion can be increased, and high reliability can be realized. Further, the electrodes on both sides can be effectively utilized through the built-in layer via.
  • FIG. 3 is a partial cross-sectional view showing a semiconductor device 10b according to a modification of the first embodiment.
  • the semiconductor device 10a according to the first embodiment is different from the semiconductor device 10a in that the built-in layer of the semiconductor element 11 is only the insulating layer 13a covering the woven fabric-containing insulating layer 14 and the wiring layer 16b.
  • the first electrode 19 and the second electrode 20 in FIG. 3 have the same structure as that in FIG. 1, but may have the same structure as described in paragraphs 0068 to 0070.
  • the wiring is described as a four-layer wiring, but the present invention is not limited to this, and a two-layer or three-layer wiring or a structure having four or more wirings may be used.
  • the semiconductor element 11 is surrounded by the insulating layer 13a covering the woven fabric-containing insulating layer 14 and the wiring layer 16b. Only the woven fabric 15 is provided with an opening 28 at a position where the semiconductor element 11 is disposed. Thus, the woven fabric-containing insulating layer 14 is not necessarily provided with an opening corresponding to the semiconductor element, and the opening 28 may be provided only in the woven fabric 15.
  • the structure of FIG. 3 can simplify the material structure when the semiconductor element 11 is embedded, and can contribute to cost reduction and yield improvement.
  • the thickness of the woven fabric-containing insulating layer 14 can be increased as compared with the semiconductor device according to the first embodiment, a thicker and more rigid woven fabric can be employed, resulting in higher rigidity and lower resistance. Warpage can be realized.
  • the insulating layer 13a on the upper surface of the semiconductor element 11 may include a reinforcing material (for example, a woven fabric), whereas in the modification of the first embodiment, the semiconductor element 11 Since the woven fabric 15 is not disposed on the upper surface, it is possible to reduce the via diameter of the second via 12 that is a connection portion with the semiconductor element 11.
  • the semiconductor device according to the modification of the first embodiment configured as described above will be described.
  • a semiconductor device with higher rigidity and lower cost can be realized.
  • the semiconductor device according to the first embodiment can achieve higher density corresponding to a reduction in diameter and pitch from the aspect ratio of the first via 18 as a semiconductor device.
  • FIG. 4 is a partial cross-sectional view showing a semiconductor device 10c according to the second embodiment.
  • the semiconductor device 10a according to the first embodiment is different in that the wiring layer 16b in the vicinity of the semiconductor element 11 is not embedded in the insulating layer 13a.
  • the first electrode 19 and the second electrode 20 in FIG. 4 have the same structure as that in FIG. 1, but may have the same structure as described in paragraphs 0068 to 0070.
  • the wiring is described as a four-layer wiring, but the present invention is not limited to this, and a two-layer or three-layer wiring or a structure having four or more wirings may be used.
  • the thickness of the insulating layer 13a provided on both surfaces of the semiconductor element 11 can be controlled uniformly, and stress non-uniformity related to the semiconductor element 11 can be avoided. Can do. By avoiding this stress, it is possible to appropriately estimate the element characteristics that change due to the stress of the semiconductor element 11, and as a result, the characteristics of the semiconductor device can be stabilized. Further, in the structure in which the wiring layer 16b is embedded in the insulating layer 13b, when the insulating layer 13b is made of a material having different material characteristics, the displacement due to contraction on both surfaces can be controlled to be substantially the same. Warpage can be realized.
  • FIG. 5 is a partial cross-sectional view showing a semiconductor device 10d according to a modification of the second embodiment.
  • the semiconductor device according to the first embodiment is that the wiring layer 16b in the vicinity of the semiconductor element 11 is not embedded in the insulating layer 13a.
  • the semiconductor device according to the second embodiment is different from the semiconductor device according to the second embodiment. The difference is that only the woven fabric-containing insulating layer 14 is provided.
  • parts different from the semiconductor device according to the first embodiment and the second embodiment will be described. Portions that are not particularly described may have a structure similar to that described in the semiconductor device according to the first embodiment and the second embodiment.
  • the wiring is described as a four-layer wiring, but the present invention is not limited to this, and a two-layer or three-layer wiring or a structure having four or more wirings may be used.
  • the structure of FIG. 5 can simplify the material structure when the semiconductor element 11 is embedded, and can contribute to cost reduction and yield improvement. Furthermore, since the thickness of the woven fabric-containing insulating layer 14 can be increased as compared with the semiconductor device according to the second embodiment, a thicker and more rigid woven fabric can be employed, resulting in higher rigidity and lower resistance. Warpage can be realized. Furthermore, since the woven fabric 15 is not disposed on the upper surface of the semiconductor element 11, it is possible to reduce the via diameter of the second via 12 that is a connection portion with the semiconductor element 11.
  • the displacement due to contraction on both surfaces can be controlled to be substantially the same. Low warpage can be realized.
  • the semiconductor device according to the modification of the second embodiment configured as described above will be described.
  • a semiconductor device with higher rigidity and lower cost can be realized.
  • the semiconductor device according to the first embodiment can achieve higher density corresponding to a reduction in diameter and pitch from the aspect ratio of the first via 18 as a semiconductor device.
  • FIG. 6 is a partial cross-sectional view showing a semiconductor device 10e according to the third embodiment.
  • the semiconductor device according to the first embodiment, the modification of the first embodiment, the second embodiment, and the modification of the second embodiment is that the insulating layer 13b of the semiconductor device has a woven fabric 22. Is different.
  • the structure of 1st Embodiment is used for FIG. 6, you may use the structure of the modification of 1st Embodiment, 2nd Embodiment, and the modification of 2nd Embodiment.
  • parts different from the semiconductor device according to the first embodiment, the modified example of the first embodiment, the second embodiment, and the modified example of the second embodiment will be described.
  • Portions that are not particularly described may have the same structure as that of the semiconductor device according to the first embodiment, the modification of the first embodiment, the second embodiment, and the modification of the second embodiment.
  • the wiring is described as a four-layer wiring, but the present invention is not limited to this, and a two-layer or three-layer wiring or a structure having four or more wirings may be used.
  • the rigidity of the entire semiconductor device is further improved, and the insulating layer 13b including the woven fabric 22 not only supports the external stress as a surface but also from the impact to the semiconductor.
  • the device 10e can be protected. By ensuring rigidity, handling properties and productivity can be improved.
  • FIG. 6 shows an example of a four-layer structure, an example in which only one insulating layer 13b exists on both sides is shown.
  • the outermost insulating layer 13b it is desirable for at least the outermost insulating layer 13b to include the woven fabric 22 in order to improve the rigidity of the semiconductor device 10e.
  • the woven fabric 22 may be included in all the insulating layers 13b.
  • the insulating layer 13b can be formed of an organic material exemplified as an organic material used for the insulating layers 13a and 13b of the first embodiment, for example.
  • a woven fabric 22 is included as a reinforcing material.
  • the woven fabric 22 is used for at least the outermost insulating layer 13b, and can secure rigidity even if it is thin. Furthermore, since the overall rigidity is increased, the warpage generated in the vicinity of the semiconductor element 11 can be reduced, and the warpage of the entire semiconductor device can be reduced.
  • a material of the woven fabric 22 for example, glass fiber or organic material fiber is used.
  • the organic material fiber for example, polyimide, polyamide, PBO (Polybenzoxole), liquid crystal polymer, fluorine resin, and the like are suitable in terms of rigidity and thinness, and glass fiber is more suitable from the viewpoint of cost and thermal expansion coefficient.
  • the insulating layer 13b is made of a material including the woven fabric 22, the via opening is formed by laser, dry etching, blasting, or the like.
  • the overall rigidity can be increased, so that the lower warpage and impact are reduced. Reliability can be improved. In addition, since handling and productivity are improved, process costs can be kept low.
  • FIG. 7 is a partial cross-sectional view showing a semiconductor device 10f according to the fourth embodiment.
  • the semiconductor device 10a according to the first embodiment is different in that an electronic component is mounted on the semiconductor device 10a.
  • parts different from the semiconductor device according to the first embodiment will be described. Parts that are not particularly described are the same as those of the semiconductor according to the first embodiment.
  • the first electrode 19 and the second electrode 20 in FIG. 7 have the same structure as that in FIG. 1, but may have the same structure as described in paragraphs 0068 to 0070.
  • the semiconductor device 10a according to the first embodiment is used as an example of the semiconductor device, the semiconductor device 10b according to the modification of the first embodiment, the semiconductor device 10c according to the second embodiment, and the second embodiment.
  • the semiconductor device 10d according to the modification and the semiconductor device 10e according to the third embodiment may be used, and the number of wiring layers and the combination of insulating layers also use the structure corresponding to the contents described in each embodiment. May be.
  • the electronic component 23 is connected to the first electrode 19 through a connection portion 24 such as a solder material, a conductive paste, an anisotropic conductive material, wire bonding, ribbon bonding, or tape bonding.
  • a connection portion 24 such as a solder material, a conductive paste, an anisotropic conductive material, wire bonding, ribbon bonding, or tape bonding.
  • the connection part may be the 2nd electrode 20, and may be connected to both.
  • the electronic component 23 is a capacitor, resistor, inductor, semiconductor element, MEMS, optical component, sensor, or the like.
  • the semiconductor device according to the fourth embodiment configured as described above.
  • the semiconductor has a function expansion and more stable operation. An apparatus can be realized.
  • FIG. 8 is a partial cross-sectional view showing a semiconductor device 10g according to the fifth embodiment.
  • the semiconductor device 10a according to the first embodiment is different in that a plurality of semiconductor devices 10a are stacked and connected.
  • parts different from the semiconductor device according to the first embodiment will be described. Parts that are not particularly described are the same as those of the semiconductor according to the first embodiment.
  • the first electrode 19 and the second electrode 20 in FIG. 8 have the same structure as that in FIG. 1, but may have the same structure as described in paragraphs 0068 to 0070.
  • the semiconductor device 10a according to the first embodiment is described as an example of the semiconductor device, the semiconductor device 10b according to a modification of the first embodiment, the semiconductor device 10c according to the second embodiment, and the second embodiment.
  • the semiconductor device 10d according to the modified example and the semiconductor device 10e according to the third embodiment may be used, and the number of wiring layers and the combination of the insulating layers also correspond to the contents described in the respective embodiments. It may be used.
  • FIG. 8 shows an example of stacking two semiconductor devices.
  • the present invention is not limited to this, and a desired number of stacks may be stacked.
  • the first to third embodiments are used.
  • the semiconductor devices 10a to 10e may be combined and stacked.
  • connection portion 25 between the first electrode 19 and the second electrode 20 facing each other.
  • the connection portion 25 is connected using a solder material, a conductive paste, an anisotropic conductive material, a stud bump, indium, or the like.
  • the electrodes to be connected are not limited to the first electrode 19 and the second electrode 20, and the first electrode 19 and the first electrode 19 or the second electrode 20 and the second electrode 20 can be connected as necessary. You can use different connections.
  • the electronic component 23 may be connected as in the semiconductor device according to the fourth embodiment.
  • a circuit noise filter or decoupling circuit is provided at a desired position of the laminated circuit including the semiconductor element 11, the wiring layer 16a, the wiring layer 16b, the first electrode 19, and the second electrode 20.
  • a capacitor that plays a role may be provided.
  • the dielectric material constituting the capacitor include metal oxides such as titanium oxide, tantalum oxide, Al 2 O 3 , SiO 2 , ZrO 2 , HfO 2, or Nb 2 O 5 , BST (Ba x Sr 1-x TiO 3).
  • PZT PbZr x Ti 1-x O 3
  • PLZT Pb 1-y La y Zr x Ti 1-x O 3
  • perovskite material SrBi 2 Ta Bi-based layered compounds such as 2 O 9, such as Preferably there is.
  • an organic material mixed with an inorganic material or a magnetic material may be used as a dielectric material constituting the capacitor.
  • one or more layers of the insulating layer 13a, the insulating layer 13b, and the woven fabric-containing insulating layer 14 are made of a material having a dielectric constant of 9 or more, and a counter electrode is formed at a desired position on the upper and lower wiring layers.
  • a circuit noise filter and a capacitor that plays the role of decoupling may be provided.
  • the dielectric material constituting the capacitor Al 2 O 3, ZrO 2 , HfO 2 or Nb 2 O metal oxide such as 5, BST (Ba x Sr 1 -x TiO 3), PZT (PbZr x Ti 1- x O 3 ) or a perovskite material such as PLZT (Pb 1-y La y Zr x Ti 1-x O 3 ) or a Bi-based layered compound such as SrBi 2 Ta 2 O 9 is preferable.
  • BST Ba x Sr 1 -x TiO 3
  • PZT PbZr x Ti 1- x O 3
  • a perovskite material such as PLZT (Pb 1-y La y Zr x Ti 1-x O 3 ) or a Bi-based layered compound such as SrBi 2 Ta 2 O 9 is preferable.
  • an organic material mixed with an inorganic material or a magnetic material may
  • FIG. 9 is a partial cross-sectional view illustrating the method for manufacturing the semiconductor device 10a according to the first embodiment. In each step, cleaning or heat treatment may be performed as appropriate.
  • the wiring layer 16b is formed on the support 26.
  • the support 26 is subjected to processing such as wet cleaning, dry cleaning, flattening, and roughening of the surface, if necessary.
  • the support 26 is a conductive material or a material having a conductive film formed on the surface thereof and preferably has an appropriate rigidity
  • a semiconductor wafer material such as silicon, sapphire, and GaAs
  • a metal Quartz, glass, ceramic, and printed board can be used.
  • the conductive material is formed of one or more of a metal, a semiconductor material, and an organic material having a desired electrical conductivity.
  • a copper plate having a thickness of 0.25 mm is used as the support substrate.
  • the wiring layer 16b is made of, for example, copper and has a thickness of, for example, 10 ⁇ m.
  • the wiring layer 16b is formed by a wiring formation method such as a subtractive method, a semi-additive method, or a full additive method.
  • the semi-additive method is selected, and the power feeding layer is formed by a sputtering method, an electroless plating method, a CVD method, an aerosol method, or the like.
  • a copper plate is used as a power feeding layer, a dry film resist is used, and Ni and Cu are laminated in this order by electrolytic plating. Ni was 3 ⁇ m thick and Cu was 10 ⁇ m thick.
  • an insulating layer 13a is formed so as to cover the wiring layer 16b.
  • the insulating layer 13a can be formed of the organic material exemplified as the organic material used for the insulating layers 13a and 13b of the first embodiment, for example. Further, a material having reinforcing fibers may be used for the insulating layer 13a.
  • the insulating layer 13a is formed by a spin coating method, a curtain coating method, a die coating method, a spray method, a printing method, or the like if it is a liquid organic material.
  • a film-like organic material it is formed by a laminating method, a pressing method, a manufacturing method in which a vacuum state is added to each, or the like.
  • lamination was performed by a vacuum laminator using a sheet-like epoxy resin having a thickness of 20 ⁇ m.
  • the semiconductor element 11 is placed on the insulating layer 13a.
  • the adhesive may be used.
  • the adhesive is formed of, for example, an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, or the like.
  • the semiconductor element 11 may be provided with a second via 12.
  • the second via 12 is not connected by a solder material or a resin component, that is, a paste material or an anisotropic conductive material, and is provided with a stable and rigid connection portion.
  • vapor deposition sputtering, CVD (Chemical Vapor Deposition), ALD (Atomic Layer Deposition), electroless plating, electrolytic plating, and the like.
  • the manufacturing method include a semi-additive method in which a power supply layer is provided by a vapor deposition method, a sputtering method, a CVD method, an ALD method, an electroless plating method, etc., and a desired film thickness is obtained by an electrolytic plating method or an electroless plating method. Is to form.
  • any material can be used as long as the resin component disappears or a material that sublimes the resin component when being brought close to the sintered body by applying temperature.
  • the semiconductor element 11 is thinly finished in order to reduce the thickness of the semiconductor device 10a.
  • the thickness is 300 ⁇ m or less, preferably 150 ⁇ m or less, and more preferably 100 ⁇ m or less.
  • a 50 ⁇ m-thick semiconductor element 11 provided with a 20 ⁇ m-high copper post as the second via 12 by electrolytic plating is placed on the insulating layer 13a after the curing treatment, and an epoxy adhesive having a thickness of 20 ⁇ m. Adhesion was carried out.
  • a woven fabric-containing insulating layer 14 including a woven fabric 15 is laminated, and an insulating layer 13a is further laminated thereon to form a built-in layer.
  • the woven fabric-containing insulating layer 14 is formed of, for example, an organic material, and can be formed of, for example, the organic material exemplified as the organic material used for the insulating layers 13a and 13b of the first embodiment.
  • the woven fabric 15 is included as a reinforcing material.
  • the woven fabric 15 can ensure rigidity even if it is thin.
  • a material of the woven fabric 15 for example, glass fiber or organic material fiber is used.
  • the organic material fiber for example, polyimide, polyamide, PBO (Polybenzoxole), liquid crystal polymer, fluorine resin, and the like are suitable in terms of rigidity and thinness, and glass fiber is more suitable from the viewpoint of cost and thermal expansion coefficient.
  • the woven fabric-containing insulating layer 14 is made of a material including the woven fabric 15, the via opening is formed by laser, dry etching, blasting, or the like.
  • the woven fabric-containing insulating layer 14 may use a cured material or an uncured material.
  • the material used for the insulating layer 13a formed on the surface opposite to the support 26 of the woven fabric-containing insulating layer 14 is the same as the material obtained by removing the woven fabric 15 from the insulating material used for the woven fabric-containing insulating layer 14.
  • the semiconductor element 11 can also be covered by using the fluidity of the material obtained by removing the woven fabric 15 from the insulating material used for the woven fabric-containing insulating layer 14 only by the woven fabric-containing insulating layer 14.
  • the bonding may be performed as it is.
  • a liquid or sheet-like adhesive may be used.
  • the material itself of the woven fabric-containing insulating layer 14 has adhesiveness, it may be used as it is.
  • a 50 ⁇ m-thick prepreg material in which a glass cloth is impregnated with an epoxy resin is used as the woven fabric-containing insulating layer 14 and lamination is performed using a vacuum laminator.
  • the insulating layer 13a on the woven fabric-containing insulating layer 14 is laminated by a vacuum laminator using a sheet-like epoxy resin having a thickness of 20 ⁇ m, and the woven fabric-containing insulating layer 14 and the insulating layer 13a are cured together. A heat treatment of the process was performed.
  • the openings of the woven fabric-containing insulating layer 14 and the woven fabric 15 are formed by laser processing, punching press processing, dicing, water cutter, blast, router, drill, or the like. Further, it may be formed by dry etching after masking with a metal film or a resist material. The side direction of the opening in this case is opened so as to satisfy a predetermined relationship with the fiber direction of the woven fabric 15 as described above.
  • the first via 18 and the wiring layer 16a are formed.
  • the first via 18 has an opening formed by laser, dry etching, blasting, etc., and is formed in the formation process of the wiring layer 16a, or the via opening is made conductive by electrolytic plating, electroless plating, printing, or the like.
  • the wiring layer 16a may be formed after being filled with a material.
  • a metal post is formed on the first via 18 by plating or printing, and after forming the insulating layer 13a and the woven fabric-containing insulating layer 14, buff polishing, dry etching, CMP, grinding,
  • the first via 18 may be formed by removing by a lapping method or the like and exposing the metal post.
  • FIG. 9 shows the opening of the first via 18 as a vertical wall, but a taper angle may be provided.
  • the wiring layer 16a and the second via 12 are formed so as to be connected.
  • the second via 12 has a connection portion formed therein, and in the case of the second via 12 thicker than the finished film thickness of the insulating layer 13a, buff polishing, dry etching, CMP, The second via 12 is exposed before forming the wiring layer 16a by a grinding method, a lapping method or the like.
  • the opening is formed by laser, dry etching, blasting, or the like, and connected in the formation process of the wiring layer 16a.
  • the wiring layer 16a can be formed by a wiring technique as described in FIG.
  • the first via 18 has an opening formed by a laser, and the inside of the opening is filled with copper plating by supplying power from the copper plate of the support.
  • the second via 12 is formed with a copper post having a height of 30 ⁇ m, and the surface of the insulating layer 13a covering the second via 12 is polished by buffing to expose the connection point.
  • the wiring 16a was formed with a film thickness of 10 ⁇ m using a semi-additive method using a sputtered film as a power feeding layer.
  • the support 26 is removed.
  • the support 26 is removed by any one of wet etching, dry etching, polishing, or a combination thereof. Further, as long as a portion with low adhesion and easy peeling can be provided in the support 26, it may be performed by peeling. After the peeling, any one of wet etching method, dry etching method, polishing method, or a combination of these may be used. You may perform the process by.
  • the copper plate was removed by wet etching. At that time, Ni is used as an etching barrier when etching the copper plate. Finally, Ni was removed by wet etching.
  • an insulating layer 13b is formed.
  • the method illustrated in FIG. 9B can be used, and heat treatment is performed after stacking to form an insulating layer. Both sides may be laminated simultaneously, or each side may be laminated alternately.
  • a sheet-like epoxy resin having a thickness of 50 ⁇ m is laminated simultaneously on both sides by a vacuum laminator.
  • vias 17 and wiring layers 16a and 16b are formed.
  • the via 17 is formed by a spin coating method, a laminating method, a pressing method, and a printing method, and then an opening that becomes the via 17 is formed by a photolithography method or the like. Is done.
  • the opening serving as the via 17 is formed by laser, dry etching, blasting, or the like.
  • a metal post is formed on the portion to be the via 17 by a plating method or a printing method, and after forming the insulating layer 13b, the metal post is removed by a dry etching method, a CMP method, a grinding method, a lapping method, or the like.
  • a method of forming the via 17 by exposing may be used.
  • the opening of the via 17 is indicated by a vertical wall, but a taper angle may be provided.
  • solder resist 21 is formed on the outermost surface.
  • the solder resist 21 is formed by opening portions that become the first electrode 19 and the second electrode 20.
  • the solder material can be used as a connection surface also on the side wall portions of the first electrode 19 and the second electrode 20, and connection reliability can be improved. Can be increased.
  • the solder resist 21 can also be used for stress relaxation, so that further improvement in reliability can be realized.
  • the first electrode 19 and the second electrode 20 are formed by laminating a plurality of layers.
  • the wettability of solder balls formed on the surfaces of the first electrode 19 and the second electrode 20 and bonding wires In consideration of connectivity, the surfaces of the first electrode 19 and the second electrode 20 can be provided with at least one metal and alloy selected from the group consisting of copper, aluminum, gold, silver, and a solder material.
  • the first electrode 19 and the second electrode 20 may be appropriately selected from structures having an effect on connection, and are not necessarily the same structure.
  • the solder resist 21 is formed of, for example, an organic material, and can be formed of, for example, the organic material exemplified as the organic material used for the insulating layers 13a and 13b of the first embodiment.
  • the organic material may be either photosensitive or non-photosensitive.
  • the opening is formed by a photolithography method or the like.
  • the opening is formed by laser, dry etching, blasting, or the like.
  • the first electrode 19 and the second electrode 20 are electrolessly plated, and the Ni layer is formed on the Cu layer so that the Au layer becomes the surface.
  • a layer and a gold layer were laminated in order.
  • the thickness of the Ni layer is 3 ⁇ m, and the thickness of the Au layer is 1 ⁇ m.
  • the semiconductor device according to the first embodiment can be efficiently formed.
  • the material used for the insulating layer 13a formed on the surface opposite to the support 26 of the woven fabric-containing insulating layer 14 is the same as the material obtained by removing the woven fabric 15 from the insulating material used for the woven fabric-containing insulating layer 14.
  • the resin material is flowed when laminating, thereby covering the periphery of the semiconductor element and efficiently forming the semiconductor device according to the modification of the first embodiment. can do.
  • the semiconductor device according to the third embodiment can be efficiently formed. Furthermore, by mounting electronic components and stacking semiconductor devices, the semiconductor device according to the fourth embodiment and the semiconductor device according to the fifth embodiment can be efficiently formed.
  • FIGS. 9 and 10 are shown as partial cross-sectional views of individual pieces, a process may be performed in which a plurality of semiconductor devices are manufactured at once and separated into individual pieces by dicing or cutting. Furthermore, from FIG. 9A to FIG. 9E, semiconductor devices may be formed on both sides of the support to increase productivity.
  • FIG. 11 is a partial cross-sectional view showing a method for manufacturing a semiconductor device according to a first modification of the first embodiment.
  • cleaning or heat treatment may be performed as appropriate. It differs from the first embodiment of the manufacturing method in that the insulating layer 13b is formed before the support 26 is removed.
  • a different part from 1st Embodiment of a manufacturing method is demonstrated. Portions not specifically described are the same as those in the first embodiment of the manufacturing method.
  • FIG. 11A is in the same state as FIG. 9E, and up to FIG. 9E is formed with the same contents as in the first embodiment.
  • an insulating layer 13b is laminated.
  • the insulating layer 13b is laminated on the surface where the insulating layer 13a is exposed. Thereafter, the steps after FIG.
  • the insulating layer 13b is formed first, thereby forming the wiring layer. 16a is not damaged in the removal process of the support 26, and the defect occurrence rate can be reduced.
  • the material used for the insulating layer 13a formed on the surface opposite to the support 26 of the woven fabric-containing insulating layer 14 is the same as the material obtained by removing the woven fabric 15 from the insulating material used for the woven fabric-containing insulating layer 14. Alternatively, by laminating only the woven fabric-containing insulating layer 14, the semiconductor device according to the modification of the first embodiment can be efficiently formed.
  • the semiconductor device according to the third embodiment can be efficiently formed. Furthermore, by mounting electronic components and stacking semiconductor devices, the semiconductor device according to the fourth embodiment and the semiconductor device according to the fifth embodiment can be efficiently formed. Moreover, since the rigidity after removing the support body 26 becomes higher than that of the first embodiment of the manufacturing method, handling properties can be improved.
  • FIG. 12 is a partial cross-sectional view showing a method for manufacturing a semiconductor device according to a second modification of the first embodiment.
  • cleaning or heat treatment may be performed as appropriate.
  • the manufacturing method is different from the first embodiment in that the insulating layer 13b is formed on the support 26 and the support 26 is removed after the insulating layer 13b is formed so as to cover the wiring layer 16a.
  • a different part from 1st Embodiment of a manufacturing method is demonstrated. Portions not specifically described are the same as those in the first embodiment of the manufacturing method.
  • the insulating layer 13b is formed on the support 26. Further, the wiring layer 16b is formed on the insulating layer 13b.
  • an insulating layer 13a is formed so as to cover the wiring layer 16b.
  • the semiconductor element 11 is bonded onto the insulating layer 13a.
  • a second via 12 is formed on the semiconductor element 11.
  • a woven fabric-containing insulating layer 14 is formed and further formed so as to cover the insulating layer 13a.
  • the first via 18 and the wiring layer 16a are formed.
  • the wiring layer 16a and the second via 12 are connected.
  • an insulating layer 13b is formed so as to cover the wiring layer 16a.
  • the insulating layers 13b on both sides are formed prior to the support removal.
  • the wiring layer 16a and the wiring layer 16b are not damaged in the removal process of the support 26, and the defect occurrence rate can be reduced as compared with the first modification.
  • the material used for the insulating layer 13a formed on the surface opposite to the support 26 of the woven fabric-containing insulating layer 14 is the same as the material obtained by removing the woven fabric 15 from the insulating material used for the woven fabric-containing insulating layer 14.
  • the semiconductor device according to the modification of the first embodiment can be efficiently formed.
  • the semiconductor device according to the third embodiment can be efficiently formed.
  • the semiconductor device according to the fourth embodiment and the semiconductor device according to the fifth embodiment can be efficiently formed.
  • the rigidity after removing the support body 26 becomes higher than that of the first embodiment of the manufacturing method and the first modification of the first embodiment, the handling property can be improved.
  • FIG. 14 is a partial cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment. In each step, cleaning or heat treatment may be performed as appropriate.
  • the insulating layer 13a covering the surface on which the second via 12 is provided is matched with a desired arrangement.
  • either one or both of the semiconductor element 11 and the woven fabric-containing insulating layer 14 is placed on the opposite side of the surface of the semiconductor element 11 where the second via 12 is provided. You may adhere
  • the insulating layer 13a can be formed of an organic material exemplified as an organic material used for the insulating layers 13a and 13b of the first embodiment, for example. Further, a material having reinforcing fibers may be used for the insulating layer 13a. If the insulating layer 13a is a liquid organic material, it is formed on a separate support material by spin coating, curtain coating, die coating, spraying, printing, etc., and the support is separated or peeled off. It is good also in a film form.
  • the woven fabric-containing insulating layer 14 is formed of, for example, an organic material, and can be formed of, for example, the organic material exemplified as the organic material used for the insulating layers 13a and 13b of the first embodiment. Moreover, the woven fabric 15 is included as a reinforcing material. In addition to reducing the difference in thermal expansion coefficient between the organic material used for the woven fabric-containing insulating layer 14 and the semiconductor element 11, the woven fabric 15 can ensure rigidity even if it is thin. As a material of the woven fabric 15, for example, glass fiber or organic material fiber is used.
  • organic material fiber for example, polyimide, polyamide, PBO (Polybenzoxole), liquid crystal polymer, fluorine resin, and the like are suitable in terms of rigidity and thinness, and glass fiber is more suitable from the viewpoint of cost and thermal expansion coefficient.
  • the woven fabric-containing insulating layer 14 is provided with an opening for arranging the semiconductor element 11 including the woven fabric 15.
  • the openings to the woven fabric-containing insulating layer 14 and the woven fabric 15 are formed by laser processing, punching press processing, dicing, water cutter, blast, router, drill, or the like. Further, it may be formed by dry etching after masking with a metal film or a resist material. The side direction of the opening in this case is opened so as to satisfy a predetermined relationship with the fiber direction of the woven fabric 15 as described above.
  • the semiconductor element 11 is installed on the insulating layer 13a.
  • the adhesive may be used.
  • the adhesive is formed of, for example, an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, or the like.
  • the semiconductor element 11 may be provided with the second via 12.
  • the second via 12 is not connected by a solder material or a resin component, that is, a paste material or an anisotropic conductive material, and is provided with a stable and rigid connection portion. Specifically, it is provided by vapor deposition, sputtering, CVD (Chemical Vapor Deposition), ALD (Atomic Layer Deposition), electroless plating, electrolytic plating, and the like.
  • Examples of the manufacturing method include a semi-additive method in which a power supply layer is provided by a vapor deposition method, a sputtering method, a CVD method, an ALD method, an electroless plating method, etc., and a desired film thickness is obtained by an electrolytic plating method or an electroless plating method. Is to form.
  • a semi-additive method in which a power supply layer is provided by a vapor deposition method, a sputtering method, a CVD method, an ALD method, an electroless plating method, etc.
  • a desired film thickness is obtained by an electrolytic plating method or an electroless plating method. Is to form.
  • any material can be used as long as the resin component disappears or a material that sublimes the resin component when being brought close to the sintered body by applying temperature.
  • the semiconductor element 11 is thinly finished in order to reduce the thickness of the semiconductor device 10c.
  • the thickness is 300 ⁇ m or less, preferably 150 ⁇ m or less, and more preferably 100 ⁇ m or less.
  • a 50 ⁇ m-thick semiconductor element 11 provided with a 20 ⁇ m-high copper post as the second via 12 by electrolytic plating is placed on the insulating layer 13a after the curing treatment, and an epoxy adhesive having a thickness of 20 ⁇ m. Adhesion was carried out.
  • a prepreg material having a thickness of 50 ⁇ m obtained by impregnating a glass cloth with an epoxy resin was used as the woven fabric-containing insulating layer 14, and a sheet-shaped epoxy resin having a thickness of 20 ⁇ m was used as the insulating layer 13a on the woven fabric-containing insulating layer 14.
  • a built-in layer in which the semiconductor element 11 is embedded is formed.
  • the formation is performed by a laminating method, a pressing method, a manufacturing method in which a vacuum state is added to each, or the like.
  • lamination may be performed using a protective material that prevents contact with other laminated bodies during lamination, or can be separated or removed for handling properties.
  • the material used for the insulating layer 13a formed on both surfaces of the woven fabric-containing insulating layer 14 is the same as the material obtained by removing the woven fabric 15 from the insulating material used for the woven fabric-containing insulating layer 14,
  • the insulating layer 13a for bonding the element 11 is the same as the material obtained by removing the woven fabric 15 from the insulating material used for the woven fabric-containing insulating layer 14, and the woven fabric 15 is made of the insulating material used for the woven fabric-containing insulating layer 14.
  • the semiconductor element 11 can be covered by utilizing the fluidity of the removed material.
  • lamination was simultaneously performed by a vacuum laminator, and the heat treatment of the curing process was performed by combining the previous woven fabric-containing insulating layer 14 and the insulating layer 13a.
  • the first via 18 and the wiring layers 16a and 16b are formed.
  • the first via 18 has an opening formed by laser, dry etching, blasting, etc., and is formed in the formation process of the wiring layer 16a and the wiring layer 16b, or the via opening is formed by electrolytic plating, electroless plating, printing.
  • the wiring layer 16a and the wiring layer 16b may be formed after being filled with a conductive material by a method or the like.
  • a conductive material such as metal is embedded in the first via 18 in advance, and after forming the insulating layer 13a and the woven fabric-containing insulating layer 14, buff polishing, dry etching, CMP, grinding, lapping Alternatively, the first via 18 may be formed by removing the conductive material to expose the conductive material.
  • FIG. 14 shows the opening of the first via 18 as a vertical wall, but a taper angle may be provided.
  • the wiring layer 16a and the second via 12 are formed so as to be connected.
  • the second via 12 has a connection portion formed therein, and in the case of the second via 12 thicker than the finished film thickness of the insulating layer 13a, buff polishing, dry etching, CMP,
  • the second via 12 is exposed before forming the wiring layer 16a by a grinding method, a lapping method or the like.
  • the opening is formed by laser, dry etching, blasting, or the like, and connected in the process of the wiring layer 16a.
  • the wiring layer 16a can be formed by a wiring technique as described in FIG. Further, the wiring layer 16a and the wiring layer 16b may be manufactured simultaneously or separately.
  • the first via 18 is formed with an opening by laser, and the inside of the opening is filled with copper plating simultaneously with the formation of the wiring layer 16a and the wiring layer 16b on both sides.
  • the second via 12 is formed with a copper post having a height of 30 ⁇ m, and the surface of the insulating layer 13a covering the second via 12 is polished by buffing to expose the connection point.
  • the wiring 16a and the wiring layer 16b were formed with a film thickness of 10 ⁇ m by using a semi-additive method using a sputtered film as a power feeding layer.
  • solder resist 21 is formed on the outermost surface.
  • the solder resist 21 is formed by opening portions that become the first electrode 19 and the second electrode 20.
  • the solder material can be used as a connection surface also on the side wall portions of the first electrode 19 and the second electrode 20, thereby improving the connection reliability. Can be increased.
  • the solder resist 21 can also be used for stress relaxation, so that further improvement in reliability can be realized.
  • the first electrode 19 and the second electrode 20 are formed by laminating a plurality of layers.
  • the wettability of solder balls formed on the surfaces of the first electrode 19 and the second electrode 20 and bonding wires In consideration of connectivity, the surfaces of the first electrode 19 and the second electrode 20 are provided with at least one metal and alloy selected from the group consisting of copper, aluminum, gold, silver, and a solder material.
  • the first electrode 19 and the second electrode 20 may be appropriately selected from structures having an effect on connection, and are not necessarily the same structure.
  • the solder resist 21 is formed of, for example, an organic material, and can be formed of, for example, the organic material exemplified as the organic material used for the insulating layers 13a and 13b of the first embodiment.
  • the organic material may be either photosensitive or non-photosensitive.
  • the opening is formed by a photolithography method or the like.
  • the opening is formed by laser, dry etching, blasting, or the like.
  • the first electrode 19 and the second electrode 20 are electrolessly plated, and the Ni layer is formed on the Cu layer so that the Au layer becomes the surface.
  • a layer and a gold layer were sequentially laminated.
  • the thickness of the Ni layer is 3 ⁇ m, and the thickness of the Au layer is 1 ⁇ m.
  • the semiconductor device according to the second embodiment can be efficiently formed.
  • the material used for the woven fabric-containing insulating layer 14 and the insulating layer 13a is the same as the material obtained by removing the woven fabric 15 from the insulating material used for the woven fabric-containing insulating layer 14, or the woven fabric-containing insulating layer 14 is laminated alone.
  • the semiconductor device according to the modification of the second embodiment can be efficiently formed.
  • the semiconductor device according to the third embodiment can be efficiently formed.
  • FIG. 14 is shown as a partial cross-sectional view of an individual piece, a process in which a plurality of semiconductor devices are manufactured at once and separated into individual pieces by dicing or cutting may be performed.

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Abstract

　半導体素子を配線基板内に内蔵した半導体装置における基板全体の剛性を確保し、薄型で且つ低反りな構造を実現した半導体装置を提供する。１以上の半導体素子１１を内蔵する内蔵層１３ａ、１４と、該内蔵層の片面又は両面に１以上の配線層１６ａ、１６ｂと絶縁層１３ｂを有する半導体装置であって、前記内蔵層が補強用繊維からなる織布１５を含み、該織布１５が該半導体素子１１を内蔵する部位に開口部を有しており、該開口部は、該補強用繊維の繊維方向が、該開口部の少なくとも一部の辺方向又は接線方向に対して、直角又は平行でない、所定の角度を有するように配置されている。（図１）

Description

半導体装置とその製造方法
［関連出願についての記載］
　本発明は、日本国特許出願：特願２００９－１８４９９７号（２００９年８月７日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、半導体装置に関し、特に配線基板の内部に半導体素子を内蔵した半導体装置に関する。
　近年、電子機器の急激な小型化、薄型化、高密度化の要求と、半導体素子の高速化、高機能化に伴う端子数増加とにより、半導体装置において、特に薄型化と高密度化が必要となってきている。特に薄型化、小型化に対しては、従来配線基板表面に実装されてきた部品を、配線基板の内部に埋設することが注目され、薄型化の検討が進められている。
　特許文献１では、エポキシ樹脂とガラス繊維とからなる下層配線基板上へ半導体素子と下層配線基板とほぼ同一組成のプリプレグを使用して半導体素子を内蔵する真空プレスを用いた基板技術が開示されている。内蔵におけるプリプレグは半導体素子に対応する部分をくり抜いた形状を用いる。
　特許文献２では、半導体チップが内蔵された配線基板であって、半導体チップが埋設される絶縁層に補強構造体が埋設されている構造が開示されている。
　特許文献３では、第一のシートに半導体素子を接着し、その上に開口部を有する第二のシート載置し、さらにその上に導電性の第三のシート載置した後、すべてのシートを一括して熱圧着する半導体素子を内蔵する基板技術が開示されている。
　特許文献４では、ガラスファイバーの束を格子状に織ったガラスクロスと、これに含浸させた合成樹脂とよりなるワークシートを用い、該ワークシートに対して、上記ガラスクロスの配置方向と交差する方向に個片化した絶縁基板の側面が位置するように側面スルーホールの貫通穴及び導体回路を形成した配線基板であり、上記ガラスクロスの配置方向と交差する方向（例えば４０～５０度）に上記貫通穴を２分するように外形切断加工を行って、個片化した基板技術が開示されている。
特開２００２－２７０７１２号公報 特開２００６－２６１２４６号公報 特開２００４－３３５６４１号公報 特開平８－１３９４２４号公報 特開平１０－５１１０５号公報 特開平９－６４４９３号公報 特開平６－３３４３３４号公報
　上記特許文献１～７の全開示内容はその引用をもって本書に繰込み記載する。
　以下の分析は、本願発明の観点からなされたものである。
　電子機器の小型化に伴い半導体装置自体の薄型化や小型化が求められている。この薄型化・小型化を実現する手段として半導体素子内蔵が検討されている。半導体素子はシリコンなどの無機材料から構成され、配線基板などに用いられる有機材料よりも小さい熱膨張係数となり、これら半導体素子を内蔵する半導体装置では反りが発生するおそれがある。さらに小型薄型とすると、配線基板部分の厚みが減少することによる剛性の低下によって、半導体素子との熱膨張率差による反りがより顕著となるばかりか、ハンドリング性が劣化することで他の部品の搭載や別基板への半導体装置の搭載が困難となる。
　また、特許文献１乃至３においては、配線基板部分の全ての絶縁層、もしくは、半導体素子が内蔵される層において半導体素子の周囲に補強材を含む材料が用いられている。これは、基板全体の剛性の確保と、半導体素子と絶縁層に用いられる材料との熱膨張係数差を低減するためである。さらに、より剛性を高めるために不織布ではなく織布が採用されており、一般的な材料としてガラスクロスを用いることが考えられている。このガラスクロスは複数のガラスファイバーが束になった縦糸と横糸により製造されているため、切断により縦糸と横糸の折り込みがなくなり、ガラスファイバーが解（ほつ）れてしまう。さらに、最近では薄型化に対応するため、ガラスファイバーの束自体が細く、且つ、ファイバーの撚りが弱く、従来材料より容易に解れやすくなっている。この解れたガラスファイバーが半導体素子に接触、もしくは、覆い被さることが発生すると、半導体素子と配線との接続部分のビア加工が場所によるばらつきが発生し困難となるばかりか、ガラスファイバーを伝う絶縁不良が発生しやすくなり、パッド間の絶縁性が確保出来なくなるおそれがある。
　半導体素子を内蔵した半導体装置では、半導体素子と補強材を可能な限り近づけることが反りを低減させるために重要なポイントとなるが、解れたガラスファイバーが存在すると半導体素子からガラスファイバーの解れ長さに対応したクリアランスを設けなければならなくなり、結果として熱膨張係数差を減少させることができず、基板の反りが大きくなってしまう。
　一方、特許文献４では、ガラスクロスの切断部分の安定化のため、クロス方向を変更させて外形切断を行う内容が開示されている。しかし、特許文献４ではガラスクロスが解れることが発生しにくい硬化後の材料を用いていることと、ガラスクロスの脱離における基板側面の凹みを問題としている。また、切断部分が半導体素子近傍に配置されることは全く示唆されていない。
　本発明はかかる問題点に鑑みてなされたものであって、半導体素子を配線基板内に内蔵した半導体装置における基板全体の剛性を確保し、薄型で且つ低反りな構造を実現した半導体装置を提供することを目的とする。
　第１の視点において、本発明に係る半導体装置は、１以上の半導体素子を内蔵する内蔵層と、該内蔵層の片面又は両面に１以上の配線層と絶縁層を有する半導体装置であって、前記内蔵層が補強用繊維からなる織布を含み、該織布が該半導体素子を内蔵する部位に開口部を有しており、該開口部は、該補強用繊維の繊維方向が、該開口部の少なくとも一部の辺方向又は接線方向に対して、直角又は平行でない、所定の角度を有するように配置されていることを特徴とする。
　開口部の最も典型的な例は、配置する半導体素子に相似の矩形であり、その辺方向とは、矩形の縦又は横方向である。開口部の形状が、複数の矩形をそれらの縦横方向が同じになるように組み合わせたものであっても、同様に辺の方向と繊維の方向とが所定の角度を有するようにすればよい。開口部が多角形の場合でも、その辺の大部分が上記の要件をみたす、即ち補強用繊維の繊維方向と所定の角度を有するようにすれば良い。また、開口部が円形又は楕円形、さらには不定形状の場合、織布の向きにかかわらず、開口端面の接線には必ず上記の要件を満たすものが存在することになる。このような場合でも、相応の効果が見込める。またこれらの形状を組み合わせたものでも良い。このような開口部は、例えば複数の半導体素子をまとめて配置する場合に用いることができる。
　第２の視点において、本発明に係る半導体装置の製造方法は、１以上の半導体素子を内蔵する半導体装置の製造方法であって、半導体素子の周囲の領域に、開口部を有する補強用織布であって、繊維方向が該開口部の少なくとも一部の辺方向又は接線方向に対して、直角又は平行でない、所定の角度を有するように配置されている補強用織布を含む内蔵層を形成する工程と、前記半導体素子と前記内蔵層を覆うように半導体装置の両側に少なくとも１以上の配線層と絶縁層を形成する工程と、を有することを特徴とする。
　第３の視点において、本発明に係る半導体装置の製造方法は、１以上の半導体素子を内蔵する半導体装置の製造方法であって、支持体上に少なくとも１以上の配線層と絶縁層を形成する工程と、該絶縁層上に半導体素子を設置する工程と、該半導体素子の周囲の領域に、開口部を有する補強用織布であって、繊維方向が該開口部の少なくとも一部の辺方向又は接線方向に対して、直角又は平行でない、所定の角度を有するように配置されている補強用織布を含む内蔵層を形成する工程と、該半導体素子と該内蔵層を覆うように少なくとも１以上の配線層と絶縁層をさらに形成する工程と、該支持体を除去する工程と、を有することを特徴とする。
　本発明によれば、半導体素子が搭載される部分の開口部の少なくとも一部の辺方向（開口部が円形、楕円形又は不定形の場合は接線方向）に対して織布の繊維方向が異なる（直角又は平行でない、ある角度を有する）ことで、織布の切断時に発生する繊維の解れを効果的に防止出来るとともに、半導体素子に織布をより近づけることができ、少ない半導体装置の反りを実現することができる。
　また、半導体素子と第１配線との接続にハンダ材料や樹脂成分を含めない、つまり、めっき法による接続とすることで接続部の信頼性を高めることができ、高信頼性を実現出来る。さらに、内蔵層ビアを介することで両面の電極が有効に活用でき、他の電子部品や本発明の半導体装置を接続することで更なる高機能化が容易に実現出来る。
　また、本発明の製造方法によれば、支持体を用いることで効率よく本発明構造を実現することができるばかりか、より薄型への対応が容易となる。
本発明の第１実施形態に係る半導体装置を示す部分断面図である。 本発明の第１実施形態に係る半導体装置の内蔵層に用いる織布の開口部の構造例を示す平面図である。 本発明の第１実施形態の変形例に係る半導体装置を示す部分断面図である。 本発明の第２実施形態に係る半導体装置を示す部分断面図である。 本発明の第２実施形態の変形例に係る半導体装置を示す部分断面図である。 本発明の第３実施形態に係る半導体装置を示す部分断面図である。 本発明の第４実施形態に係る半導体装置を示す部分断面図である。 本発明の第５実施形態に係る半導体装置を示す部分断面図である。 本発明の第１実施形態に係る半導体装置の製造方法を示す部分断面図である。 本発明の第１実施形態に係る半導体装置の製造方法を示す部分断面図である。 本発明の第１実施形態の第１変形例に係る半導体装置の製造方法を示す部分断面図である。 本発明の第１実施形態の第２変形例に係る半導体装置の製造方法を示す部分断面図である。 本発明の第１実施形態の第２変形例に係る半導体装置の製造方法を示す部分断面図である。 本発明の第２実施形態に係る半導体装置の製造方法を示す部分断面図である。 従来構造の織布開口部の構造例である。
　第１の視点において、前記開口部の少なくとも一辺（開口部が矩形又は多角形の場合）において、前記補強用繊維の一方向の隣接する２つの露出する繊維束の間隔内に、略直交している他の方向の繊維束の露出する数が５以下であることが好ましい。
　また、前記開口部の少なくとも一辺（開口部が矩形又は多角形の場合）において、該開口部端面と前記補強用繊維とがなす角度が、１８から７２度であることが好ましい。
　また、前記開口部は矩形状であることが好ましく、また辺の方向が同一である矩形を複数組み合わせた形状、又は多角形であってもよい。さらに円形又は楕円形であってもよいし、これらを組み合わせたものでも良い。
　また、前記補強用繊維がガラスクロスであることが好ましい。
　また、前記内蔵層の両側に形成される前記配線層をつなぐ第１ビアが、該内蔵層を貫通することが好ましい。
　また、前記内蔵層の両面に形成される前記配線層のいずれか１が、前記半導体素子と該半導体素子上に配設された第２ビアを介して電気的に接続されていることが好ましい。
　また、前記内蔵層の両面に設けられる前記絶縁層の少なくとも１つの該絶縁層に補強用繊維を有していることが好ましい。
　また、前記絶縁層が有する前記補強用繊維が織布又はガラスクロスであることが好ましい。
　また、前記絶縁層と前記内蔵層のそれぞれが有する前記補強用繊維の方向が、互いに異なっていることが好ましい。
　また、前記第１ビアの直径が前記第２ビアの直径より大きいことが好ましい。
　また、表面に電子部品がさらに搭載されていることが好ましい。
　また、上記記載の半導体装置を複数、積層して構成することができる。
　第２の視点において、本発明に係る半導体装置の製造方法は、前記支持体を除去する工程の後に、少なくとも１以上の配線層と絶縁層を形成する工程を有することが好ましい。
　また、前記半導体素子の周囲の領域に補強用織布を含む内蔵層を形成する工程において、前記内蔵層に第１ビアを形成することが好ましい。
　また、前記半導体素子と前記内蔵層を覆うように少なくとも１以上の配線層と絶縁層をさらに形成する工程において、前記内蔵層を貫通するように第１ビアを形成することが好ましい。
　また、前記半導体素子と前記内蔵層を覆うように少なくとも１以上の配線層と絶縁層をさらに形成する工程において、該配線層と前記半導体素子とを接続する第２ビアを形成する工程を含むことが好ましい。
　また、他の電子部品を搭載する工程をさらに含むことができる。
　さらに、前記記載の半導体装置を複数、積層する工程を含むことができる。
　以下、本発明の実施形態について添付の図面を参照してさらに具体的に説明する。まず、本発明の第１の実施形態について説明する。図１は本発明の第１実施形態に係る半導体装置１０ａの部分断面図である。図２は、本発明に係る、補強繊維２７の繊維方向と半導体素子１１の内蔵のための開口部２８との関係を示す平面図である。図１では、４層の配線として記載しているが、これに限定されることなく２層、３層でも良く、４層以上の配線を持つ構造としても構わない。
　図１に示すように、本第１実施形態に係る半導体装置１０ａにおいては、半導体素子１１、絶縁層１３ａ、補強材の織布１５を含んだ織布含有絶縁層１４からなる内蔵層が設けられ、この内蔵層の両面にビア１７と内蔵層の第１ビア１８により電気的に接続される配線層１６ａ、１６ｂと、これら配線層１６ａ、１６ｂの層間に用いられる絶縁層１３ｂ、さらには第１電極１９と第２電極２０が両面に設けた配線構造部分を有し、半導体素子１１の回路面には第２ビア１２が設けられ配線層１６ａと接続した構造となる。また、半導体装置１０ａの両面にソルダーレジスト２１が設けられている。織布含有絶縁層１４には、半導体素子１１を内蔵配置するために、織布１５も含めて開口部が設けられている。
　図１では半導体素子１１を一つ内蔵した例を示しているが、これに限定されることなく複数の半導体素子や他の電子部品が内蔵層に内蔵されていても構わず、内蔵層を複数作製することで半導体素子や他の電子部品の内蔵が異なる内蔵層に存在する構成としても良い。さらに、４層の配線として示しているが、これに限らず、それ以上の配線の層数を構成しても構わない。
　図１に戻り、半導体素子１１は、第２ビア１２を介して配線層１６ａに接続されている。第２ビア１２にはハンダ材料や樹脂成分、つまり、ペースト材料や異方性導電材料による接続は実施されておらず、安定して剛性のある接続部分が設けられる。具体的には、蒸着法、スパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、無電解めっき法、電解めっき法などで設けられる。製造方法の例としては、蒸着法、スパッタ法、ＣＶＤ法、ＡＬＤ法、無電解めっき法などで給電層を設けた後に電解めっき法や無電解めっき法により所望の膜厚とすることである。ただし、ナノ粒子によるペースト材料において、樹脂成分が無くなる場合や、温度をかけて焼結体に近づける際に樹脂成分が昇華する材料であれば使用可能である。
　第２ビア１２は、ビア１７や第１ビア１８よりも小さな径にて構成されることが好ましい。これは、第２ビア１２においては半導体素子１１の接続ピン数が多くなった場合に対応できることと、ビア１７や第１ビア１８においては配線層１６ａ、１６ｂからの電力供給を安定化させるために必要であるからである。
　また、半導体素子１１は、絶縁層１３ａ、織布含有絶縁層１４に埋設される構造となる。安定した埋設を実現するために、半導体素子１１を、半導体素子１１の下部の絶縁層１３ａ上に接着させて埋設を実施することが好ましい。さらに、半導体素子１１は、半導体装置１０ａの薄型化のために薄く仕上がっていることが望ましい。具体的には、３００μｍ以下の厚み、好ましくは１５０μｍ以下の厚み、より好ましくは１００μｍ以下の厚みである。
　また、図１では半導体素子１１と絶縁層１３ａが直接触れている状態を示しているが、必要に応じて接着を実施しても構わない。半導体素子１１の接着では、半導体素子１１の下部の絶縁層１３ａを硬化させる前などで所望の接着機能が存在していれば、そのまま接着を実施すれば良く、特にない場合や不安定である場合は、液状やシート状の接着剤を用いても良い。接着剤は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂などで形成されている。本実施形態では、絶縁層１３ａにエポキシ系樹脂を選択し、本樹脂に接着性能が付与されていないため、５０μｍ厚とした半導体素子１１とはエポキシ系接着剤を用いて設置した。
　絶縁層１３ａ、１３ｂは、例えば有機材料で形成されており、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（Ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）及び／又はポリノルボルネン樹脂等で形成されている。特に、ポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。
　有機材料は、感光性、非感光性のいずれを用いても構わない。感光性の有機材料を用いた場合、フォトリソグラフィー法などによりビア１７や第１ビア１８に用いられるビア開口部を形成する。非感光性や感光性でパターン解像度が低い有機材料を用いた場合、ビア開口部はレーザ、ドライエッチング法、ブラストなどにより形成される。絶縁層１３ａ、１３ｂに有機材料を用いることで、半導体装置に別部品の搭載や別基板への接続の際に第１電極１９や第２電極２０から半導体装置にかかる応力を、緩和することができる。
　また、半導体素子１１と有機材料との実行上の熱膨張係数差を低減させ、半導体装置全体の反りを低減するために、絶縁層１３ａに補強材を含有する材料を用いても構わない。ただし、絶縁層１３ａに補強材を用いる場合は、形成できる第２ビア１２のビア径が大きくなるため、内蔵する半導体素子１１の端子数や端子ピッチに見合う材料を含めて、補強材の有無を選択する。
　また、絶縁層１３ａと絶縁層１３ｂに用いられる有機材料は、異なる材料を用いても良く、同じ材料を用いても構わない。異なる材料を用いる場合は、材料特性を組み合わせて低反りな構造を実現しやすくなるメリットがある。また、同じ材料を用いる場合は、有機材料間の接着性を安定とすることができ、絶縁信頼性を向上出来るとともに、材料の入手コスト低減を図ることが可能となる。本実施形態では、絶縁層１３ａ、１３ｂともにエポキシ系樹脂を選択した。
　織布含有絶縁層１４は、例えば上述の絶縁層１３ａ、１３ｂに用いる有機材料として例示した有機材料で形成することができる。また、補強材として織布１５を含んでいる。織布１５は織布含有絶縁層１４に用いられる有機材料と半導体素子１１との熱膨張係数差を小さくすることに加え、薄型でも剛性を確保することができる。織布１５の材料としては、例えば、ガラス繊維、有機材料繊維が用いられる。有機材料繊維は、例えばポリイミド、ポリアミド、ＰＢＯ（Ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、液晶ポリマー、フッ素系樹脂などが剛性や薄型の面で適しており、コスト面や熱膨張係数の観点よりガラス繊維がより好適である。
　織布含有絶縁層１４は、織布１５を含む材料となるため、ビア開口部はレーザ、ドライエッチング法、ブラストなどにより形成される。図２（ａ）、（ｂ）は、織布１５を含む材料に対して開口部２８を形成する、本発明に係る開口部の構造例を示している。なお、図１５に従来構造による開口部の構造例を示す。なお、図中のＸ、Ｙは縦糸、横糸（順不同）の方向を示している。開口部２８の形成方法としては、プレス型抜き、レーザ加工、ブラストなどによって行われる。
　従来は、図１５に示すとおり、材料の縦横に沿う方向に織布の繊維２７ａ（縦糸・横糸）が配される用に材料が作製されるため、開口部２８も繊維方向に沿って形成される。しかしながら、加工において縦糸・横糸で拘束されていた繊維が端部切断により解放されることにより、図１５に示した繊維２７ｂの様に開口部２８内側に解れて突出してしまう。特に、織布１５として一般的に用いられるガラスクロスでは、複数のガラスファイバー（ガラス繊維）が束になった縦糸と横糸により製造されているため、切断により縦糸と横糸の折り込みがなくなり、ガラスファイバーが解れてしまう。また、最近では薄型化に対応するため、ガラスファイバーの束自体が細く、且つ、ファイバーの撚りが弱く、従来材料より容易に解れやすくなっている。
　さらに、織布含有絶縁層１４への加工において、材料としての有機材料が硬化反応が進んでいない未硬化状態の場合は、有機材料によるガラスファイバーへの拘束力が弱く、よりいっそう解れやすい状態となり、安定した開口部２８の加工が実現出来ない。この解れたガラスファイバーが半導体素子１１に接触、もしくは、覆い被さることが発生すると、半導体素子１１と配線層１６ａとの接続部分の第２ビア１２の加工が場所によるばらつきが発生し困難となるばかりか、ガラスファイバーを伝うマイグレーションにより絶縁不良が発生しやすくなり、パッド間の絶縁性が確保出来なくなる。
　また、ガラスファイバーが半導体素子１１の上部に重なるように配された状態では、絶縁層１３ａ、１３ｂを形成する工程において、特にプレス装置やラミネート装置による成膜を選択した場合、半導体素子１１にガラスファイバーが触れている部分に加圧加工時に力が集中してしまい、半導体素子１１の破損につながってしまう。さらに、半導体素子１１を内蔵した半導体装置では、半導体素子１１と補強材である織布１５を可能な限り近づけることが反りを低減させるために重要なポイントとなる。しかし、解れたガラスファイバーを避けるように開口部２８を設けると、半導体素子１１の端部までの距離がガラスファイバーの解れ長さに対応したクリアランスを設けなければならなくなり、結果として熱膨張係数差を減少させることができず、基板の反りが大きくなってしまう。
　このガラスクロス繊維の解れを改善するため、本発明においては図２（ａ）や図２（ｂ）に示すように、繊維方向に対して開口部２８の端面方向が所定内の角度を有するように開口する。特に開口部２８を、端面に露出する織布１５の、ある方向の繊維束（例えば縦糸）間の距離に、略直交している他の方向の繊維束（例えば横糸）の露出する数が５以下となるように配置することが望ましい。詳細に説明すると以下のようになる。ガラスクロスは、細いガラスファイバー（ガラス繊維）が多数束ねられて縦糸と横糸を構成し、この縦糸と横糸が概ね直交して（又は直角からある角度をもって）製織され、織布となっている。ここで、例えば横糸と開口部のなす角度が、縦糸と開口部のなす角度より小さい場合を想定すると、開口端面において、横糸（の繊維束）の切断面が露出してから隣の横糸（の繊維束）が露出するまでの間に、縦糸（の繊維束）は最大でも５束しか露出しないようにするということである。縦糸と横糸の関係が逆の場合は、それぞれ読み替えるものとする。
　つまり、５より多くの繊維束が露出する状態では、図１５に示す従来と同様な繊維の解れが大きくなり半導体素子１１と開口部２８端部の距離を大きく確保することが必要となる。逆に、５以下の繊維の束とすることで、織布１５の縦糸と横糸の折り込み強度が十分に維持されるため、解れる繊維が非常に少なくなり、半導体素子１１と開口部２８端部の距離を１００μｍ未満とすることが可能となる。
　また、織布１５の繊維２７ａと開口部２８の端部とがなす角度としては、１８度から７２度であることが好ましく、より好ましくは３０度から６０度、さらにより好ましくは４０度から５０度である。１８度より少ない角度、もしくは７２度より高い角度になると、さきに記載した繊維束の露出が５より多くなると共に、解れて突出する繊維２７ｂの繊維長さが大きくなり、半導体素子１１への接触や被覆の危険性が高まってしまう。
　なお、織布含有絶縁層１４と絶縁層１３ａ、１３ｂに用いられる有機材料は、異なる材料を用いても良く、同じ材料を用いても構わない。異なる材料を用いる場合は、材料特性を組み合わせて低反りな構造を実現しやすくなるメリットがある。また、同じ材料を用いる場合は、有機材料間の接着性を安定とすることができ、絶縁信頼性を向上出来るとともに、材料の入手コスト低減を図ることが可能となる。本実施形態では、ガラスクロス（１０２７規格）を含むエポキシ系樹脂を織布含有絶縁層１４として用い、開口部２８は図２（ａ）の状態を選択し、ガラスクロスの繊維２７ａと開口部２８の角度としては略４５度を選択した。
　配線層１６ａ、１６ｂは、例えば銅により構成されており、その厚さは例えば１０μｍである。配線層１６ａ、１６ｂは、例えばサブトラクティブ法、セミアディティブ法、フルアディティブ法等の配線形成法により形成する。サブトラクティブ法は、例えば特許文献５（特開平１０－５１１０５号公報）に開示されているように、基板又は樹脂上に設けられた銅箔を所望のパターンで形成したレジストをエッチングマスクとし、エッチングを行った後にレジストを除去して所望の配線パターンを得る方法である。
　セミアディティブ法は、例えば特許文献６（特開平９－６４４９３号公報）に開示されているように、無電解めっき、スパッタ法、ＣＶＤ法等で給電層を形成した後、所望のパターンに開講されたレジストを形成し、レジスト開口部内に電解めっきを析出させ、レジストを除去後に給電層をエッチングして所望の配線パターンを得る方法である。
　フルアディティブ法は、例えば特許文献７（特開平６－３３４３３４号公報）に開示されているように、基板又は樹脂の表面に無電解めっき触媒を吸着させた後にレジストでパターンを形成し、このレジストを絶縁層として残したまま触媒を活性化して無電解めっき法により絶縁層の開口部に金属を析出させることで所望の配線パターンを得る方法である。
　また、配線層１６ａ、配線層１６ｂ、第１電極１９、第２電極２０は、絶縁層１３ａ、１３ｂや織布含有絶縁層１４に対して密着層を有しても構わない。密着層は、絶縁層１３ａ、１３ｂや織布含有絶縁層１４の材料に対して密着力を有する材料、例としてチタン、タングステン、ニッケル、タンタル、バナジウム、クロム、モリブデン、銅、アルミニウムやこれらの合金等でも良く、中でもチタン、タングステン、タンタル、クロム、モリブデンやこれらの合金が好適であり、さらにはチタン、タングステンやこれらの合金が最も好適である。
　さらに、絶縁層１３ａ、１３ｂや織布含有絶縁層１４の表面が細かな凹凸を有する粗化面であっても良く、この場合は、銅やアルミニウムでも良好な密着力が得られやすくなる。さらに、より密着力を高める手段として、スパッタ法にて形成されることが好適である。
　配線層１６ａ、１６ｂの厚さは、例えば３乃至２５μｍであり、中でも５乃至２０μｍが適している。厚さが３μｍ未満の場合、配線抵抗が高くなり半導体装置の電源回路における電気特性が悪化してしまうという欠点がある。厚さが２５μｍを超える配線層は、配線層を覆う絶縁層の表面に配線層の凹凸を反映した大きなうねりを発生させ積層数に制限が発生すること、半導体装置１０ａ自体の厚みが増加し半導体装置全体の反りが大きくなること、プロセス上の制約から形成することが困難であるという欠点がある。
　複数の配線層１６ａの間、及び又は、第１電極１９との接続には、ビア１７を介する。また、複数の配線層１６ｂの間、及び又は、第２電極２０との接続も同様にビア１７を介する。さらに、配線層１６ａと配線層１６ｂ間は、第１ビア１８により接続される。ビア１７と第１ビア１８は、先に記載した通りビア開口部を設けた後、配線形成と同時に形成しても良く、ビア開口部を電解めっき法、無電解めっき法、印刷法等により導電材料で埋めてから配線形成しても良い。さらに、ビア１７と第１ビア１８なる部分に金属ポストを形成しておき、絶縁層１３ｂや絶縁層１３ａ及び絶縁層１４を形成した後に研磨により金属ポストを露出させてビア１７と第１ビア１８としても構わない。
　また、配線層１６ａ、１６ｂの配線は、例えば銅、アルミニウム、ニッケル、金及び銀からなる群から選択された少なくとも一種の金属から構成される。特に、電気抵抗値及びコストの観点から銅が好適である。また、ニッケルは、絶縁材料等の他の材料との界面反応を防止でき、磁性体としての特性を活用したインダクタ又は抵抗配線として使用できる。
　また、図１で示した構造では、絶縁層１３ａと織布含有絶縁層１４からなる内蔵層に対して、配線層１６ａは上部に設置され配線層１６ｂは、絶縁層１３ａに埋設される例を示している。これは、半導体素子１１が第２ビア１２で接続された配線層１６ａが設けられる内蔵層の面よりも、埋設させる様に配線層１６ｂを設けない状態では内蔵層の配線層１６ｂが設けられる面側の絶縁層１３ａの体積占有量が多くなるため、収縮量が大きくなり、反りが発生してしまうことを効果的に防止することを目的としている。つまり、配線層１６ｂを絶縁層１３ａに埋設させることで絶縁層１３ａの体積占有量を少なくし、収縮量を低減させることで、配線２層の状態で反りをより精度良く制御することが実現することが可能となる。ただし、絶縁層１３ａに用いる材料の収縮量が少ない場合は、必ずしも配線層１６ｂを埋設させる必要はない。
　また、第１電極１９や第２電極２０は、図１に示した構造としても良く、ソルダーレジスト２１の開口が第１電極１９や第２電極２０電極より大きくなる逃げと呼ばれる構造としても良く、さらには、ソルダーレジスト上に電極を改めて作製する構造としても良い。図１に示す構造では、ハンダ材料を用いて接続する場合に、第１電極１９や第２電極２０のみにハンダが供給される様にソルダーレジスト２１にて開口を制限している。このソルダーレジスト２１による制限により、ハンダの流れ量が制限されるため、半導体装置を実装基板や別部品と接続する際の取り付け高さを安定化させることが実現出来る。
　また、ソルダーレジスト２１の開口を第１電極１９や第２電極２０より大きくした場合は、第１電極１９や第２電極２０の側壁部分にもハンダ材料が接続面とすることができ、接続信頼性を高めることができる。また、改めて電極を設ける構造では、ソルダーレジスト２１が応力緩和に用いることができるため、更なる信頼性の向上が実現出来る。第１電極１９や第２電極２０は、例えば複数の層が積層されたものであり、例えば、第１電極１９や第２電極２０の表面に形成されるハンダボールの濡れ性やボンディングワイヤーとの接続性を考慮して、第１電極１９や第２電極２０の表面は、銅、アルミニウム、金、銀及びハンダ材料からなる群から選択された少なくとも一種の金属及び合金が設けられる。
　第１電極１９や第２電極２０は、例えば銅層上にニッケル層と金層が順に積層され、金層が表面としたものであり、ニッケル層の厚さは３μｍ、金層の厚さは１μｍである。第１電極１９や第２電極２０は、接続に対して効果のある構造を適宜選択すれば良く、必ずしも同じ構造とする必要はない。また、第１電極１９や第２電極２０は、両面の外部端子を有効活用するために、外部端子数や配置が異なっていても良い。これにより、外形サイズの異なる電子部品や半導体装置を搭載する場合や、実装基板と他の半導体装置などに挟まれた構造となる場合において、接続自由度を高めることができ、安定した接続信頼性を確保することができる。
　ソルダーレジスト２１は、例えば先に絶縁層１３ａ、１３ｂに用いる有機材料として例示した有機材料で形成することができる。有機材料は、感光性、非感光性のいずれを用いても構わない。感光性の有機材料を用いた場合、フォトリソグラフィー法などにより開口部を形成する。非感光性や感光性でパターン解像度が低い有機材料を用いた場合、開口部はレーザ、ドライエッチング法、ブラストなどにより形成される。
　次に、上述の如く構成された第１実施形態に係る半導体装置の特徴について説明する。半導体素子１１を埋設する織布含有絶縁層１４において、半導体素子１１を設置する開口部２８の端部と織布１５の繊維２７ａとがなす角度が１８度から７２度となる構造とすることで、開口部２８内に解れた繊維が長く発生することがなくなり、半導体素子１１との間隙を小さくでき、絶縁層１３ａ、１３ｂと半導体素子１１との熱膨張差を少なくできるとともに、基板剛性を高くすることが実現出来る。また、半導体素子と第１配線との接続にハンダ材料や樹脂成分を含めない、つまり、めっき法による接続とすることで接続部の信頼性を高めることができ、高信頼性を実現出来る。さらに、内蔵層ビアを介することで両面の電極が有効に活用することができる。
　従って、薄型で反り量が少なく、高密度で接続信頼性の高い半導体装置を提供することが可能となる。
　次に、本発明の第１の実施形態の変形例について説明する。図３は本第１実施形態の変形例に係る半導体装置１０ｂを示す部分断面図である。第１実施形態に係る半導体装置１０ａとは、半導体素子１１の内蔵層が織布含有絶縁層１４と配線層１６ｂを覆う絶縁層１３ａのみになる点が異なっている。以下に、第１実施形態に係る半導体装置と異なる部分について説明を行う。特に記載のない部分については、第１実施形態に係る半導体装置と同じである。また、図３の第１電極１９や第２電極２０は、図１と同じ構造としたが、段落００６８～００７０の記載と同様な構造としても良い。また、図３では、４層の配線として記載しているが、これに限定されることなく２層、３層でも良く、４層以上の配線を持つ構造としても構わない。
　上述のように、本発明の第１の実施形態の変形例では、半導体素子１１は織布含有絶縁層１４と配線層１６ｂを覆う絶縁層１３ａにより取り囲まれている。そして、織布１５にのみ、半導体素子１１を配置する位置に開口部２８を設けている。このように、織布含有絶縁層１４には必ずしも半導体素子に対応する開口部を設ける必要はなく、織布１５のみに開口部２８を設けるのみでもよい。
　図３の構造は、半導体素子１１を内蔵する際の材料構成が単純化でき、低コスト化や歩留まり向上に寄与出来る。また、第１実施形態に係る半導体装置に比べ、織布含有絶縁層１４の厚みを増やすことが可能となるため、より厚くて剛性の高い織布を採用することができ、より高い剛性と低反りを実現することができる。さらに、第１実施形態においては半導体素子１１の上面にある絶縁層１３ａに補強材（例えば織布等）を含む場合があるのに対し、第１の実施形態の変形例においては半導体素子１１の上面に織布１５を配することがないため、半導体素子１１との接続部である第２ビア１２のビア径を小さくすることが可能である。
　次に、上述の如く構成された第１実施形態の変形例に係る半導体装置の特徴について説明する。第１実施形態に係る半導体装置の効果に加えて、より高い剛性と低コストな半導体装置を実現することができる。また、半導体装置として第１実施形態に係る半導体装置より第１ビア１８のアスペクト比から小径化や狭ピッチ化に対応した高密度化を実現することができる。
　次に、本発明の第２の実施形態について説明する。図４は本第２実施形態に係る半導体装置１０ｃを示す部分断面図である。第１実施形態に係る半導体装置１０ａとは、半導体素子１１近傍の配線層１６ｂが、絶縁層１３ａに埋設されていない点が異なっている。以下に、第１実施形態に係る半導体装置と異なる部分について説明を行う。特に記載のない部分については、第１実施形態に係る半導体装置と同じである。また、図４の第１電極１９や第２電極２０は、図１と同じ構造としたが、段落００６８～００７０の記載と同様な構造としても良い。図４では、４層の配線として記載しているが、これに限定されることなく２層、３層でも良く、４層以上の配線を持つ構造としても構わない。
　配線層１６ｂを絶縁層１３ａに埋設しないことにより、半導体素子１１の両面に設けられる絶縁層１３ａの厚みを均一に制御することが可能となり、半導体素子１１に係る応力の不均一性を回避することができる。この応力の回避により、半導体素子１１の応力により変化する素子特性を適切に見積もることが可能となり、結果として半導体装置の特性安定化を実現することができる。さらに、絶縁層１３ｂに配線層１６ｂを埋設する構造では、絶縁層１３ｂに絶縁層１３ａ材料特性の異なる材料を用いる場合において、両面にかかる収縮による変位がほぼ同じに制御することが可能となり、低反りを実現することができる。
　次に、上述の如く構成された第２実施形態に係る半導体装置の特徴について説明する。第１実施形態に係る半導体装置に係る半導体装置の配線層１６ｂが絶縁層１３ａに埋設される反り制御の効果を除いた残りの効果に加えて、半導体素子１１の応力による特性ばらつきを低減し、且つ、より反り制御能力を高めた半導体装置を実現することができる。
　次に、本発明の第２の実施形態の変形例について説明する。図５は本第２実施形態の変形例に係る半導体装置１０ｄを示す部分断面図である。第１実施形態に係る半導体装置とは、半導体素子１１近傍の配線層１６ｂが、絶縁層１３ａに埋設されていない点が、第２実施形態に係る半導体装置とは、半導体素子１１の内蔵層が織布含有絶縁層１４のみになっている点が異なっている。以下に、第１実施形態、第２実施形態に係る半導体装置と異なる部分について説明を行う。特に記載のない部分については、第１実施形態、第２実施形態に係る半導体装置の記載と同様な構造としてもよい。図５では、４層の配線として記載しているが、これに限定されることなく２層、３層でも良く、４層以上の配線を持つ構造としても構わない。
　図５の構造は、半導体素子１１を内蔵する際の材料構成が単純化でき、低コスト化や歩留まり向上に寄与出来る。さらに、第２実施形態に係る半導体装置に比べ、織布含有絶縁層１４の厚みを増やすことが可能となるため、より厚くて剛性の高い織布を採用することができ、より高い剛性と低反りを実現することができる。さらにまた、半導体素子１１の上面に織布１５を配することがないため、半導体素子１１との接続部である第２ビア１２のビア径を小さくすることが可能である。さらにまた、絶縁層１３ｂに配線層１６ｂを埋設する構造では、絶縁層１３ｂに絶縁層１３ａと材料特性の異なる材料を用いる場合において、両面にかかる収縮による変位がほぼ同じに制御することが可能となり、低反りを実現することができる。
　次に、上述の如く構成された第２実施形態の変形例に係る半導体装置の特徴について説明する。第２実施形態に係る半導体装置の効果に加えて、より高い剛性と低コストな半導体装置を実現することができる。また、半導体装置として第１実施形態に係る半導体装置より第１ビア１８のアスペクト比から小径化や狭ピッチ化に対応した高密度化を実現することができる。
　次に、本発明の第３の実施形態について説明する。図６は本第３実施形態に係る半導体装置１０ｅを示す部分断面図である。第１実施形態、第１実施形態の変形例、第２実施形態、および第２実施形態の変形例に係る半導体装置とは、半導体装置の絶縁層１３ｂに織布２２を有している点が異なっている。また、図６は、第１実施形態の構造を用いているが、第１実施形態の変形例、第２実施形態、および第２実施形態の変形例の構造を用いても構わない。以下に、第１実施形態、第１実施形態の変形例、第２実施形態、及び第２実施形態の変形例に係る半導体装置と異なる部分について説明を行う。特に記載のない部分については、第１実施形態、第１実施形態の変形例、第２実施形態、及び第２実施形態の変形例に係る半導体装置と同様な構造としてもよい。図６では、４層の配線として記載しているが、これに限定されることなく２層、３層でも良く、４層以上の配線を持つ構造としても構わない。
　絶縁層１３ｂに織布２２を含む材料を用いることで、半導体装置全体としての剛性がさらに向上されるとともに、織布２２を含む絶縁層１３ｂにより外部応力を面として支えるだけでなく、衝撃から半導体装置１０ｅを保護することができる。剛性を確保することにより、ハンドリング性や生産性を向上させることができる。
　図６では４層の構造例を記載しているため、絶縁層１３ｂが両側に１層ずつしか存在していない例を示している。絶縁層１３ｂが片側もしくは両側に複数層存在する場合、少なくとも最外層の絶縁層１３ｂに織布２２が含まれていることが半導体装置１０ｅの剛性向上に対して望ましい。また、全ての絶縁層１３ｂに織布２２が含まれていても構わない。
　絶縁層１３ｂは、例えば第１実施形態の絶縁層１３ａ、１３ｂに用いる有機材料として例示した有機材料で形成することができる。また、補強材として織布２２を含んでいる。織布２２は少なくとも最外層の絶縁層１３ｂに用いられ、薄型でも剛性を確保することができる。さらに、全体剛性を高めることから半導体素子１１近傍に発生する反りを低減するとともに、半導体装置全体の反りも小さくできる。織布２２の材料としては、例えば、ガラス繊維、有機材料繊維が用いられる。有機材料繊維は、例えばポリイミド、ポリアミド、ＰＢＯ（Ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、液晶ポリマー、フッ素系樹脂などが剛性や薄型の面で適しており、コスト面や熱膨張係数の観点よりガラス繊維がより好適である。絶縁層１３ｂが織布２２を含む材料とする場合、ビア開口部はレーザ、ドライエッチング法、ブラストなどにより形成される。
　次に、上述の如く構成された第３実施形態に係る半導体装置の特徴について説明する。第１実施形態、第１実施形態の変形例、第２実施形態、および第２実施形態の変形例に係る半導体装置の効果に加え、全体剛性を高めることができるため、より低反り且つ衝撃に対する信頼性を向上することができる。また、ハンドリング性や生産性も向上するため、プロセスコストを低く抑えることが可能となる。
　次に、本発明の第４の実施形態について説明する。図７は本第４実施形態に係る半導体装置１０ｆを示す部分断面図である。第１実施形態に係る半導体装置１０ａとは、半導体装置１０ａに電子部品が搭載されている点が異なっている。以下に、第１実施形態に係る半導体装置と異なる部分について説明を行う。特に記載のない部分については、第１実施形態に係る半導体と同じである。また、図７の第１電極１９や第２電極２０は、図１と同じ構造としたが、段落００６８～００７０の記載と同様な構造としても良い。
　さらに、半導体装置として第１実施形態に係る半導体装置１０ａを例として用いているが、第１実施形態の変形例に係る半導体装置１０ｂ、第２実施形態に係る半導体装置１０ｃ、第２実施形態の変形例に係る半導体装置１０ｄ、及び第３実施形態に係る半導体装置１０ｅを用いても構わなく、それぞれの配線層数や絶縁層の組み合わせもそれぞれの実施形態に記載された内容対応する構造を用いても良い。
　電子部品２３は、ハンダ材料、導電性ペースト、異方性導電材料、ワイヤボンディング、リボンボンディング、テープボンディングなどの接続部２４にて第１電極１９に接続されている。図７では、第１電極１９に接続した例を図示したが、接続部が第２電極２０であっても構わなく、両方に接続されていても構わない。電子部品２３は、コンデンサや抵抗、インダクタ、半導体素子、ＭＥＭＳ、光学部品、センサなどである。
　次に、上述の如く構成された第４実施形態に係る半導体装置の特徴について説明する。第１実施形態、第１実施形態の変形例、第２実施形態、第２実施形態の変形例、及び第３実施形態に係る半導体装置の効果に加えて、機能拡張やより安定動作となる半導体装置を実現することができる。
　次に、本発明の第５の実施形態について説明する。図８は本第５実施形態に係る半導体装置１０ｇを示す部分断面図である。第１実施形態に係る半導体装置１０ａとは、複数の半導体装置１０ａを積層し、接続させた点が異なっている。以下に、第１実施形態に係る半導体装置と異なる部分について説明を行う。特に記載のない部分については、第１実施形態に係る半導体と同じである。また、図８の第１電極１９や第２電極２０は、図１と同じ構造としたが、段落００６８～００７０の記載と同様な構造としても良い。さらに、半導体装置として第１実施形態に係る半導体装置１０ａを例として記載しているが、第１実施形態の変形例に係る半導体装置１０ｂ、第２実施形態に係る半導体装置１０ｃ、第２実施形態の変形例に係る半導体装置１０ｄ、及び第３実施形態に係る半導体装置１０ｅを用いても構わなく、それぞれの配線層数や絶縁層の組み合わせもそれぞれの実施形態に記載された内容対応する構造を用いても良い。
　さらに、図８では二つの半導体装置の積層の例を示しているが、これに限定されることはなく所望の個数分積層しても構わなく、半導体装置として第１実施形態から第３実施形態に係る半導体装置１０ａから１０ｅを組み合わせて積層しても良い。
　図８では、二つの半導体装置１０ａを対向する第１電極１９と第２電極２０間に接続部２５を形成して積層している。接続部２５は、ハンダ材料、導電性ペースト、異方性導電材料、スタッドバンプ、インジウムなどを用いて接続されている。また、接続される電極は、第１電極１９と第２電極２０に限定されることはなく、必要に応じて第１電極１９と第１電極１９や第２電極２０と第２電極２０での接続を使い分けて構わない。さらに、第４実施形態に係る半導体装置の様に、電子部品２３を接続しても構わない。
　次に、上述の如く構成された第５実施形態に係る半導体装置の特徴について説明する。第１実施形態、第１実施形態の変形例、第２実施形態、第２実施形態の変形例、第３実施形態、及び第４実施形態に係る半導体装置の効果に加えて、より設計自由度を高めた形で機能拡張やより安定動作となる半導体装置を実現することができる。
　なお、前述の各実施形態において、半導体素子１１、配線層１６ａ、配線層１６ｂ、第１電極１９、第２電極２０で構成される積層回路の所望の位置に、回路のノイズフィルターやデカップリングの役割を果たすコンデンサが設けられていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１－ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１－ｘＯ３）又はＰＬＺＴ（Ｐｂ１－ｙＬａｙＺｒｘＴｉ１－ｘＯ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。
　更に、絶縁層１３ａ、絶縁層１３ｂ、織布含有絶縁層１４の一層もしくは複数層において、誘電率が９以上となる材料により構成され、その上下の配線層の所望の位置に対向電極を形成することで回路のノイズフィルターやデカップリングの役割を果たすコンデンサを設けても良い。コンデンサを構成する誘電体材料としては、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１－ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１－ｘＯ３）又はＰＬＺＴ（Ｐｂ１－ｙＬａｙＺｒｘＴｉ１－ｘＯ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。
　以下、本発明の半導体装置の製造方法の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の製造方法の第１実施形態について説明する。図９は本第１実施形態に係る半導体装置１０ａの製造方法を示す部分断面図である。なお、各工程においては適宜洗浄や熱処理を行っても構わない。
　まず、図９（ａ）に示すように、支持体２６上に配線層１６ｂを形成する。支持体２６については、必要であれば表面のウェット洗浄、ドライ洗浄、平坦化、粗化などの処理を施す。支持体２６は、導電性の材料、もしくは、表面に導電性の膜が形成された材料で、適度な剛性を有していることが望ましいため、シリコン、サファイア、ＧａＡｓ等の半導体ウエハ材料、金属、石英、ガラス、セラミック、プリント板を用いることができる。導電性の材料は、金属、半導体材料、および所望の電気伝導度を有する有機材料のいずれかもしくは複数により形成される。本実施形態では、０．２５ｍｍ厚みの銅板を支持基板に用いた。配線層１６ｂは、例えば銅により構成されており、その厚さは例えば１０μｍである。配線層１６ｂは、例えばサブトラクティブ法、セミアディティブ法、フルアディティブ法等の配線形成法により形成する。微細な配線を形成する場合は、セミアディティブ法を選択し、給電層をスパッタ法、無電解めっき法、ＣＶＤ法、エアロゾル法等により形成する。本実施形態では、銅板を給電層としてドライフィルムレジストを用いて、電解めっきによりＮｉ，Ｃｕの順に積層した。Ｎｉは３μｍ厚み、Ｃｕは１０μｍ厚みとした。
　次に、図９（ｂ）に示すように、配線層１６ｂを覆う様に絶縁層１３ａを形成する。絶縁層１３ａは、例えば第１実施形態の絶縁層１３ａ、１３ｂに用いる有機材料として例示した有機材料で形成することができる。また、絶縁層１３ａに補強繊維を保有する材料を用いても構わない。絶縁層１３ａの形成は、液状の有機材料であれば、スピンコート法、カーテンコート法、ダイコート法、スプレー法、印刷法等により形成される。また、フィルム状の有機材料の場合は、ラミネート法、プレス法やそれぞれに真空状態を付加した製法等により形成される。本実施形態では、２０μｍ厚みのシート状エポキシ樹脂を用いて、真空ラミネータにより積層を行った。
　次に、図９（ｃ）に示すように、半導体素子１１を絶縁層１３ａ上に設置する。半導体素子１１の接着では、絶縁層１３ａを硬化させる前などで所望の接着機能が存在していれば、そのまま接着を実施すれば良く、特にない場合や不安定である場合は、液状やシート状の接着剤を用いても良い。接着剤は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂などで形成されている。また、半導体素子１１には第２ビア１２が設けられていても良い。第２ビア１２にはハンダ材料や樹脂成分、つまり、ペースト材料や異方性導電材料による接続は実施されておらず、安定して剛性のある接続部分が設けられる。具体的には、蒸着法、スパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、無電解めっき法、電解めっき法などで設けられる。製造方法の例としては、蒸着法、スパッタ法、ＣＶＤ法、ＡＬＤ法、無電解めっき法などで給電層を設けた後に電解めっき法や無電解めっき法により所望の膜厚とするセミアディティブ法により形成することである。ただし、ナノ粒子によるペースト材料において、樹脂成分が無くなる場合や、温度をかけて焼結体に近づける際に樹脂成分が昇華する材料であれば使用可能である。
　また、半導体素子１１は、半導体装置１０ａの薄型化のために薄く仕上がっていることが望ましい。具体的には、３００μｍ以下の厚み、好ましくは１５０μｍ以下の厚み、より好ましくは１００μｍ以下の厚みである。本実施形態では、第２ビア１２として２０μｍ高さの銅ポストを電解めっきにより設けた５０μｍ厚みの半導体素子１１を、キュア処理後の絶縁層１３ａ上に設置し、厚さ２０μｍのエポキシ系接着剤により接着を行った。
　次に、図９（ｄ）に示すように、織布１５を含む織布含有絶縁層１４を積層し、さらにその上に絶縁層１３ａを積層して内蔵層を形成する。織布含有絶縁層１４は、例えば有機材料で形成されており、例えば第１実施形態の絶縁層１３ａ、１３ｂに用いる有機材料として例示した有機材料で形成することができる。また、補強材として織布１５を含んでいる。
　織布１５は織布含有絶縁層１４に用いられる有機材料と半導体素子１１との熱膨張係数差を小さくすることに加え、薄型でも剛性を確保することができる。織布１５の材料としては、例えば、ガラス繊維、有機材料繊維が用いられる。有機材料繊維は、例えばポリイミド、ポリアミド、ＰＢＯ（Ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、液晶ポリマー、フッ素系樹脂などが剛性や薄型の面で適しており、コスト面や熱膨張係数の観点よりガラス繊維がより好適である。織布含有絶縁層１４は、織布１５を含む材料となるため、ビア開口部はレーザ、ドライエッチング法、ブラストなどにより形成される。織布含有絶縁層１４は、硬化済みの材料を用いても構わなく、未硬化の材料を用いても構わない。
　この工程で、織布含有絶縁層１４の支持体２６と反対の面に形成される絶縁層１３ａに用いる材料を織布含有絶縁層１４に用いられる絶縁材料から織布１５を除いた材料と同じとすることや、織布含有絶縁層１４のみで織布含有絶縁層１４に用いられる絶縁材料から織布１５を除いた材料の流動性を活用することで、半導体素子１１を覆うこともできる。
　織布含有絶縁層１４と絶縁層１３ａとの接着は、半導体素子１１と同様に、絶縁層１３ａを硬化させる前などで所望の接着機能が存在していれば、そのまま接着を実施すれば良く、特にない場合や不安定である場合は、液状やシート状の接着剤を用いても良い。また、織布含有絶縁層１４の材料自体に接着性がある場合は、そのまま使用しても構わない。絶縁層１３ａの積層は、図９（ｂ）で記載した方法を繰り返す。本実施形態では、織布含有絶縁層１４としてガラスクロスにエポキシ樹脂を含浸した５０μｍ厚みのプリプレグ材を用い、真空ラミネータにより積層を行った。また、織布含有絶縁層１４上の絶縁層１３ａは、２０μｍ厚みのシート状エポキシ樹脂を用いて、真空ラミネータにより積層を実施し、先の織布含有絶縁層１４と絶縁層１３ａをあわせてキュア工程の熱処理を実施した。
　織布含有絶縁層１４及び織布１５の開口部は、レーザ加工、打ち抜き型プレス加工、ダイシング、ウォーターカッター、ブラスト、ルータ、ドリル等により形成される。また、金属膜やレジスト材によるマスキングを施して、ドライエッチングにて形成しても構わない。この場合の開口部の辺方向は、前述のように織布１５の繊維方向と所定の関係を満たすように開口される。
　次に、図９（ｅ）に示すように、第１ビア１８と配線層１６ａを形成する。第１ビア１８は、開口部をレーザ、ドライエッチング法、ブラストなどにより形成し、配線層１６ａの形成工程において形成するか、ビア開口部を電解めっき法、無電解めっき法、印刷法等により導電材料で埋めてから配線層１６ａを形成しても良い。さらに、第１ビア１８なる部分に金属ポストをめっき法や印刷法により形成しておき、絶縁層１３ａや織布含有絶縁層１４を形成した後にバフ研磨、ドライエッチング法、ＣＭＰ法、研削法、ラップ法などにより除去し、金属ポストを露出させて第１ビア１８としても構わない。また、図９は、第１ビア１８の開口部を垂直な壁で示しているが、テーパ角を付けても構わない。
　また、配線層１６ａと第２ビア１２は接続されるように形成する。第２ビア１２は、図９（ｃ）で記載したとおり接続部分が形成され、且つ、絶縁層１３ａの仕上がり膜厚より厚い第２ビア１２の場合は、バフ研磨、ドライエッチング法、ＣＭＰ法、研削法、ラップ法などにより第２ビア１２を配線層１６ａ形成前に露出させる。第２ビア１２が絶縁層１３ａより薄い場合は、開口部をレーザ、ドライエッチング法、ブラストなどにより形成し、配線層１６ａの形成工程で接続する。配線層１６ａは、図９（ａ）に記載したとおりの配線技術により形成することができる。
　本実施形態では、第１ビア１８はレーザにより開口を形成し、支持体の銅板から給電を行うことで開口内部を銅メッキで充填した。また、第２ビア１２は、先に記載した通り、３０μｍ高さの銅ポストを形成しており、第２ビア１２を覆う絶縁層１３ａ表面をバフ研磨により研磨することで接続点を露出させた。さらに、配線１６ａは、スパッタ膜を給電層としたセミアディティブ法を用い、膜厚１０μｍとして形成した。
　次に、図１０（ｆ）に示すように、支持体２６を除去する。支持体２６の除去方法は、ウェットエッチング法、ドライエッチング法、及び研磨法などのいずれかもしくはこれらの組み合わせにより行う。また、支持体２６内に低密着の剥離が容易な部分を設けていれば、剥離により行っても構わなく、剥離後にウェットエッチング法、ドライエッチング法、及び研磨法などのいずれかもしくはこれらの組み合わせによる処理を行っても良い。本発明は、ウェットエッチングにより銅板を除去した。その際、Ｎｉは銅板エッチング時のエッチングバリアとして使用する。最終的にはＮｉをウェットエッチングにて除去した。
　次に、図１０（ｇ）に示すように、絶縁層１３ｂを形成する。形成方法は、図９（ｂ）に記載した方法を用いることができ、積層後に熱処理を行って絶縁層とする。両面同時に積層しても良く、片面ずつ交互に積層しても構わない。本実施形態では、シート状の５０μｍ厚みのエポキシ樹脂を真空ラミネータにより両面同時に積層した。
　次に、図１０（ｈ）に示すように、ビア１７と配線層１６ａ、１６ｂを形成する。ビア１７は、感光性の有機材料を絶縁層１３ｂに用いた場合は、スピンコート法、ラミネート法、プレス法、及び印刷法により形成した後、ビア１７となる開口部はフォトリソグラフィー法などにより形成される。非感光性や感光性でパターン解像度が低い有機材料を用いた場合は、ビア１７となる開口部はレーザ、ドライエッチング法、ブラストなどにより形成される。さらに、ビア１７となる部分に金属ポストをめっき法や印刷法により形成しておき、絶縁層１３ｂを形成した後に、ドライエッチング法、ＣＭＰ法、研削法、ラップ法などにより除去し、金属ポストを露出させることでビア１７とする方法を用いても構わない。また、図１０では、ビア１７の開口部を垂直な壁で示しているが、テーパ角を付けても構わない。図１０（ｆ）から（ｈ）までの工程を繰り返すことで、所望の配線層数を持つ半導体装置を得ることができる。所望の配線層を形成したあとは、第１電極１９及び第２電極２０を形成する。
　次に、図１０（ｉ）に示すとおり、最表面にソルダーレジスト２１を形成する。ソルダーレジスト２１は、第１電極１９と第２電極２０となる部分を開口して形成する。ソルダーレジスト２１の開口を第１電極１９や第２電極２０より大きくした場合は、第１電極１９や第２電極２０の側壁部分にもハンダ材料が接続面とすることができ、接続信頼性を高めることができる。また、改めて電極を設ける構造では、ソルダーレジスト２１も応力緩和に用いることができるため、更なる信頼性の向上が実現出来る。
　第１電極１９や第２電極２０は、例えば複数の層が積層されたものであり、例えば、第１電極１９や第２電極２０の表面に形成されるハンダボールの濡れ性やボンディングワイヤーとの接続性を考慮して、第１電極１９や第２電極２０の表面は、銅、アルミニウム、金、銀及びハンダ材料からなる群から選択された少なくとも一種の金属及び合金が設けることができる。第１電極１９や第２電極２０は、接続に対して効果のある構造を適宜選択すれば良く、必ずしも同じ構造とする必要はない。
　ソルダーレジスト２１は、例えば有機材料で形成されており、例えば第１実施形態の絶縁層１３ａ、１３ｂに用いる有機材料として例示した有機材料で形成することができる。有機材料は、感光性、非感光性のいずれを用いても構わない。感光性の有機材料を用いた場合、フォトリソグラフィー法などにより開口部を形成する。非感光性や感光性でパターン解像度が低い有機材料を用いた場合、開口部はレーザ、ドライエッチング法、ブラストなどにより形成される。
　本実施形態では、感光性のソルダーレジスト２１を用いて開口部を形成した後に、第１電極１９や第２電極２０として無電解めっきにて、Ａｕ層が表面となる様にＣｕ層上にＮｉ層と金層が順に積層さした。Ｎｉ層の厚さは３μｍ、Ａｕ層の厚さは１μｍである。
　本発明の半導体装置の製造方法に係る第１実施形態によれば、第１実施形態に係る半導体装置を効率よく形成することができる。織布含有絶縁層１４の支持体２６と反対の面に形成される絶縁層１３ａに用いる材料が、織布含有絶縁層１４に用いられる絶縁材料から織布１５を除いた材料と同じである場合や、織布含有絶縁層１４のみで積層する場合には、積層するときに樹脂材料を流動させることにより、半導体素子の周囲を覆い、第１実施形態の変形例に係る半導体装置を効率よく形成することができる。また、絶縁層１３ｂに織布２２を含む材料を用いることで、第３実施形態に係る半導体装置を効率よく形成出来る。さらに、電子部品を搭載することや半導体装置の積層を行うことで、第４実施形態に係る半導体装置や第５実施形態に係る半導体装置を効率よく形成することができる。
　さらにまた、図９、１０は個片の部分断面図として示しているが、複数の半導体装置が一度に作製され、ダイシングや裁断により個片化される工程を行っても良い。さらにまた、図９（ａ）から図９（ｅ）までは、支持体の両面に半導体装置を形成して生産性を高めることを行っても良い。
　次に、本発明の製造方法の第１実施形態の第１変形例について説明する。図１１は本第１実施形態の第１変形例に係る半導体装置の製造方法を示す部分断面図である。なお、各工程においては適宜洗浄や熱処理を行っても構わない。製造方法の第１実施形態とは、絶縁層１３ｂを支持体２６の除去前に形成する点が異なっている。以下に、製造方法の第１実施形態と異なる部分について説明を行う。特に記載のない部分については、製造方法の第１実施形態と同じである。
　まず、図１１（ａ）は、図９（ｅ）と同じ状態であり、図９（ｅ）までは第１実施形態と同じ内容にて形成する。
　次いで、図１１（ｂ）に示すとおり、絶縁層１３ｂを積層する。
　次いで、図１１（ｃ）に示すとおり、支持体２６を除去する。
　次いで、図１１（ｄ）に示すとおり、絶縁層１３ａが露出している面に絶縁層１３ｂを積層する。この後は、図１０（ｈ）以下の工程を進めることとなる。
　本発明の半導体装置の製造方法に係る第１実施形態の第１変形例によれば、製造方法の第１実施形態と同じ効果に加えて、先に絶縁層１３ｂを形成することにより、配線層１６ａが支持体２６の除去工程でダメージを受けることが無くなり、不良発生率を少なくすることができる。織布含有絶縁層１４の支持体２６と反対の面に形成される絶縁層１３ａに用いる材料が、織布含有絶縁層１４に用いられる絶縁材料から織布１５を除いた材料と同じとすることや、織布含有絶縁層１４のみで積層することにより、第１実施形態の変形例に係る半導体装置を効率よく形成することができる。また、絶縁層１３ｂに織布２２を含む材料を用いることで、第３実施形態に係る半導体装置を効率よく形成出来る。さらに、電子部品を搭載することや半導体装置の積層を行うことで、第４実施形態に係る半導体装置や第５実施形態に係る半導体装置を効率よく形成することができる。また、支持体２６を除去した後の剛性が製造方法の第１実施形態より高くなるため、ハンドリング性を改善することができる。
　次に、本発明の製造方法の第１実施形態の第２変形例について説明する。図１２は本第１実施形態の第２変形例に係る半導体装置の製造方法を示す部分断面図である。なお、各工程においては適宜洗浄や熱処理を行っても構わない。製造方法の第１実施形態とは、支持体２６上に絶縁層１３ｂを形成する点と、配線層１６ａを覆う様に絶縁層１３ｂを形成してから支持体２６を除去する点が異なっている。以下に、製造方法の第１実施形態と異なる部分について説明を行う。特に記載のない部分については、製造方法の第１実施形態と同じである。
　まず、図１２（ａ）に示すとおり、支持体２６上に絶縁層１３ｂを形成する。また、絶縁層１３ｂ上に配線層１６ｂを形成する。
　次いで、図１２（ｂ）に示すとおり、配線層１６ｂを覆う様に絶縁層１３ａを形成する。
　次いで、図１２（ｃ）に示すとおり、半導体素子１１を絶縁層１３ａ上に接着させる。半導体素子１１上には、第２ビア１２が形成されている。
　次いで、図１２（ｄ）に示すとおり、織布含有絶縁層１４を形成し、さらに絶縁層１３ａを覆う様に形成する。
　次いで、図１３（ｅ）に示すとおり、第１ビア１８と配線層１６ａを形成する。配線層１６ａと第２ビア１２は接続されている。
　次いで、図１３（ｆ）に示すとおり、配線層１６ａを覆う様に絶縁層１３ｂを形成する。
　次いで、図１３（ｇ）に示すとおり、支持体２６を除去する。この後は、図１０（ｈ）以下の工程を進めることとなる。
　本発明の半導体装置の製造方法に係る第１実施形態の第２変形例によれば、製造方法の第１実施形態と同じ効果に加えて、支持体除去より先に両側の絶縁層１３ｂを形成することにより、配線層１６ａと配線層１６ｂが支持体２６の除去工程でダメージを受けることが無くなり、不良発生率を第１変形例より少なくすることができる。織布含有絶縁層１４の支持体２６と反対の面に形成される絶縁層１３ａに用いる材料が、織布含有絶縁層１４に用いられる絶縁材料から織布１５を除いた材料と同じである場合や、織布含有絶縁層１４のみで積層することにより、第１実施形態の変形例に係る半導体装置を効率よく形成することができる。また、絶縁層１３ｂに織布２２を含む材料を用いることで、第３実施形態に係る半導体装置を効率よく形成出来る。さらに、電子部品を搭載することや半導体装置の積層を行うことで、第４実施形態に係る半導体装置や第５実施形態に係る半導体装置を効率よく形成することができる。また、支持体２６を除去した後の剛性が製造方法の第１実施形態、及び、第１実施形態の第１変形例より高くなるため、ハンドリング性を改善することができる。
　次に、本発明の製造方法の第２実施形態について説明する。図１４は本第２実施形態に係る半導体装置の製造方法を示す部分断面図である。なお、各工程においては適宜洗浄や熱処理を行っても構わない。
　まず、図１４（ａ）に示したとおり、半導体素子１１の第２ビア１２が設けられる面の反対側に配置される絶縁層１３ａ、織布含有絶縁層１４、半導体素子１１、半導体素子１１の第２ビア１２が設けられる面を覆う絶縁層１３ａを所望の配置に合わせる。半導体素子１１と織布含有絶縁層１４の位置合わせにおいて、半導体素子１１及び織布含有絶縁層１４のいずれか一方、もしくは、両方を半導体素子１１の第２ビア１２が設けられる面の反対側に配置される絶縁層１３ａに接着しても構わない。
　絶縁層１３ａは、例えば第１実施形態の絶縁層１３ａ、１３ｂに用いる有機材料として例示した有機材料で形成することができる。また、絶縁層１３ａに補強繊維を保有する材料を用いても構わない。絶縁層１３ａの形成は、液状の有機材料であれば、別体の支持材料にスピンコート法、カーテンコート法、ダイコート法、スプレー法、印刷法等により形成され、支持体を分離や剥離することでフィルム状としてもよい。
　また、フィルム状の有機材料の場合は、そのまま使用する。織布含有絶縁層１４は、例えば有機材料で形成されており、例えば第１実施形態の絶縁層１３ａ、１３ｂに用いる有機材料として例示した有機材料で形成することができる。また、補強材として織布１５を含んでいる。織布１５は織布含有絶縁層１４に用いられる有機材料と半導体素子１１との熱膨張係数差を小さくすることに加え、薄型でも剛性を確保することができる。織布１５の材料としては、例えば、ガラス繊維、有機材料繊維が用いられる。有機材料繊維は、例えばポリイミド、ポリアミド、ＰＢＯ（Ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、液晶ポリマー、フッ素系樹脂などが剛性や薄型の面で適しており、コスト面や熱膨張係数の観点よりガラス繊維がより好適である。
　なお、織布含有絶縁層１４には、織布１５も含めて、半導体素子１１を配置するための開口部を設ける。織布含有絶縁層１４及び織布１５への開口部は、レーザ加工、打ち抜き型プレス加工、ダイシング、ウォーターカッター、ブラスト、ルータ、ドリル等により形成される。また、金属膜やレジスト材によるマスキングを施して、ドライエッチングにて形成しても構わない。この場合の開口部の辺方向は、前述のように織布１５の繊維方向と所定の関係を満たすように開口される。
　半導体素子１１を絶縁層１３ａ上に設置する。半導体素子１１の接着では、絶縁層１３ａを硬化させる前などで所望の接着機能が存在していれば、そのまま接着を実施すれば良く、特にない場合や不安定である場合は、液状やシート状の接着剤を用いても良い。接着剤は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂などで形成されている。
　また、半導体素子１１には第２ビア１２が設けられていても良い。第２ビア１２にはハンダ材料や樹脂成分、つまり、ペースト材料や異方性導電材料による接続は実施されておらず、安定して剛性のある接続部分が設けられる。具体的には、蒸着法、スパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、無電解めっき法、電解めっき法などで設けられる。製造方法の例としては、蒸着法、スパッタ法、ＣＶＤ法、ＡＬＤ法、無電解めっき法などで給電層を設けた後に電解めっき法や無電解めっき法により所望の膜厚とするセミアディティブ法により形成することである。ただし、ナノ粒子によるペースト材料において、樹脂成分が無くなる場合や、温度をかけて焼結体に近づける際に樹脂成分が昇華する材料であれば使用可能である。
　また、半導体素子１１は、半導体装置１０ｃの薄型化のために薄く仕上がっていることが望ましい。具体的には、３００μｍ以下の厚み、好ましくは１５０μｍ以下の厚み、より好ましくは１００μｍ以下の厚みである。本実施形態では、第２ビア１２として２０μｍ高さの銅ポストを電解めっきにより設けた５０μｍ厚みの半導体素子１１を、キュア処理後の絶縁層１３ａ上に設置し、厚さ２０μｍのエポキシ系接着剤により接着を行った。また、織布含有絶縁層１４としてガラスクロスにエポキシ樹脂を含浸した５０μｍ厚みのプリプレグ材を、織布含有絶縁層１４上の絶縁層１３ａは、２０μｍ厚みのシート状エポキシ樹脂をそれぞれ用いた。
　次いで、図１４（ｂ）に示すとおり、半導体素子１１を埋設した内蔵層を形成する。形成には、ラミネート法、プレス法やそれぞれに真空状態を付加した製法等により実施する。また、積層に際して他の積層体との接触を防ぐことや、ハンドリング性のために分離や除去が可能な保護材を用いて積層を実施しても構わない。
　この工程で、織布含有絶縁層１４の両面に形成される絶縁層１３ａに用いる材料を織布含有絶縁層１４に用いられる絶縁材料から織布１５を除いた材料と同じとすることや、半導体素子１１を接着する絶縁層１３ａが織布含有絶縁層１４に用いられる絶縁材料から織布１５を除いた材料と同じとし、かつ、織布含有絶縁層１４に用いられる絶縁材料から織布１５を除いた材料の流動性を活用することで、半導体素子１１を覆うこともできる。
　本実施形態では、真空ラミネータにより同時に積層を実施し、先の織布含有絶縁層１４と絶縁層１３ａをあわせてキュア工程の熱処理を実施した。
　次いで、図１４（ｃ）に示すとおり、第１ビア１８と配線層１６ａ、１６ｂを形成する。第１ビア１８は、開口部をレーザ、ドライエッチング法、ブラストなどにより形成し、配線層１６ａや配線層１６ｂの形成工程で形成するか、ビア開口部を電解めっき法、無電解めっき法、印刷法等により導電材料で埋めてから配線層１６ａや配線層１６ｂを形成しても良い。さらに、第１ビア１８なる部分にあらかじめ金属などの導電性材料を埋設しておき、絶縁層１３ａや織布含有絶縁層１４を形成した後にバフ研磨、ドライエッチング法、ＣＭＰ法、研削法、ラップ法などにより除去し、導電性材料を露出させて第１ビア１８としても構わない。
　また、図１４は、第１ビア１８の開口部を垂直な壁で示しているが、テーパ角を付けても構わない。また、配線層１６ａと第２ビア１２は接続されるように形成する。第２ビア１２は、図９（ｃ）で記載したとおり接続部分が形成され、且つ、絶縁層１３ａの仕上がり膜厚より厚い第２ビア１２の場合は、バフ研磨、ドライエッチング法、ＣＭＰ法、研削法、ラップ法などにより第２ビア１２を配線層１６ａ形成前に露出させる。第２ビア１２が絶縁層１３ａより薄い場合は、開口部をレーザ、ドライエッチング法、ブラストなどにより形成し、配線層１６ａの工程で接続する。配線層１６ａは、図９（ａ）に記載したとおりの配線技術により形成することができる。また、配線層１６ａと配線層１６ｂは、同時に作製しても構わなく、別々に作製しても構わない。
　本実施形態では、第１ビア１８はレーザにより開口を形成し、両側の配線層１６ａと配線層１６ｂの形成と同時に開口内部を銅メッキで充填した。また、第２ビア１２は、先に記載した通り、３０μｍ高さの銅ポストを形成しており、第２ビア１２を覆う絶縁層１３ａ表面をバフ研磨により研磨することで接続点を露出させた。さらに、配線１６ａ及び配線層１６ｂは、スパッタ膜を給電層としたセミアディティブ法を用い、膜厚１０μｍとして形成した。
　次に、図１４（ｄ）に示すとおり、最表面にソルダーレジスト２１を形成する。ソルダーレジスト２１は、第１電極１９と第２電極２０となる部分を開口して形成する。ソルダーレジスト２１の開口を第１電極１９や第２電極２０より大きくした場合は、第１電極１９や第２電極２０の側壁部分にもハンダ材料が接続面とすることができ、接続信頼性を高めることができる。また、改めて電極を設ける構造では、ソルダーレジスト２１も応力緩和に用いることができるため、更なる信頼性の向上が実現出来る。
　第１電極１９や第２電極２０は、例えば複数の層が積層されたものであり、例えば、第１電極１９や第２電極２０の表面に形成されるハンダボールの濡れ性やボンディングワイヤーとの接続性を考慮して、第１電極１９や第２電極２０の表面は、銅、アルミニウム、金、銀及びハンダ材料からなる群から選択された少なくとも一種の金属及び合金が設けられる。第１電極１９や第２電極２０は、接続に対して効果のある構造を適宜選択すれば良く、必ずしも同じ構造とする必要はない。ソルダーレジスト２１は、例えば有機材料で形成されており、例えば第１実施形態の絶縁層１３ａ、１３ｂに用いる有機材料として例示した有機材料で形成することができる。
　有機材料は、感光性、非感光性のいずれを用いても構わない。感光性の有機材料を用いた場合、フォトリソグラフィー法などにより開口部を形成する。非感光性や感光性でパターン解像度が低い有機材料を用いた場合、開口部はレーザ、ドライエッチング法、ブラストなどにより形成される。
　本実施形態では、感光性のソルダーレジスト２１を用いて開口部を形成した後に、第１電極１９や第２電極２０として無電解めっきにて、Ａｕ層が表面となる様にＣｕ層上にＮｉ層と金層を順に積層した。Ｎｉ層の厚さは３μｍ、Ａｕ層の厚さは１μｍである。
　本発明の半導体装置の製造方法に係る第２実施形態によれば、第２実施形態に係る半導体装置を効率よく形成することができる。織布含有絶縁層１４と絶縁層１３ａに用いる材料が、織布含有絶縁層１４に用いられる絶縁材料から織布１５を除いた材料と同じである場合や、織布含有絶縁層１４のみで積層することにより、第２実施形態の変形例に係る半導体装置を効率よく形成することができる。また、絶縁層１３ｂに織布２２を含む材料を用いることで、第３実施形態に係る半導体装置を効率よく形成出来る。さらに、電子部品を搭載することや半導体装置の積層を行うことで、第４実施形態に係る半導体装置や第５実施形態に係る半導体装置を効率よく形成することができる。さらに、図１４は個片の部分断面図として示しているが、複数の半導体装置が一度に作製され、ダイシングや裁断により個片化される工程を行っても良い。
　以上、本発明を上記実施形態に即して説明したが、本発明は上記実施形態の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
　なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ：半導体装置
１１：半導体素子
１２：第２ビア
１３ａ，１３ｂ：絶縁層
１４：織布含有絶縁層
１５，２２：織布
１６ａ，１６ｂ：配線層
１７：ビア
１８：第１ビア
１９：第１電極
２０：第２電極
２１：ソルダーレジスト
２３：電子部品
２４，２５：接続部
２６：支持体
２７：補強繊維
２７ａ，２７ｂ：繊維
２８：開口部

Claims (24)

  1. 　１以上の半導体素子を内蔵する内蔵層と、該内蔵層の片面又は両面に１以上の配線層と絶縁層を有する半導体装置であって、
    　前記内蔵層が補強用繊維からなる織布を含み、
    　該織布が該半導体素子を内蔵する部位に開口部を有しており、
    　該開口部は、該補強用繊維の繊維方向が、該開口部の少なくとも一部の辺方向又は接線方向に対して、直角又は平行でない、所定の角度を有するように配置されていることを特徴とする、半導体装置。
  2. 　前記開口部の少なくとも一辺において、前記補強用繊維の一方向の隣接する２つの露出する繊維束の間隔内に、略直交している他の方向の繊維束の露出する数が５以下であることを特徴とする、請求項１に記載の半導体装置。
  3. 　前記開口部の少なくとも一辺において、該開口部端面と前記補強用繊維とがなす角度が、１８度から７２度であることを特徴とする、請求項１または２に記載の半導体装置。
  4. 　前記開口部は、矩形状であることを特徴とする、請求項１乃至３のいずれか一に記載の半導体装置。
  5. 　前記開口部は、辺の方向が同一である矩形を複数組み合わせた形状、又は多角形であることを特徴とする、請求項１乃至３のいずれか一に記載の半導体装置。
  6. 　前記開口部は、円形又は楕円形であることを特徴とする、請求項１に記載の半導体装置。
  7. 　前記補強用繊維がガラスクロスであることを特徴とする、請求項１乃至６のいずれか一に記載の半導体装置。
  8. 　前記内蔵層の両側に形成される前記配線層をつなぐ第１ビアが、該内蔵層を貫通することを特徴とする、請求項１乃至７のいずれか一に記載の半導体装置。
  9. 　前記内蔵層の両面に形成される前記配線層のいずれか１が、前記半導体素子と該半導体素子上に配設された第２ビアを介して電気的に接続されていることを特徴とする、請求項１乃至８のいずれか一に記載の半導体装置。
  10. 　前記内蔵層の両面に設けられる前記絶縁層の少なくとも１つの該絶縁層に補強用繊維を有していることを特徴とする、請求項１乃至９のいずれか一に記載の半導体装置。
  11. 　前記絶縁層が有する前記補強用繊維が織布であることを特徴とする請求項１０に記載の半導体装置。
  12. 　前記絶縁層が有する前記補強用繊維がガラスクロスであることを特徴とする請求項１０に記載の半導体装置。
  13. 　前記絶縁層と前記内蔵層のそれぞれが有する前記補強用繊維の方向が、互いに異なっていることを特徴とする請求項１０乃至１２のいずれか一に記載の半導体装置。
  14. 　前記第１ビアの直径が前記第２ビアの直径より大きいことを特徴とする請求項９乃至１３のいずれか一に記載の半導体装置。
  15. 　表面に電子部品がさらに搭載されていることを特徴とする、請求項１乃至１４のいずれか一に記載の半導体装置。
  16. 　請求項１乃至１４のいずれか一に記載の半導体装置が複数、積層されて構成されていることを特徴とする半導体装置。
  17. 　１以上の半導体素子を内蔵する半導体装置の製造方法であって、
    　半導体素子の周囲の領域に、開口部を有する補強用織布であって、繊維方向が該開口部の少なくとも一部の辺方向又は接線方向に対して、直角又は平行でない、所定の角度を有するように配置されている補強用織布を含む内蔵層を形成する工程と、
    　前記半導体素子と前記内蔵層を覆うように半導体装置の両側に少なくとも１以上の配線層と絶縁層を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  18. 　１以上の半導体素子を内蔵する半導体装置の製造方法であって、
    　支持体上に少なくとも１以上の配線層と絶縁層を形成する工程と、
    　該絶縁層上に半導体素子を設置する工程と、
    　該半導体素子の周囲の領域に、開口部を有する補強用織布であって、繊維方向が該開口部の少なくとも一部の辺方向又は接線方向に対して、直角又は平行でない、所定の角度を有するように配置されている補強用織布を含む内蔵層を形成する工程と、
    　該半導体素子と該内蔵層を覆うように少なくとも１以上の配線層と絶縁層をさらに形成する工程と、
    　該支持体を除去する工程と、
    を有することを特徴とする半導体装置の製造方法。
  19. 　前記支持体を除去する工程の後に、少なくとも１以上の配線層と絶縁層を形成する工程を有することを特徴とする、請求項１８に記載の半導体装置の製造方法。
  20. 　前記半導体素子の周囲の領域に補強用織布を含む内蔵層を形成する工程において、前記内蔵層に第１ビアを形成することを特徴とする、請求項１７乃至１９のいずれか一に記載の半導体装置の製造方法。
  21. 　前記半導体素子と前記内蔵層を覆うように少なくとも１以上の配線層と絶縁層をさらに形成する工程において、前記内蔵層を貫通するように第１ビアを形成することを特徴とする請求項１７乃至２０のいずれか一に記載の半導体装置の製造方法。
  22. 　前記半導体素子と前記内蔵層を覆うように少なくとも１以上の配線層と絶縁層をさらに形成する工程において、該配線層と前記半導体素子とを接続する第２ビアを形成する工程を含むことを特徴とする請求項１７乃至２１のいずれか一に記載の半導体装置の製造方法。
  23. 　他の電子部品を搭載する工程をさらに含むことを特徴とする、請求項１７乃至２２のいずれか一に記載の半導体装置の製造方法。
  24. 　請求項１乃至１５のいずれか一に記載の半導体装置を複数、積層する工程を含むことを特徴とする半導体装置の製造方法。
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