JPH06338617A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH06338617A JPH06338617A JP5126588A JP12658893A JPH06338617A JP H06338617 A JPH06338617 A JP H06338617A JP 5126588 A JP5126588 A JP 5126588A JP 12658893 A JP12658893 A JP 12658893A JP H06338617 A JPH06338617 A JP H06338617A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【目的】フラッシュＥＥＰＲＯＭにおけるデ−タ消去時
の電圧ストレスを緩和し、素子の微細化、高性能化に貢
献する。 【構成】メモリセルＭＣは、Ｐ型半導体基板２００内に
形成されている。周辺トランジスタＴＲ（Ｐ）は、Ｎ型
ウェル２０３内に形成されている。周辺トランジスタＴ
Ｒ（Ｎ）は、Ｐ型ウェル２０４内に形成されている。Ｐ
型ウェル２０４は、Ｎ型ウェル２０５内に形成され、基
板２００と電気的に分離されている。基板２００は、例
えばメタルバックとなっており、また、デ−タの消去、
書込み又は読出し時に応じて、基板電位Ｖｓｕｂを所定
の電位に設定する。
の電圧ストレスを緩和し、素子の微細化、高性能化に貢
献する。 【構成】メモリセルＭＣは、Ｐ型半導体基板２００内に
形成されている。周辺トランジスタＴＲ（Ｐ）は、Ｎ型
ウェル２０３内に形成されている。周辺トランジスタＴ
Ｒ（Ｎ）は、Ｐ型ウェル２０４内に形成されている。Ｐ
型ウェル２０４は、Ｎ型ウェル２０５内に形成され、基
板２００と電気的に分離されている。基板２００は、例
えばメタルバックとなっており、また、デ−タの消去、
書込み又は読出し時に応じて、基板電位Ｖｓｕｂを所定
の電位に設定する。
Description
【０００１】
【産業上の利用分野】本発明は、電気的にデ−タの書込
み又は消去が可能な不揮発性半導体記憶装置に関するも
ので、特に、デ−タの消去時に、コントロ−ルゲ−トに
負の電位を印加する積層ゲ−トタイプのフラッシュＥＥ
ＰＲＯＭに使用されるものである。
み又は消去が可能な不揮発性半導体記憶装置に関するも
ので、特に、デ−タの消去時に、コントロ−ルゲ−トに
負の電位を印加する積層ゲ−トタイプのフラッシュＥＥ
ＰＲＯＭに使用されるものである。
【０００２】
【従来の技術】従来、積層（ｓｔａｃｋｅｄ）ゲ−ト構
造を有するフラッシュＥＥＰＲＯＭにおいて、デ−タの
書込みは、そのドレイン側からホットエレクトロンをフ
ロ−ティングゲ−トへ注入することにより行い、デ−タ
の消去は、ゲ−トに負の電位を印加し、ソ−スに正の電
位を印加して、ソ−ス側からいわゆるＦ−Ｎトンネリン
グ電流を流すことにより行う。
造を有するフラッシュＥＥＰＲＯＭにおいて、デ−タの
書込みは、そのドレイン側からホットエレクトロンをフ
ロ−ティングゲ−トへ注入することにより行い、デ−タ
の消去は、ゲ−トに負の電位を印加し、ソ−スに正の電
位を印加して、ソ−ス側からいわゆるＦ−Ｎトンネリン
グ電流を流すことにより行う。
【０００３】このようなフラッシュＥＥＰＲＯＭを実現
するための発明は、既に、本願の発明者が先願（特願平
３−１８６４３９号、特願平５−４３０５号）に開示し
ている。
するための発明は、既に、本願の発明者が先願（特願平
３−１８６４３９号、特願平５−４３０５号）に開示し
ている。
【０００４】この先願では、デ−タの読出し、書込み又
は消去時において、メモリセルに印加されるバイアスの
状態は、図９に示すように制御されている。即ち、基板
の電位Ｖｓｕｂは、いずれのモ−ドでも０Ｖ（接地電
位）であり、ゲ−トの電位Ｖｇは、−１０Ｖ（消去時）
〜１２Ｖ（書込み時）の範囲で変化する。
は消去時において、メモリセルに印加されるバイアスの
状態は、図９に示すように制御されている。即ち、基板
の電位Ｖｓｕｂは、いずれのモ−ドでも０Ｖ（接地電
位）であり、ゲ−トの電位Ｖｇは、−１０Ｖ（消去時）
〜１２Ｖ（書込み時）の範囲で変化する。
【０００５】しかし、上記先願において、近年における
素子の微細化かつ高性能化の要請に答えるためには、以
下の電圧ストレスについて検討しなければならない。 ａ． デ−タの消去時にゲ−トに印加する電位Ｖｇ（＝
−１０Ｖ）は、基板内に作られる図１０に示すような負
電圧発生回路によって発生させる。この電位Ｖｇは、図
１０の回路の端子Ｏから得ることができるが、このため
ノ−ドＮの電位Ｖｎは、Ｖｎ＝−１０−Ｖｔｈ（但し、
Ｖｔｈは、ゲ−トとドレインを短絡させたＰチャネル型
ＭＯＳトランジスタ１０１の閾値電圧（約３Ｖ）であ
る。）となる。
素子の微細化かつ高性能化の要請に答えるためには、以
下の電圧ストレスについて検討しなければならない。 ａ． デ−タの消去時にゲ−トに印加する電位Ｖｇ（＝
−１０Ｖ）は、基板内に作られる図１０に示すような負
電圧発生回路によって発生させる。この電位Ｖｇは、図
１０の回路の端子Ｏから得ることができるが、このため
ノ−ドＮの電位Ｖｎは、Ｖｎ＝−１０−Ｖｔｈ（但し、
Ｖｔｈは、ゲ−トとドレインを短絡させたＰチャネル型
ＭＯＳトランジスタ１０１の閾値電圧（約３Ｖ）であ
る。）となる。
【０００６】ｂ． 先願（特願平５−４３０５号）で
は、ゲ−トの電位Ｖｇにデコ−ド機能を持たせると、行
デコ−ド内では、ＶＳＷ−ＶＢＢ（但し、ＶＳＷは、行
デコ−ダ用電源電位（消去時は約５Ｖ）、ＶＢＢは、負
の電位（例えば−１０Ｖ）である。図９参照。）の電圧
ストレスが発生する。
は、ゲ−トの電位Ｖｇにデコ−ド機能を持たせると、行
デコ−ド内では、ＶＳＷ−ＶＢＢ（但し、ＶＳＷは、行
デコ−ダ用電源電位（消去時は約５Ｖ）、ＶＢＢは、負
の電位（例えば−１０Ｖ）である。図９参照。）の電圧
ストレスが発生する。
【０００７】このような基板内に発生する電圧ストレス
は、素子の微細化が進につれて問題となる。つまり、例
えばデ−タの消去時、Ｆ−Ｎトンネリング電流を流すた
めに必要な電界は、素子の微細化に対してスケ−リング
することが困難であるからである。
は、素子の微細化が進につれて問題となる。つまり、例
えばデ−タの消去時、Ｆ−Ｎトンネリング電流を流すた
めに必要な電界は、素子の微細化に対してスケ−リング
することが困難であるからである。
【０００８】
【発明が解決しようとする課題】このように、従来のフ
ラッシュＥＥＰＲＯＭは、素子の微細化、高性能化を進
めるにおいて、基板内に発生する大きな電圧ストレスが
問題となっている。本発明は、上記欠点を解決すべくな
されたもので、その目的は、デ−タの消去時において、
メモリセルの周辺にあるトランジスタ等の素子に印加さ
れる電圧ストレスを緩和すること、即ち従来よりも小さ
なゲ−ト電位でＦ−Ｎトンネリング電流によるデ−タの
消去を実現することである。
ラッシュＥＥＰＲＯＭは、素子の微細化、高性能化を進
めるにおいて、基板内に発生する大きな電圧ストレスが
問題となっている。本発明は、上記欠点を解決すべくな
されたもので、その目的は、デ−タの消去時において、
メモリセルの周辺にあるトランジスタ等の素子に印加さ
れる電圧ストレスを緩和すること、即ち従来よりも小さ
なゲ−ト電位でＦ−Ｎトンネリング電流によるデ−タの
消去を実現することである。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の積層ゲ−ト構造の不揮発性半導体記憶装置
は、第一導電型の半導体基板と、前記半導体基板の表面
領域に形成される第二導電型の第一及び第二のウェル
と、前記第二のウェル内に形成される第一導電型の第三
のウェルとを有する。さらに、前記半導体基板上に形成
されるメモリセルと、前記第一のウェル上に形成され、
周辺回路を構成する第一導電型のトランジスタと、前記
第三のウェル上に形成され、周辺回路を構成する第二導
電型のトランジスタを有する。そして、前記半導体基板
の電位並びに前記メモリセルのソ−ス／ドレイン及びコ
ントロ−ルゲ−トの電位を制御する手段を有する。
め、本発明の積層ゲ−ト構造の不揮発性半導体記憶装置
は、第一導電型の半導体基板と、前記半導体基板の表面
領域に形成される第二導電型の第一及び第二のウェル
と、前記第二のウェル内に形成される第一導電型の第三
のウェルとを有する。さらに、前記半導体基板上に形成
されるメモリセルと、前記第一のウェル上に形成され、
周辺回路を構成する第一導電型のトランジスタと、前記
第三のウェル上に形成され、周辺回路を構成する第二導
電型のトランジスタを有する。そして、前記半導体基板
の電位並びに前記メモリセルのソ−ス／ドレイン及びコ
ントロ−ルゲ−トの電位を制御する手段を有する。
【００１０】前記手段は、デ−タの消去を行う際におい
て、 ａ． 前記半導体基板には第一の電源電位ＶＣＣ（正電
位）を与え、前記メモリセルのソ−スには第二の電源電
位ＶＰＰを降圧した所定の正電位を与え、前記メモリセ
ルのコントロ−ルゲ−トには所定の負電位を与えるか、
若しくは、 ｂ． 前記半導体基板には電源電位ＶＰＰ（正電位）を
与え、前記メモリセルのコントロ−ルゲ−トには所定の
負電位を与える。
て、 ａ． 前記半導体基板には第一の電源電位ＶＣＣ（正電
位）を与え、前記メモリセルのソ−スには第二の電源電
位ＶＰＰを降圧した所定の正電位を与え、前記メモリセ
ルのコントロ−ルゲ−トには所定の負電位を与えるか、
若しくは、 ｂ． 前記半導体基板には電源電位ＶＰＰ（正電位）を
与え、前記メモリセルのコントロ−ルゲ−トには所定の
負電位を与える。
【００１１】前記手段は、デ−タの書込みを行う際にお
いて、前記半導体基板には所定の負電位を与え、前記メ
モリセルのソ−ス／ドレインには所定の電位を与え、前
記メモリセルのコントロ−ルゲ−トには所定の正電位を
与える。
いて、前記半導体基板には所定の負電位を与え、前記メ
モリセルのソ−ス／ドレインには所定の電位を与え、前
記メモリセルのコントロ−ルゲ−トには所定の正電位を
与える。
【００１２】
【作用】上記構成によれば、メモルセルは、基板中に形
成され、周辺回路を構成するトランジスタは、基板に形
成されたウエル中に形成されている。従って、例えば当
該基板をメタルバックとし、基板電位を可変させること
ができる。つまり、デ−タの消去時に、基板電位を正電
位に設定すれば、ゲ−ト電位は、従来よりも小さな負電
位で足りることになり、素子の微細化、高性能化に貢献
できる。
成され、周辺回路を構成するトランジスタは、基板に形
成されたウエル中に形成されている。従って、例えば当
該基板をメタルバックとし、基板電位を可変させること
ができる。つまり、デ−タの消去時に、基板電位を正電
位に設定すれば、ゲ−ト電位は、従来よりも小さな負電
位で足りることになり、素子の微細化、高性能化に貢献
できる。
【００１３】また、上記構成によれば、チャネル消去や
基板ホットエレクトロンによる書込みは、周辺回路を構
成するトランジスタに大きな電圧を印加することなく達
成することができる。チャネルホットエレクトロンの注
入による書込み時には、メモリセルの基板電位を安定さ
せることができる効果もある。
基板ホットエレクトロンによる書込みは、周辺回路を構
成するトランジスタに大きな電圧を印加することなく達
成することができる。チャネルホットエレクトロンの注
入による書込み時には、メモリセルの基板電位を安定さ
せることができる効果もある。
【００１４】
【実施例】以下、図面を参照しながら、本発明の不揮発
性半導体記憶装置について詳細に説明する。図１は、本
発明の一実施例に係わるフラッシュＥＥＰＲＯＭの主要
部を示すものである。図１において、２０１は、メモリ
セルＭＣが形成される領域、２０２は、メモリセルＭＣ
の周辺に形成される回路（以下、周辺回路）を構成する
トランジスタＴＲ（Ｐ），ＴＲ（Ｎ）が形成される領域
である。
性半導体記憶装置について詳細に説明する。図１は、本
発明の一実施例に係わるフラッシュＥＥＰＲＯＭの主要
部を示すものである。図１において、２０１は、メモリ
セルＭＣが形成される領域、２０２は、メモリセルＭＣ
の周辺に形成される回路（以下、周辺回路）を構成する
トランジスタＴＲ（Ｐ），ＴＲ（Ｎ）が形成される領域
である。
【００１５】メモリセルＭＣは、Ｐ型半導体基板２００
上に形成されている。周辺回路を構成するＰ型ＭＯＳト
ランジスタＴＲ（Ｐ）は、Ｎ型ウエル２０３内に形成さ
れている。Ｎ型ウエル２０３は、半導体基板２００の表
面領域に形成されている。また、周辺回路を構成するＮ
型ＭＯＳトランジスタＴＲ（Ｎ）は、Ｐ型ウエル２０４
内に形成されている。Ｐ型ウエル２０４は、Ｎ型ウエル
２０５内に形成されている。Ｎ型ウエル２０５は、半導
体基板２００の表面領域に形成されている。従って、Ｐ
型ウエル２０４は、半導体基板２００と電気的に分離さ
れている。
上に形成されている。周辺回路を構成するＰ型ＭＯＳト
ランジスタＴＲ（Ｐ）は、Ｎ型ウエル２０３内に形成さ
れている。Ｎ型ウエル２０３は、半導体基板２００の表
面領域に形成されている。また、周辺回路を構成するＮ
型ＭＯＳトランジスタＴＲ（Ｎ）は、Ｐ型ウエル２０４
内に形成されている。Ｐ型ウエル２０４は、Ｎ型ウエル
２０５内に形成されている。Ｎ型ウエル２０５は、半導
体基板２００の表面領域に形成されている。従って、Ｐ
型ウエル２０４は、半導体基板２００と電気的に分離さ
れている。
【００１６】図２及び図３は、図１のフラッシュＥＥＰ
ＲＯＭにおける各モ−ド（読出し、書込み又は消去）で
のメモリセルのバイアスの状態を示すものである。な
お、図２は、図１のメモリセルＭＣのみを取り出して示
すものであり、図３は、読出し、書込み又は消去時のメ
モリセルのバイアスの状態を示すものである。
ＲＯＭにおける各モ−ド（読出し、書込み又は消去）で
のメモリセルのバイアスの状態を示すものである。な
お、図２は、図１のメモリセルＭＣのみを取り出して示
すものであり、図３は、読出し、書込み又は消去時のメ
モリセルのバイアスの状態を示すものである。
【００１７】本発明の特徴は、メモリセルの基板電位Ｖ
ｓｕｂを各モ−ドによって可変としている点にある。つ
まり、デ−タの読出し及び書込み時には、従来と同様
に、基板電位Ｖｓｕｂを０Ｖ（接地電位）とする。ま
た、メモリセルのソ−ス電位Ｖｓ、ゲ−ト電位Ｖｇ、ド
レイン電位Ｖｄについても、従来と同様に、所定の値に
設定する。
ｓｕｂを各モ−ドによって可変としている点にある。つ
まり、デ−タの読出し及び書込み時には、従来と同様
に、基板電位Ｖｓｕｂを０Ｖ（接地電位）とする。ま
た、メモリセルのソ−ス電位Ｖｓ、ゲ−ト電位Ｖｇ、ド
レイン電位Ｖｄについても、従来と同様に、所定の値に
設定する。
【００１８】デ−タの消去時には、メモリセルの基板電
位Ｖｓｕｂは、正電位ＶＡとする。また、メモリセルの
ソ−ス電位Ｖｓは、ＶＡ＋ＶＢ（正電位）とし、ゲ−ト
電位Ｖｇは、−ＶＣ（負電位）とする。なお、メモリセ
ルのドレイン電位Ｖｄは、従来と同様に、フロ−ティン
グである。
位Ｖｓｕｂは、正電位ＶＡとする。また、メモリセルの
ソ−ス電位Ｖｓは、ＶＡ＋ＶＢ（正電位）とし、ゲ−ト
電位Ｖｇは、−ＶＣ（負電位）とする。なお、メモリセ
ルのドレイン電位Ｖｄは、従来と同様に、フロ−ティン
グである。
【００１９】このようなデ−タの消去時におけるバイア
ス状態は、基板電位Ｖｓｕｂを基準とすると、メモリセ
ルのソ−ス電位Ｖｓは、ＶＢであり、ゲ−ト電位Ｖｇ
は、−ＶＡ−ＶＣである。従って、本発明におけるメモ
リセルのバイアス状態は、従来と等価であるが、ＶＡ〜
ＶＣを所定の値に設定することにより、周辺回路を構成
するトランジスタに印加される電圧ストレスを緩和する
ことができる。
ス状態は、基板電位Ｖｓｕｂを基準とすると、メモリセ
ルのソ−ス電位Ｖｓは、ＶＢであり、ゲ−ト電位Ｖｇ
は、−ＶＡ−ＶＣである。従って、本発明におけるメモ
リセルのバイアス状態は、従来と等価であるが、ＶＡ〜
ＶＣを所定の値に設定することにより、周辺回路を構成
するトランジスタに印加される電圧ストレスを緩和する
ことができる。
【００２０】基板電位Ｖｓｕｂを発生させる回路として
は、図４及び図５に示すものが考えられる。例えば図４
に示すように、基板電位Ｖｓｕｂ（＝ＶＡ）を電源電位
ＶＣＣ（＝５Ｖ）とすることができる。この場合、ソ−
ス電位Ｖｓ（＝ＶＡ＋ＶＢ）は、電源電位ＶＰＰ（＝１
２Ｖ）か、又は電源電位ＶＰＰを降圧した所定の電位と
することができる。
は、図４及び図５に示すものが考えられる。例えば図４
に示すように、基板電位Ｖｓｕｂ（＝ＶＡ）を電源電位
ＶＣＣ（＝５Ｖ）とすることができる。この場合、ソ−
ス電位Ｖｓ（＝ＶＡ＋ＶＢ）は、電源電位ＶＰＰ（＝１
２Ｖ）か、又は電源電位ＶＰＰを降圧した所定の電位と
することができる。
【００２１】また、例えば図５に示すように、基板電位
Ｖｓｕｂ（＝ＶＡ）を電源電位ＶＰＰ（＝１２Ｖ）とす
ることができる。この場合は、後述するチャネル消去を
行うのに好都合である。
Ｖｓｕｂ（＝ＶＡ）を電源電位ＶＰＰ（＝１２Ｖ）とす
ることができる。この場合は、後述するチャネル消去を
行うのに好都合である。
【００２２】ところで、デ−タの消去時において、基板
の内部で発生させた正の電位をメモリセルの基板電位と
するには、他に、以下の方法が考えられる。即ち、当該
メモリセルを、基板内のＰ型ウエルに形成し、当該Ｐ型
ウエルの電位をメモリセルの基板電位とするものであ
る。しかし、この方法では、以下の問題点がある。
の内部で発生させた正の電位をメモリセルの基板電位と
するには、他に、以下の方法が考えられる。即ち、当該
メモリセルを、基板内のＰ型ウエルに形成し、当該Ｐ型
ウエルの電位をメモリセルの基板電位とするものであ
る。しかし、この方法では、以下の問題点がある。
【００２３】ａ． デ−タの書込み時の基板電位（ウエ
ル電位）が不安定となる。即ち、デ−タの書込み時に
は、図６に示すように、ドレイン付近の空乏層によって
電子が加速されるため、当該ドレイン付近では、電子−
正孔対が多量に発生する。この電子１１の一部は、ゲ−
ト電流としてフロ−ティングゲ−トへ注入され、閾値の
変化によりデ−タの書込みが行われる。しかし、正孔１
２は、基板電流としてＰ型ウエル１３に流れ出す。この
正孔１２は、当該ウェル１３の電位を与えるコンタクト
部１４から排出されるが、このコンタクト部１４は、ウ
エル１３上に平面的に形成される。従って、メモリセル
ＭＣとコンタクト部１４の距離が大きい場合、ウエル１
３の抵抗により、デ−タの書込み時における基板電位
（ウエル電位）が不安定となる。
ル電位）が不安定となる。即ち、デ−タの書込み時に
は、図６に示すように、ドレイン付近の空乏層によって
電子が加速されるため、当該ドレイン付近では、電子−
正孔対が多量に発生する。この電子１１の一部は、ゲ−
ト電流としてフロ−ティングゲ−トへ注入され、閾値の
変化によりデ−タの書込みが行われる。しかし、正孔１
２は、基板電流としてＰ型ウエル１３に流れ出す。この
正孔１２は、当該ウェル１３の電位を与えるコンタクト
部１４から排出されるが、このコンタクト部１４は、ウ
エル１３上に平面的に形成される。従って、メモリセル
ＭＣとコンタクト部１４の距離が大きい場合、ウエル１
３の抵抗により、デ−タの書込み時における基板電位
（ウエル電位）が不安定となる。
【００２４】ｂ． デ−タの消去時の基板電位（ウエル
電位）が不安定となる。即ち、デ−タの消去時には、メ
モリセルのソ−ス側からいわゆるバンド間電流が流れ
る。このバンド間電流は、大規模な単位（例えば１メガ
バイト）でデ−タの消去を行うときには、数十ｍＡとい
う大きなものとなる。従って、メモリセルがＰウエル中
にある場合、上記ａの理由と同様の理由により、デ−タ
の消去時における基板電位（ウエル電位）が不安定とな
る。
電位）が不安定となる。即ち、デ−タの消去時には、メ
モリセルのソ−ス側からいわゆるバンド間電流が流れ
る。このバンド間電流は、大規模な単位（例えば１メガ
バイト）でデ−タの消去を行うときには、数十ｍＡとい
う大きなものとなる。従って、メモリセルがＰウエル中
にある場合、上記ａの理由と同様の理由により、デ−タ
の消去時における基板電位（ウエル電位）が不安定とな
る。
【００２５】これに対し、本発明では、例えば図７に示
すように、Ｐ型半導体基板１０をメタルバックとするこ
とにより、基板（チップ）１０の裏面から基板電位Ｖｓ
ｕｂを安定して供給することができる。従って、上記
ａ，ｂに示すような基板電位が不安定となるという欠点
がない。
すように、Ｐ型半導体基板１０をメタルバックとするこ
とにより、基板（チップ）１０の裏面から基板電位Ｖｓ
ｕｂを安定して供給することができる。従って、上記
ａ，ｂに示すような基板電位が不安定となるという欠点
がない。
【００２６】また、基板電位Ｖｓｕｂは、上記図４及び
図５に示すように、電源電位ＶＣＣ（＝５Ｖ）又は電源
電位ＶＰＰ（＝１２Ｖ）とすることができる。従って、
十分な電流供給能力があり、安定した基板電位Ｖｓｕｂ
を得ることが可能である。
図５に示すように、電源電位ＶＣＣ（＝５Ｖ）又は電源
電位ＶＰＰ（＝１２Ｖ）とすることができる。従って、
十分な電流供給能力があり、安定した基板電位Ｖｓｕｂ
を得ることが可能である。
【００２７】上述のように、本発明では、メモリセルを
基板上に形成し、メタルバックとすることにより、デ−
タの書込み又は消去時における基板電位を安定させるこ
とができる。また、本発明では、さらに以下の点におい
て効果を有する。
基板上に形成し、メタルバックとすることにより、デ−
タの書込み又は消去時における基板電位を安定させるこ
とができる。また、本発明では、さらに以下の点におい
て効果を有する。
【００２８】ａ． チャネル消去 チャネル消去は、メモリセルのコントロ−ルゲ−トとチ
ャネル（基板）間に高電圧を印加して、デ−タを消去す
る方法である。メモリセルをＰ型ウエル内に形成し、当
該Ｐ型ウエルを接地電位とする場合には、メモリセルの
周辺のトランジスタで約−２０Ｖの電位を発生させ、当
該メモリセルのコントロ−ルゲ−トに与える必要があ
る。しかし、図８に示すように、上記図１の構成によれ
ば、基板電位Ｖｓｕｂを電源電位ＶＰＰ（＝１２Ｖ）に
設定することで、メモリセルのコントロ−ルゲ−トに
は、−１０Ｖ程度の電位（Ｖｇ）を与えれば足りる。従
って、素子の微細化に貢献できる。なお、ソ−ス／ドレ
インの電位（Ｖｓ，Ｖｄ）はフロ−ティングである。
ャネル（基板）間に高電圧を印加して、デ−タを消去す
る方法である。メモリセルをＰ型ウエル内に形成し、当
該Ｐ型ウエルを接地電位とする場合には、メモリセルの
周辺のトランジスタで約−２０Ｖの電位を発生させ、当
該メモリセルのコントロ−ルゲ−トに与える必要があ
る。しかし、図８に示すように、上記図１の構成によれ
ば、基板電位Ｖｓｕｂを電源電位ＶＰＰ（＝１２Ｖ）に
設定することで、メモリセルのコントロ−ルゲ−トに
は、−１０Ｖ程度の電位（Ｖｇ）を与えれば足りる。従
って、素子の微細化に貢献できる。なお、ソ−ス／ドレ
インの電位（Ｖｓ，Ｖｄ）はフロ−ティングである。
【００２９】ｂ． 基板ホットエレクトロンによる一括
書込み チャネルのドレイン近傍にホットエレクトロンを発生さ
せるデ−タの書込みは、上述（例えば図６参照）のよう
に、書込み時の基板電流が大きいため、多バイト（〜数
Ｋビット以上）のメモリセルの同時書込みが不可能であ
る。これは、書込み時に流れるチャネル電流に比べてゲ
−ト電流が非常に小さい（電子のフロ−ティングゲ−ト
への注入効率が悪い）ためである。また、電子の注入効
率が悪いことは、消去前の書込み時間が長くなるという
欠点がある他、消去／書込みサイクルテスト（スクリ−
ニング）に要する時間を増大させるため、信頼性テスト
を行う上での問題点である。
書込み チャネルのドレイン近傍にホットエレクトロンを発生さ
せるデ−タの書込みは、上述（例えば図６参照）のよう
に、書込み時の基板電流が大きいため、多バイト（〜数
Ｋビット以上）のメモリセルの同時書込みが不可能であ
る。これは、書込み時に流れるチャネル電流に比べてゲ
−ト電流が非常に小さい（電子のフロ−ティングゲ−ト
への注入効率が悪い）ためである。また、電子の注入効
率が悪いことは、消去前の書込み時間が長くなるという
欠点がある他、消去／書込みサイクルテスト（スクリ−
ニング）に要する時間を増大させるため、信頼性テスト
を行う上での問題点である。
【００３０】そこで、基板ホットエレクトロンによる一
括書込みが検討されている。基板ホットエレクトロンに
よる一括書込みは、メモリセルのコントロ−ルゲ−トと
基板の間に大きな電圧を印加し、ソ−ス／ドレインには
中間レベルの電位を与えて、チャネルを形成し、デ−タ
の書込みを行うものである。この方法では、基板とチャ
ネルの間の空乏層で加速された電子の一部が、ゲ−ト酸
化膜の障壁を飛び越えて、フロ−ティングゲ−トに注入
される。
括書込みが検討されている。基板ホットエレクトロンに
よる一括書込みは、メモリセルのコントロ−ルゲ−トと
基板の間に大きな電圧を印加し、ソ−ス／ドレインには
中間レベルの電位を与えて、チャネルを形成し、デ−タ
の書込みを行うものである。この方法では、基板とチャ
ネルの間の空乏層で加速された電子の一部が、ゲ−ト酸
化膜の障壁を飛び越えて、フロ−ティングゲ−トに注入
される。
【００３１】基板ホットエレクトロンによる一括書込み
は、チャネルホットエレクトロンの注入に比べて、電子
のフロ−ティングゲ−トへの注入効率η（η＝ゲ−ト電
流／基板電流）が良くなる点に特徴がある。従って、数
多くのメモルセルに対して、一度に同時書込みが行え、
消去／書込みサイクルテスト（スクリ−ニング）に要す
る時間や消去前書込みの時間の短縮に貢献できる。
は、チャネルホットエレクトロンの注入に比べて、電子
のフロ−ティングゲ−トへの注入効率η（η＝ゲ−ト電
流／基板電流）が良くなる点に特徴がある。従って、数
多くのメモルセルに対して、一度に同時書込みが行え、
消去／書込みサイクルテスト（スクリ−ニング）に要す
る時間や消去前書込みの時間の短縮に貢献できる。
【００３２】本発明によれば、図８に示すようなバイア
ス状態を制御することにより、基板ホットエレクトロン
による一括書込みを実現できる。即ち、メモリセルのコ
ントロ−ルゲ−ト電位Ｖｇを例えば１０Ｖ（電源電位Ｖ
ＰＰから生成したもの）、基板電位Ｖｓｕｂを例えば−
１０Ｖ（基板内部で生成したもの）、ソ−ス／ドレイン
の電位Ｖｓ，Ｖｄを０Ｖ（接地電位）にすれば、周辺回
路を構成するトランジスタに印加される電圧が１０Ｖ程
度に抑えられ、かつ、基板ホットエレクトロンによる一
括書込みが行える。なお、非書込みのメモリセルのゲ−
ト電位Ｖｇは、０Ｖ（接地電位）とする。
ス状態を制御することにより、基板ホットエレクトロン
による一括書込みを実現できる。即ち、メモリセルのコ
ントロ−ルゲ−ト電位Ｖｇを例えば１０Ｖ（電源電位Ｖ
ＰＰから生成したもの）、基板電位Ｖｓｕｂを例えば−
１０Ｖ（基板内部で生成したもの）、ソ−ス／ドレイン
の電位Ｖｓ，Ｖｄを０Ｖ（接地電位）にすれば、周辺回
路を構成するトランジスタに印加される電圧が１０Ｖ程
度に抑えられ、かつ、基板ホットエレクトロンによる一
括書込みが行える。なお、非書込みのメモリセルのゲ−
ト電位Ｖｇは、０Ｖ（接地電位）とする。
【００３３】
【発明の効果】以上、説明したように、本発明の不揮発
性半導体記憶装置によれば、次のような効果を奏する。
メモルセルを基板中に形成し、当該周辺回路を構成する
ランジスタを基板に形成されたウエル中に形成すること
で、例えば当該基板をメタルバックとし、基板電位を可
変させることができる。従って、デ−タの消去時に、例
えば基板電位Ｖｓｕｂを５Ｖに設定し、ソ−ス電位Ｖｓ
を１０Ｖに設定すれば、ゲ−ト電位Ｖｇは、−５Ｖ程度
で足りることになる。つまり、このゲ−ト電位Ｖｇ（負
電位＝−５Ｖ）を周辺回路で発生させればよく、当該周
辺回路のトランジスタに印加される電圧ストレスは従来
よりも小さくなる。
性半導体記憶装置によれば、次のような効果を奏する。
メモルセルを基板中に形成し、当該周辺回路を構成する
ランジスタを基板に形成されたウエル中に形成すること
で、例えば当該基板をメタルバックとし、基板電位を可
変させることができる。従って、デ−タの消去時に、例
えば基板電位Ｖｓｕｂを５Ｖに設定し、ソ−ス電位Ｖｓ
を１０Ｖに設定すれば、ゲ−ト電位Ｖｇは、−５Ｖ程度
で足りることになる。つまり、このゲ−ト電位Ｖｇ（負
電位＝−５Ｖ）を周辺回路で発生させればよく、当該周
辺回路のトランジスタに印加される電圧ストレスは従来
よりも小さくなる。
【００３４】また、本発明の構造を用いれば、チャネル
消去や基板ホットエレクトロンによる書込みを、周辺回
路を構成するトランジスタに大きな電圧ストレスを印加
することなく達成することが可能である。一方、チャネ
ルホットエレクトロンの注入による書込み時にも、メモ
リセルの基板電位を安定させることができる効果があ
る。従って、素子の微細化、高性能化に貢献できる。
消去や基板ホットエレクトロンによる書込みを、周辺回
路を構成するトランジスタに大きな電圧ストレスを印加
することなく達成することが可能である。一方、チャネ
ルホットエレクトロンの注入による書込み時にも、メモ
リセルの基板電位を安定させることができる効果があ
る。従って、素子の微細化、高性能化に貢献できる。
【図１】本発明の一実施例に係わる不揮発性半導体記憶
装置を示す断面図。
装置を示す断面図。
【図２】図１のメモリセルのみ取り出して示す断面図。
【図３】図２のメモリセルの各モ−ドでのバイアス状態
を示す図、
を示す図、
【図４】基板電位Ｖｓｕｂを発生させる回路を示す図。
【図５】基板電位Ｖｓｕｂを発生させる回路を示す図。
【図６】ウェルにメモリセルを形成した場合の断面図。
【図７】基板にメモリセルを形成した場合の断面図。
【図８】書込み及び消去時におけるメモリセルのバイア
ス状態の一例を示す図。
ス状態の一例を示す図。
【図９】従来における各モ−ドでのバイアス状態を示す
図、
図、
【図１０】従来の消去時のゲ−ト電位（負電位）を発生
させる回路の一例を示す図。
させる回路の一例を示す図。
１１ …電子、 １２ …正孔、 １０，２００ …Ｐ型半導体基板、 ２０１ …メモリセルが形成される領域、 ２０２ …周辺回路が形成される領域、 ２０３ …Ｎ型ウェル、 １３，２０４ …Ｐ型ウェル、 ２０５ …Ｎ型ウェル。
Claims (4)
- 【請求項１】 第一導電型の半導体基板と、前記半導体
基板の表面領域に形成される第二導電型の第一及び第二
のウェルと、前記第二のウェル内に形成される第一導電
型の第三のウェルとを有し、さらに前記半導体基板上に
形成されるメモリセルと、前記第一のウェル上に形成さ
れ、周辺回路を構成する第一導電型のトランジスタと、
前記第三のウェル上に形成され、周辺回路を構成する第
二導電型のトランジスタと、前記半導体基板の電位並び
に前記メモリセルのソ−ス／ドレイン及びコントロ−ル
ゲ−トの電位を制御する手段とを有することを特徴とす
る積層ゲ−ト構造の不揮発性半導体記憶装置。 - 【請求項２】 請求項１に記載の不揮発性半導体記憶装
置において、前記手段は、デ−タの消去を行う際に、前
記半導体基板には第一の電源電位ＶＣＣ（正電位）を与
え、前記メモリセルのソ−スには第二の電源電位ＶＰＰ
を降圧した所定の正電位を与え、前記メモリセルのコン
トロ−ルゲ−トには所定の負電位を与えることを特徴と
する積層ゲ−ト構造の不揮発性半導体記憶装置。 - 【請求項３】 請求項１に記載の不揮発性半導体記憶装
置において、前記手段は、デ−タの消去を行う際に、前
記半導体基板には電源電位ＶＰＰ（正電位）を与え、前
記メモリセルのコントロ−ルゲ−トには所定の負電位を
与えることを特徴とする積層ゲ−ト構造の不揮発性半導
体記憶装置。 - 【請求項４】 請求項１に記載の不揮発性半導体記憶装
置において、前記手段は、デ−タの書込みを行う際に、
前記半導体基板には所定の負電位を与え、前記メモリセ
ルのソ−ス／ドレインには所定の電位を与え、前記メモ
リセルのコントロ−ルゲ−トには所定の正電位を与える
ことを特徴とする積層ゲ−ト構造の不揮発性半導体記憶
装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5126588A JP2839819B2 (ja) | 1993-05-28 | 1993-05-28 | 不揮発性半導体記憶装置 |
| KR1019940011664A KR0167875B1 (ko) | 1993-05-28 | 1994-05-27 | 불휘발성 반도체 기억장치 |
| US08/332,493 US5438542A (en) | 1993-05-28 | 1994-10-31 | Nonvolatile semiconductor memory device |
| US08/436,563 US5600592A (en) | 1993-05-28 | 1995-05-08 | Nonvolatile semiconductor memory device having a word line to which a negative voltage is applied |
| US08/744,821 US5875129A (en) | 1993-05-28 | 1996-11-06 | Nonvolatile semiconductor memory device including potential generating circuit |
| US09/228,278 US6011723A (en) | 1993-05-28 | 1999-01-11 | Nonvolatile semiconductor memory device including a circuit for providing a boosted potential |
| US09/468,316 US6151252A (en) | 1993-05-28 | 1999-12-21 | Nonvolatile semiconductor memory device |
| US09/708,471 US6324100B1 (en) | 1993-05-28 | 2000-11-09 | Nonvolatile semiconductor memory device |
| US09/978,252 US6529414B2 (en) | 1993-05-28 | 2001-10-17 | Nonvolatile semiconductor memory device including a circuit for providing a boosted potential |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5126588A JP2839819B2 (ja) | 1993-05-28 | 1993-05-28 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06338617A true JPH06338617A (ja) | 1994-12-06 |
| JP2839819B2 JP2839819B2 (ja) | 1998-12-16 |
Family
ID=14938899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5126588A Expired - Lifetime JP2839819B2 (ja) | 1993-05-28 | 1993-05-28 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (7) | US5438542A (ja) |
| JP (1) | JP2839819B2 (ja) |
| KR (1) | KR0167875B1 (ja) |
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