JP2867267B2 - 半導体不揮発性メモリとその動作方法 - Google Patents
半導体不揮発性メモリとその動作方法Info
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- JP2867267B2 JP2867267B2 JP1130570A JP13057089A JP2867267B2 JP 2867267 B2 JP2867267 B2 JP 2867267B2 JP 1130570 A JP1130570 A JP 1130570A JP 13057089 A JP13057089 A JP 13057089A JP 2867267 B2 JP2867267 B2 JP 2867267B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュータなどの電子機器に用いられ
ている半導体不揮発性メモリに関する。
ている半導体不揮発性メモリに関する。
この発明は、浮遊ゲート型の電気的消去可能な半導体
不揮発性メモリにおいて、チャネルホットエレクトロン
注入を、基板とドレイン領域との接合部より離れたチャ
ネル表面で行うとともに、ドレイン領域上にトンネル絶
縁膜を設け、さらに、ドレイン領域を薄い濃度で形成す
ることにより、ドレイン領域を消去端子として用いて、
単一電源の電気的消去可能な半導体不揮発性メモリを可
能にしたものである。
不揮発性メモリにおいて、チャネルホットエレクトロン
注入を、基板とドレイン領域との接合部より離れたチャ
ネル表面で行うとともに、ドレイン領域上にトンネル絶
縁膜を設け、さらに、ドレイン領域を薄い濃度で形成す
ることにより、ドレイン領域を消去端子として用いて、
単一電源の電気的消去可能な半導体不揮発性メモリを可
能にしたものである。
従来、第２図に示すように、Ｐ型のシリコン基板１の
表面に互いに間隔を置いてN+型のソース領域２及びドレ
イン領域３が形成され、さらに、ソース領域２とドレイ
ン領域３との間に基板１の表面であるチャネル領域上に
トンネル絶縁膜８を介して浮遊ゲート電極９及び制御ゲ
ート電極11が形成されている電気的消去可能な半導体不
揮発性メモリが知られている。例えば、V.N.Kynett eta
l“An In−System Reprogrammable 32k×8CMOS Flash M
emory"IEEE Journal of Solid−State Circuits,vol.2
3,No5,1988 pp1157−1163に記載されている。
表面に互いに間隔を置いてN+型のソース領域２及びドレ
イン領域３が形成され、さらに、ソース領域２とドレイ
ン領域３との間に基板１の表面であるチャネル領域上に
トンネル絶縁膜８を介して浮遊ゲート電極９及び制御ゲ
ート電極11が形成されている電気的消去可能な半導体不
揮発性メモリが知られている。例えば、V.N.Kynett eta
l“An In−System Reprogrammable 32k×8CMOS Flash M
emory"IEEE Journal of Solid−State Circuits,vol.2
3,No5,1988 pp1157−1163に記載されている。
しかし、従来の半導体不揮発性メモリは、書き込み時
においては、チャネル長のバラツキが大きいために電源
電圧でのホットエレクトロン注入が困難であり、消去時
においては、ソース領域２に高電圧を印加して浮遊ゲー
ト電極９から電子を抜いた後、メモリが常にON状態にな
ってしまう欠点があった。また、読み出しにおいては、
チャネル長が短くなった場合、読み出し時のソフトライ
トが生じる欠点もあった。
においては、チャネル長のバラツキが大きいために電源
電圧でのホットエレクトロン注入が困難であり、消去時
においては、ソース領域２に高電圧を印加して浮遊ゲー
ト電極９から電子を抜いた後、メモリが常にON状態にな
ってしまう欠点があった。また、読み出しにおいては、
チャネル長が短くなった場合、読み出し時のソフトライ
トが生じる欠点もあった。
そこで、この発命は従来のこのような欠点を解決する
ために、安定して電源電圧で書き込み及び消去ができ、
さらに、消去後、非選択のメモリはOFF状態にすること
ができ、読み出し時においても、ソフトライトのない半
導体不揮発性メモリを得ることを目的としている。
ために、安定して電源電圧で書き込み及び消去ができ、
さらに、消去後、非選択のメモリはOFF状態にすること
ができ、読み出し時においても、ソフトライトのない半
導体不揮発性メモリを得ることを目的としている。
上記問題点を解決するために、この発明はチャネル領
域を、浮遊ゲート電極で制御される第１及び第３のチャ
ネル領域と、選択ゲート電極で制御される第２のチャネ
ル領域で構成するとともに、ホットエレクトロン注入書
き込みを、第２のチャネル領域と第３のチャネル領域と
の間で行うことにより、電源電圧での書き込みを可能に
した。また、ドレイン領域を薄いドレイン領域にするこ
とにより、読み出し時のソフトライトを防いだ。
域を、浮遊ゲート電極で制御される第１及び第３のチャ
ネル領域と、選択ゲート電極で制御される第２のチャネ
ル領域で構成するとともに、ホットエレクトロン注入書
き込みを、第２のチャネル領域と第３のチャネル領域と
の間で行うことにより、電源電圧での書き込みを可能に
した。また、ドレイン領域を薄いドレイン領域にするこ
とにより、読み出し時のソフトライトを防いだ。
以下に、この発明の実施例を図面に基づいて説明す
る。第１図は本発明の半導体不揮発性メモリの第１実施
例の断面図である。Ｐ型シリコン基板１（言うまでもな
いが、Ｐ型シリコン薄膜でもよい）の表面に互いに間隔
を置いて設けられたN+型のソース領域２及びドレイン領
域３が設けられている。ソース領域２とドレイン領域３
との間のシリコン基板１の表面であるチャネル領域は、
ソース領域２側から、第１のチャネル領域、第２のチャ
ネル領域、第３のチャネル領域の順に電気的に直列に接
続して形成されている。第１のチャネル領域の上には、
第１のゲート絶縁膜５を介して浮遊ゲート電極９が形成
されている。また、第２のチャネル領域上には、第２の
ゲート絶縁膜６を介して選択ゲート電極13が形成されて
いる。
る。第１図は本発明の半導体不揮発性メモリの第１実施
例の断面図である。Ｐ型シリコン基板１（言うまでもな
いが、Ｐ型シリコン薄膜でもよい）の表面に互いに間隔
を置いて設けられたN+型のソース領域２及びドレイン領
域３が設けられている。ソース領域２とドレイン領域３
との間のシリコン基板１の表面であるチャネル領域は、
ソース領域２側から、第１のチャネル領域、第２のチャ
ネル領域、第３のチャネル領域の順に電気的に直列に接
続して形成されている。第１のチャネル領域の上には、
第１のゲート絶縁膜５を介して浮遊ゲート電極９が形成
されている。また、第２のチャネル領域上には、第２の
ゲート絶縁膜６を介して選択ゲート電極13が形成されて
いる。
また、第３のチャネル領域上には、第３のゲート絶縁
膜７を介して浮遊ゲート電極９が設けられている。さら
に、浮遊ゲート電極９の上には、制御ゲート絶縁膜10を
介して制御ゲート電極11が設けられている。制御ゲート
電極11は、浮遊ゲート電極９と強く容量結合しており、
制御ゲート電極11へ電圧を印加することにより、浮遊ゲ
ート電極９の電位を制御する機能を有する。また、ドレ
イン領域３と浮遊ゲート電極９との間の一部の絶縁膜
は、トンネル電流を流すトンネル絶縁膜が形成されてい
る。さらに、ドレイン領域３を囲むようにして、濃度が
薄いN-型ドレイン領域４が形成されている。メモリを小
さくするために、一般にはN+型のソース領域２及びドレ
イン領域3,さらにN-ドレイン領域４は、浮遊ゲート電極
９に対して自己整合的に形成される。また、浮遊ゲート
電極９及び制御ゲート電極11は、その間の容量結合のバ
ラツキを小さくするために、制御ゲート電極11をマスク
にして浮遊ゲート電極９を加工した方が良い。また、ト
ンネル絶縁膜は、保持特性及びプログラム電圧の最適化
の点で、80〜120Åの二酸化シリコン膜が適している。
膜７を介して浮遊ゲート電極９が設けられている。さら
に、浮遊ゲート電極９の上には、制御ゲート絶縁膜10を
介して制御ゲート電極11が設けられている。制御ゲート
電極11は、浮遊ゲート電極９と強く容量結合しており、
制御ゲート電極11へ電圧を印加することにより、浮遊ゲ
ート電極９の電位を制御する機能を有する。また、ドレ
イン領域３と浮遊ゲート電極９との間の一部の絶縁膜
は、トンネル電流を流すトンネル絶縁膜が形成されてい
る。さらに、ドレイン領域３を囲むようにして、濃度が
薄いN-型ドレイン領域４が形成されている。メモリを小
さくするために、一般にはN+型のソース領域２及びドレ
イン領域3,さらにN-ドレイン領域４は、浮遊ゲート電極
９に対して自己整合的に形成される。また、浮遊ゲート
電極９及び制御ゲート電極11は、その間の容量結合のバ
ラツキを小さくするために、制御ゲート電極11をマスク
にして浮遊ゲート電極９を加工した方が良い。また、ト
ンネル絶縁膜は、保持特性及びプログラム電圧の最適化
の点で、80〜120Åの二酸化シリコン膜が適している。
まず、本発明のメモリの読み出し方法について説明す
る。選択したいメモリに対して、選択ゲート電極13に、
第２のチャネル領域の閾値電圧より大きな電圧（一般に
は、電源電圧）を印加し制御ゲート電極11に、一定電圧
（０から電源電圧の間の値）を印加した状態でのソース
領域２をドレイン領域３との間のチャネルコンダクタン
スをモニタすることにより読み出すことができる。例え
ば、浮遊ゲート電極９に電子が書き込まれた状態で、チ
ャネルコンダクタンスは低い。逆に、浮遊ゲート電極９
から電子が抜き取られ、消去された場合は、チャネルコ
ンダクタンスは大きくなる。ソース領域２とドレイン領
域３との間のチャネル領域に、浮遊ゲート電極９の電位
で制御される第１のチャネル領域と第３のチャネル領域
が電気的に直列に配置されているためである。非選択の
メモリにおいては、選択ゲート電極13の下の第２のチャ
ネル領域をOFFするようにすることにより、無駄な電流
は流れない。即ち、非選択のメモリは常にOFFであり、
選択されたメモリは浮遊ゲート電極９の電位によってチ
ャネルコンダクタンスが変化することにより情報を読み
出される。また、ドレイン領域３は薄いドレイン領域４
で囲まれているために、読み出し時のホットエレクトロ
ン発生率は非常に低い。従って、読み出し時のソフトラ
イトは少ないために、読み出し時のドレイン領域３への
印加電圧（読み出しドレイン領域電圧）を電源電圧まで
高くすることができる。
る。選択したいメモリに対して、選択ゲート電極13に、
第２のチャネル領域の閾値電圧より大きな電圧（一般に
は、電源電圧）を印加し制御ゲート電極11に、一定電圧
（０から電源電圧の間の値）を印加した状態でのソース
領域２をドレイン領域３との間のチャネルコンダクタン
スをモニタすることにより読み出すことができる。例え
ば、浮遊ゲート電極９に電子が書き込まれた状態で、チ
ャネルコンダクタンスは低い。逆に、浮遊ゲート電極９
から電子が抜き取られ、消去された場合は、チャネルコ
ンダクタンスは大きくなる。ソース領域２とドレイン領
域３との間のチャネル領域に、浮遊ゲート電極９の電位
で制御される第１のチャネル領域と第３のチャネル領域
が電気的に直列に配置されているためである。非選択の
メモリにおいては、選択ゲート電極13の下の第２のチャ
ネル領域をOFFするようにすることにより、無駄な電流
は流れない。即ち、非選択のメモリは常にOFFであり、
選択されたメモリは浮遊ゲート電極９の電位によってチ
ャネルコンダクタンスが変化することにより情報を読み
出される。また、ドレイン領域３は薄いドレイン領域４
で囲まれているために、読み出し時のホットエレクトロ
ン発生率は非常に低い。従って、読み出し時のソフトラ
イトは少ないために、読み出し時のドレイン領域３への
印加電圧（読み出しドレイン領域電圧）を電源電圧まで
高くすることができる。
次に本発明のメモリの書き込み方法について説明す
る。ソース領域２を基板１と同電位にし、ドレイン領域
３に電源電圧を印加する。さらに、制御ゲート電極11に
約10V程度の高電圧を印加する。選択ゲート電極13に
は、第２のチャネル領域が弱く反転するような電圧を印
加する。制御ゲート電極11に高電圧を印加して浮遊ゲー
トの電極の電位を高くすることにより、第１のチャネル
領域及び第３のチャネル領域は強く反転し、その結果、
第１のチャネル領域の表面電位は、ソース領域２と同電
位になり、第３のチャネル領域の電位は、ドレイン３の
電位である電源電圧と同じ電位になる。第２のチャネル
領域は、第１及び第３のチャネル領域に比べ弱く反転し
ているので、ドレイン領域３に印加された電源電圧は、
第２のチャネル領域と第３のチャネル領域との交点に形
成されるピンチオフ点に加わる。従って、第２のチャネ
ル領域と第３のチャネル領域との交点に大きな表面電位
差が形成され、多くのホットエレクトロンが発生する。
発生したホットエレクトロンの一部は、第３のゲート絶
縁膜の電界に沿って浮遊ゲート電極９へと注入される。
本発明のメモリにおいては、第２のチャネル領域のチャ
ネル長Ｌが１μｍ以上であっても、電源電圧以下でのド
レイン電圧で書き込みができる。第３図は、書き込みに
必要な最低ドレインプログラム電圧VdpminのＬ依存性を
示した図である。チャネル長が１μｍより長い場合で
も、4Vと低いドレイン電圧で書き込みができる。従っ
て、チャネル長Ｌが加工上バラツキが±0.2μｍと大き
くしても、電源電圧以下での書き込みができる。一方、
従来のメモリでは、第３図の曲線ａに示すようにＬ依存
性が大きく、電源電圧以下での書き込みは実用上困難で
ある。本発明のメモリにおいて、曲線ｂに示すようにＬ
依存性が小さく、ドレイン書き込み電圧が低い理由は、
ホットエレクトロンを注入する領域である第３のチャネ
ル領域のゲート絶縁膜の電解が容易に電子を注入できる
方向になっているからである。また、ホットエレクトロ
ンの発生率も、第２のチャネル領域と第３のチャネル領
域との間のピンチオフで形成しているために非常に高
い。第２のチャネル領域と第３のチャネル領域の反転の
強さの差を大きくする程、発生率は高くできる。即ち、
選択ゲート電極13には、第２のチャネル領域の閾値電圧
近傍の電圧を印加し、制御ゲート電極11には、第１及び
第３のチャネル領域が充分反転する電圧を印加する。注
入領域がドレイン領域３より離れていることも、低い電
圧のドレイン電圧で書き込みができる理由でもある。
る。ソース領域２を基板１と同電位にし、ドレイン領域
３に電源電圧を印加する。さらに、制御ゲート電極11に
約10V程度の高電圧を印加する。選択ゲート電極13に
は、第２のチャネル領域が弱く反転するような電圧を印
加する。制御ゲート電極11に高電圧を印加して浮遊ゲー
トの電極の電位を高くすることにより、第１のチャネル
領域及び第３のチャネル領域は強く反転し、その結果、
第１のチャネル領域の表面電位は、ソース領域２と同電
位になり、第３のチャネル領域の電位は、ドレイン３の
電位である電源電圧と同じ電位になる。第２のチャネル
領域は、第１及び第３のチャネル領域に比べ弱く反転し
ているので、ドレイン領域３に印加された電源電圧は、
第２のチャネル領域と第３のチャネル領域との交点に形
成されるピンチオフ点に加わる。従って、第２のチャネ
ル領域と第３のチャネル領域との交点に大きな表面電位
差が形成され、多くのホットエレクトロンが発生する。
発生したホットエレクトロンの一部は、第３のゲート絶
縁膜の電界に沿って浮遊ゲート電極９へと注入される。
本発明のメモリにおいては、第２のチャネル領域のチャ
ネル長Ｌが１μｍ以上であっても、電源電圧以下でのド
レイン電圧で書き込みができる。第３図は、書き込みに
必要な最低ドレインプログラム電圧VdpminのＬ依存性を
示した図である。チャネル長が１μｍより長い場合で
も、4Vと低いドレイン電圧で書き込みができる。従っ
て、チャネル長Ｌが加工上バラツキが±0.2μｍと大き
くしても、電源電圧以下での書き込みができる。一方、
従来のメモリでは、第３図の曲線ａに示すようにＬ依存
性が大きく、電源電圧以下での書き込みは実用上困難で
ある。本発明のメモリにおいて、曲線ｂに示すようにＬ
依存性が小さく、ドレイン書き込み電圧が低い理由は、
ホットエレクトロンを注入する領域である第３のチャネ
ル領域のゲート絶縁膜の電解が容易に電子を注入できる
方向になっているからである。また、ホットエレクトロ
ンの発生率も、第２のチャネル領域と第３のチャネル領
域との間のピンチオフで形成しているために非常に高
い。第２のチャネル領域と第３のチャネル領域の反転の
強さの差を大きくする程、発生率は高くできる。即ち、
選択ゲート電極13には、第２のチャネル領域の閾値電圧
近傍の電圧を印加し、制御ゲート電極11には、第１及び
第３のチャネル領域が充分反転する電圧を印加する。注
入領域がドレイン領域３より離れていることも、低い電
圧のドレイン電圧で書き込みができる理由でもある。
次に、本発明のメモリの消去方法について説明する。
制御ゲート電極11及び選択ゲート電極13を0Vにして、ド
レイン領域３に約15Vの高電圧を印加する。制御ゲート
電極11に0Vに印加することにより、浮遊ゲート電極９の
電位も0V程度に低くなる。従って、浮遊ゲート電極９と
ドレイン領域３との間のトンネル絶縁膜８には、ほぼ15
Vの高電圧が加わり、トンネル電流による電子が浮遊ゲ
ート電極９からドレイン領域３へ流れる。ドレイン領域
３をN-型のドレイン領域４で囲むことにより、基板１の
表面とドレイン領域３の間の接合リークを小さくでき
る。メモリを集積化したチップ内部に、昇圧回路を設
け、電源電圧から約15Vの高電圧を発生することによ
り、単一電源のメモリチップを可能にすることができ
る。N-型のドレイン領域４を設けることにより、接合リ
ークを小さくして単一電源のメモリを可能にしている。
従来のメモリの場合、ホットエレクトロン発生領域が、
ドレイン領域３近傍であるため、N-型のドレイン領域４
を設けると、ホットエレクトロン発生率が減少し、プロ
グラムドレイン電圧が増加してしまう。従って、従来の
メモリでは、N-型のドレイン領域４を設けることができ
なかった。本発明のメモリは、ホットエレクトロンの発
生領域が、第２チャネル領域と第３のチャネル領域との
間であるために、N-型のドレイン領域４を設けることが
できる。即ち、ドレイン領域３を消去端子として用いる
ことができる。従来の第２図に示したメモリと同様に、
ソース領域２のまわりに、N-型のソース領域を設けるこ
とにより、ソース領域２を消去端子として用いることが
できることは言うまでもない。本発明のメモリにおいて
は、消去後、第１チャネル領域及び第３のチャネル領域
がON状態になっても、選択ゲート電極13の下の第２のチ
ャネル領域をOFFすることにより、非選択メモリを常にO
FFにすることができる。
制御ゲート電極11及び選択ゲート電極13を0Vにして、ド
レイン領域３に約15Vの高電圧を印加する。制御ゲート
電極11に0Vに印加することにより、浮遊ゲート電極９の
電位も0V程度に低くなる。従って、浮遊ゲート電極９と
ドレイン領域３との間のトンネル絶縁膜８には、ほぼ15
Vの高電圧が加わり、トンネル電流による電子が浮遊ゲ
ート電極９からドレイン領域３へ流れる。ドレイン領域
３をN-型のドレイン領域４で囲むことにより、基板１の
表面とドレイン領域３の間の接合リークを小さくでき
る。メモリを集積化したチップ内部に、昇圧回路を設
け、電源電圧から約15Vの高電圧を発生することによ
り、単一電源のメモリチップを可能にすることができ
る。N-型のドレイン領域４を設けることにより、接合リ
ークを小さくして単一電源のメモリを可能にしている。
従来のメモリの場合、ホットエレクトロン発生領域が、
ドレイン領域３近傍であるため、N-型のドレイン領域４
を設けると、ホットエレクトロン発生率が減少し、プロ
グラムドレイン電圧が増加してしまう。従って、従来の
メモリでは、N-型のドレイン領域４を設けることができ
なかった。本発明のメモリは、ホットエレクトロンの発
生領域が、第２チャネル領域と第３のチャネル領域との
間であるために、N-型のドレイン領域４を設けることが
できる。即ち、ドレイン領域３を消去端子として用いる
ことができる。従来の第２図に示したメモリと同様に、
ソース領域２のまわりに、N-型のソース領域を設けるこ
とにより、ソース領域２を消去端子として用いることが
できることは言うまでもない。本発明のメモリにおいて
は、消去後、第１チャネル領域及び第３のチャネル領域
がON状態になっても、選択ゲート電極13の下の第２のチ
ャネル領域をOFFすることにより、非選択メモリを常にO
FFにすることができる。
第４図は、本発明の第２の実施例である半導体不揮発
性メモリの断面図である。選択ゲート電極13を下層に形
成し、その上に、浮遊ゲート電極９及び制御ゲート電極
11を順次形成する。読み出し、書き込み及び消去法は、
第１実施例と同様にできる。第４図のメモリの場合、選
択ゲート電極13の下の第２のチャネル領域のチャネル長
Ｌを選択ゲート電極巾で制御できる。第１図に示した第
１実施例のメモリにおいては、第２のチャネル領域のチ
ャネル長は、浮遊ゲート電極９の間隔によって制御され
ている。第１実施例及び第２実施例のメモリにおても、
第２のチャネル領域のチャネル長は、正確に制御され
る。また、第４図に示したメモリにおいては、制御ゲー
ト電極11と浮遊ゲート電極９との間の容量結合を大きく
することができる。
性メモリの断面図である。選択ゲート電極13を下層に形
成し、その上に、浮遊ゲート電極９及び制御ゲート電極
11を順次形成する。読み出し、書き込み及び消去法は、
第１実施例と同様にできる。第４図のメモリの場合、選
択ゲート電極13の下の第２のチャネル領域のチャネル長
Ｌを選択ゲート電極巾で制御できる。第１図に示した第
１実施例のメモリにおいては、第２のチャネル領域のチ
ャネル長は、浮遊ゲート電極９の間隔によって制御され
ている。第１実施例及び第２実施例のメモリにおても、
第２のチャネル領域のチャネル長は、正確に制御され
る。また、第４図に示したメモリにおいては、制御ゲー
ト電極11と浮遊ゲート電極９との間の容量結合を大きく
することができる。
この発明は、以上説明したように、チャネル領域を、
浮遊ゲート電極で制御される第１及び第３のチャネル領
域と、選択ゲート電極で制御される第２のチャネル領域
で構成し、ドレイン領域と浮遊ゲート電極との間にトン
ネル絶縁膜を形成し、第２のチャネル領域と第３のチャ
ネル領域との間でホットエレクトロン注入することによ
り書き込みを行い、ドレイン領域に高電圧を印加するこ
とにより、浮遊ゲート電極からドレイン領域へ電子を抜
き取る消去を行うことにより、電源電圧のみ（例えば5V
単一）で動作し、非選択メモリのリーク電流のない、さ
らに、読み出し時のソフトライトを防いだ半導体不揮発
性メモリを容易にする効果がある。
浮遊ゲート電極で制御される第１及び第３のチャネル領
域と、選択ゲート電極で制御される第２のチャネル領域
で構成し、ドレイン領域と浮遊ゲート電極との間にトン
ネル絶縁膜を形成し、第２のチャネル領域と第３のチャ
ネル領域との間でホットエレクトロン注入することによ
り書き込みを行い、ドレイン領域に高電圧を印加するこ
とにより、浮遊ゲート電極からドレイン領域へ電子を抜
き取る消去を行うことにより、電源電圧のみ（例えば5V
単一）で動作し、非選択メモリのリーク電流のない、さ
らに、読み出し時のソフトライトを防いだ半導体不揮発
性メモリを容易にする効果がある。
第１図はこの発明にかかる半導体不揮発性メモリの第１
実施例の断面図、第２図は従来の半導体不揮発性メモリ
の断面図、第３図は本発明半導体不揮発性メモリの最低
ドレインプログラム電圧Vdpminの第２チャネル領域長依
存性を示す図、第４図は本発明の半導体不揮発性メモリ
の第２実施例の断面図である。 １……半導体基板 ２……ソース領域 ３……ドレイン領域 ８……トンネル絶縁膜 ９……浮遊ゲート電極 11……制御ゲート電極 13……選択ゲート電極
実施例の断面図、第２図は従来の半導体不揮発性メモリ
の断面図、第３図は本発明半導体不揮発性メモリの最低
ドレインプログラム電圧Vdpminの第２チャネル領域長依
存性を示す図、第４図は本発明の半導体不揮発性メモリ
の第２実施例の断面図である。 １……半導体基板 ２……ソース領域 ３……ドレイン領域 ８……トンネル絶縁膜 ９……浮遊ゲート電極 11……制御ゲート電極 13……選択ゲート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/788 - 29/792 H01L 21/8247
Claims (5)
- 【請求項１】第１導電型の半導体基板の表面部分に互い
に間隔を置いて設けられた第２導電型ソース領域及びド
レイン領域と、 前記ソース領域と前記ドレイン領域との間の前記半導体
基板の表面部分であるチャネル領域と、 前記チャネル領域の一部であり前記ソース領域と電気的
に接続した第１のチャネル領域と、 前記チャネル領域の一部であり前記ドレイン領域との電
気的に接続した第３のチャネル領域と、 前記チャネル領域の一部であり前記第１のチャネル領域
と前記第３のチャネル領域との間に設けられ、それぞれ
と電気的に直列に接続した第２のチャネル領域と、 前記第１のチャネル領域と前記第３のチャネル領域の上
に、それぞれの位置にほぼ対応して、それぞれの第１の
ゲート絶縁膜と第３のゲート絶縁膜を介して設けられた
浮遊ゲート電極と、 それぞれの浮遊ゲート電極上に、それぞれの位置にほぼ
対応して、ぞれぞれ制御ゲート絶縁膜を介して設けられ
た制御ゲート電極と、 前記第２のチャネル領域の上に、第２のゲート絶縁膜を
介して、且つ、それぞれの前記浮遊ゲート電極及び制御
ゲート電極に挟まれて設けられた選択ゲート電極とから
成る半導体不揮発性メモリ。 - 【請求項２】前記ドレイン領域を囲うようにして前記ド
レイン領域の不純物濃度より薄い濃度の第２のドレイン
領域を設けた請求項１記載の半導体不揮発性メモリ。 - 【請求項３】前記ドレイン領域と前記浮遊ゲート電極と
の間にトンネル絶縁膜を設けた請求項１記載の半導体不
揮発性メモリ。 - 【請求項４】第１導電型の半導体基板の表面部分に互い
に間隔を置いて設けられた第２導電型のソース領域及び
ドレイン領域と、前記ソース領域と前記ドレイン領域と
の間の前記半導体基板の表面部分であるチャネル領域
と、前記チャネル領域の一部であり前記ソース領域と電
気的に接続した第１のチャネル領域と、前記チャネル領
域の一部であり前記ドレイン領域と電気的に接続した第
３のチャネル領域と、前記チャネル領域の一部であり前
記第１のチャネル領域と前記第３のチャネル領域との間
に設けられ、それぞれと電気的に直列に接続した第２の
チャネル領域と、前記第１のチャネル領域と前記第３の
チャネル領域の上に、それぞれの位置とほぼ対応して、
それそれ第１のゲート絶縁膜と第３のゲート絶縁膜を介
して設けられた浮遊ゲート電極と、それぞれの浮遊ゲー
ト電極上に、それぞれの位置にほぼ対応して、それぞれ
制御ゲート絶縁膜を介して設けられた制御ゲート電極
と、記第２のチャネル領域の上に、第２のゲート絶縁膜
を介して、且つ、それぞれの前記浮遊ゲート電極及び制
御ゲート電極に挟まれて設けられた選択ゲート電極とか
ら成る半導体不揮発性メモリの動作方法において、 前記第１及び第３のチャネル領域を強く反転するように
前記ソース領域の電位に対して高い電圧を前記制御ゲー
ト電極と前記ドレイン領域に印加するとともに、 前記第２のチャネル領域が弱く反転するような電圧を前
記選択ゲート電極に印加することにより、前記第２のチ
ャネル領域と前記第３のチャネル領域との間に大きな表
面電位差を形成し、 前記表面電位差により発生したホットエレクトロンを前
記第３のゲート絶縁膜の電界に沿って前記浮遊ゲート電
極に注入して書込する半導体不揮発性メモリの動作方
法。 - 【請求項５】前記ドレイン領域と前記浮遊ゲート電極と
の聞にトンネル絶縁膜を設けるとともに、前記浮遊ゲー
ト電極の電位に対して前記ドレイン電極に高い電圧を印
加することにより、前記浮遊ゲート電極の電子を前記ド
レイン領域にトンネル電流を流して消去する請求項５記
載の半導体不揮発性メモリの動作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130570A JP2867267B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体不揮発性メモリとその動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130570A JP2867267B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体不揮発性メモリとその動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02309681A JPH02309681A (ja) | 1990-12-25 |
| JP2867267B2 true JP2867267B2 (ja) | 1999-03-08 |
Family
ID=15037402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1130570A Expired - Lifetime JP2867267B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体不揮発性メモリとその動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867267B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DK0740854T3 (da) * | 1991-08-29 | 2003-08-18 | Hyundai Electronics Ind | Automatisk justeret dual-bit split gate (DSG) flash EEPROM celle |
| JP2882392B2 (ja) * | 1996-12-25 | 1999-04-12 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
-
1989
- 1989-05-24 JP JP1130570A patent/JP2867267B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02309681A (ja) | 1990-12-25 |
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