JP2953196B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JP2953196B2 JP2953196B2 JP4148575A JP14857592A JP2953196B2 JP 2953196 B2 JP2953196 B2 JP 2953196B2 JP 4148575 A JP4148575 A JP 4148575A JP 14857592 A JP14857592 A JP 14857592A JP 2953196 B2 JP2953196 B2 JP 2953196B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- erase
- floating gate
- gate
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
- G11C16/3477—Circuits or methods to prevent overerasing of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate erasing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に電気的書込可能，電気的一括消去可能な
不揮発性半導体記憶装置（ｆｌａｓｈ Ｅ2ＰＲＯＭ）
に関する。
置に関し、特に電気的書込可能，電気的一括消去可能な
不揮発性半導体記憶装置（ｆｌａｓｈ Ｅ2ＰＲＯＭ）
に関する。
【０００２】
【従来の技術】従来、この種のＦｌａｓｈ Ｅ2ＰＲＯ
Ｍの代表的なものとして、例えば、Ｊｏｕｒｎａｌ ｏ
ｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｏｃ
ｔ．１９８８ Ｖｏ１２３ Ｎｏ．５ Ｐ．１１５７〜
に示されているようなものがある（なおメモリセルの動
作については、１９８８ ＩＥＥＥ／ＩＲＰＳ Ｐ．１
５８−に述べられている）。この従来技術に関して、図
８〜図１１を用いて以下に説明する。
Ｍの代表的なものとして、例えば、Ｊｏｕｒｎａｌ ｏ
ｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｏｃ
ｔ．１９８８ Ｖｏ１２３ Ｎｏ．５ Ｐ．１１５７〜
に示されているようなものがある（なおメモリセルの動
作については、１９８８ ＩＥＥＥ／ＩＲＰＳ Ｐ．１
５８−に述べられている）。この従来技術に関して、図
８〜図１１を用いて以下に説明する。
【０００３】図８には、メモリセル単体の断面図を示
す。メモリセルは、Ｐ型半導体基板Ｓ１上に形成された
ドレイン５２及びソース５３と、ドレイン・ソース間の
チャンネル領域上に、トンネル絶縁膜５４を介して設け
られた浮遊ゲート５５と、その上に絶縁膜５６を介して
設けられた制御ゲート５７からなる。
す。メモリセルは、Ｐ型半導体基板Ｓ１上に形成された
ドレイン５２及びソース５３と、ドレイン・ソース間の
チャンネル領域上に、トンネル絶縁膜５４を介して設け
られた浮遊ゲート５５と、その上に絶縁膜５６を介して
設けられた制御ゲート５７からなる。
【０００４】次に動作について説明する。データの書込
は、図９に示すようにソースを接地し、制御ゲート及び
ドレインに高電圧を印加して、ドレイン近傍でのインパ
クトイオニゼーションにより生じた電子を浮遊ゲートに
注入することにより行う。
は、図９に示すようにソースを接地し、制御ゲート及び
ドレインに高電圧を印加して、ドレイン近傍でのインパ
クトイオニゼーションにより生じた電子を浮遊ゲートに
注入することにより行う。
【０００５】データの消去は、図１０に示すように、制
御ゲートを接地し、ドレインはオープン又は接地にし
て、ソースに高電圧を印加し電子を浮遊ゲートからソー
スへトンネル放出することにより行う。
御ゲートを接地し、ドレインはオープン又は接地にし
て、ソースに高電圧を印加し電子を浮遊ゲートからソー
スへトンネル放出することにより行う。
【０００６】このようなメモリセルを図１１に示すよう
に複数個マトリクス状に配列してメモリセルアレイを構
成する。同一行のメモリセルの制御ゲートを共通に接続
して複数のワード線５８を形成し、同一列のメモリセル
のドレインを共通に接続して複数のビット線５９を形成
し、同一列のメモリセルのソースを共通に接続して複数
のソース線６０を形成する。
に複数個マトリクス状に配列してメモリセルアレイを構
成する。同一行のメモリセルの制御ゲートを共通に接続
して複数のワード線５８を形成し、同一列のメモリセル
のドレインを共通に接続して複数のビット線５９を形成
し、同一列のメモリセルのソースを共通に接続して複数
のソース線６０を形成する。
【０００７】ワード線５８は行選択回路６２に接続し、
ビット線は列選択回路６１に接続される。
ビット線は列選択回路６１に接続される。
【０００８】ソース線６０は共通に接続され、これは切
換回路６３を介してメモリセルの読出し，書込み時には
グランド電位に、メモリセルの消去時には消去制御回路
６４に接続される。
換回路６３を介してメモリセルの読出し，書込み時には
グランド電位に、メモリセルの消去時には消去制御回路
６４に接続される。
【０００９】また、メモリセルの読出し制御を行うため
の読出し制御回路６５，メモリセルの書込制御を行うた
めの書込み制御回路６６を備えている。読出し制御回路
６５，書込み制御回路６６，消去制御回路６４の出力は
行選択回路６２，列選択回路６１に接続する。
の読出し制御回路６５，メモリセルの書込制御を行うた
めの書込み制御回路６６を備えている。読出し制御回路
６５，書込み制御回路６６，消去制御回路６４の出力は
行選択回路６２，列選択回路６１に接続する。
【００１０】次に、動作を説明する。メモリセルの書込
時には、ソース線６０は切換回路６３を介してグランド
に接続され、書込み制御回路６６を作動して列選択回路
６１，行選択回路６２により一本のビット線、一本のワ
ード線を高電位にして一ケのメモリセルを書込む。読出
し時には書込時同様、ソース線６０はグランドに接続さ
れ、読出し制御回路６５を作動して列選択回路６１，行
選択回路６２により一本のビット線、一本のワード線を
所定の電圧（約５Ｖ）に設定して一ケのメモリセルを読
出す。
時には、ソース線６０は切換回路６３を介してグランド
に接続され、書込み制御回路６６を作動して列選択回路
６１，行選択回路６２により一本のビット線、一本のワ
ード線を高電位にして一ケのメモリセルを書込む。読出
し時には書込時同様、ソース線６０はグランドに接続さ
れ、読出し制御回路６５を作動して列選択回路６１，行
選択回路６２により一本のビット線、一本のワード線を
所定の電圧（約５Ｖ）に設定して一ケのメモリセルを読
出す。
【００１１】メモリセルの消去時には、ソース線６０は
切換回路６３を介して消去制御回路に接続し、消去制御
回路６４を作動して、ソース線を高電位（約１５Ｖ）に
設定し全ワード線をグランド電位に設定し、全ビット線
をオープン状態とし、全メモリセルの消去を行う。
切換回路６３を介して消去制御回路に接続し、消去制御
回路６４を作動して、ソース線を高電位（約１５Ｖ）に
設定し全ワード線をグランド電位に設定し、全ビット線
をオープン状態とし、全メモリセルの消去を行う。
【００１２】従来の消去制御回路は図１３に示すよう
に、Ｎチャンネルエレハンスメント型トランジスタＱ5
で構成され、ドレイン電極は高電圧電源端子１に、ゲー
ト電極は消去制御端子９０に、ソース電極は切換回路６
３にそれぞれ接続される。消去動作時には、消去制御端
子９０に消去時間ｔeの期間、信号が入力されてトラン
ジスタＱ5をオンし、ｔeの期間メモリ素子のソース線に
切換回路６３を介して高電圧が印加される。
に、Ｎチャンネルエレハンスメント型トランジスタＱ5
で構成され、ドレイン電極は高電圧電源端子１に、ゲー
ト電極は消去制御端子９０に、ソース電極は切換回路６
３にそれぞれ接続される。消去動作時には、消去制御端
子９０に消去時間ｔeの期間、信号が入力されてトラン
ジスタＱ5をオンし、ｔeの期間メモリ素子のソース線に
切換回路６３を介して高電圧が印加される。
【００１３】消去時間ｔeはセルのオーバーイレーズ
（過度消去）が生じないように適切に設定される。何故
ならば、オーバーイレーズが生じると、正しいデータが
読み出せなくなるからである。
（過度消去）が生じないように適切に設定される。何故
ならば、オーバーイレーズが生じると、正しいデータが
読み出せなくなるからである。
【００１４】これについて、図１１及び図１２を用いて
説明する。
説明する。
【００１５】図１２は、メモリセルのしきい値と消去時
間の関係を示す図である。これにより、消去時間が長く
なると（この場合ｔ0以上になると）、初期状態では、
例えばＶTM〜５Ｖ程度に書込まれていたメモリセルのし
きい値は負の値となる。すなわち、ゲート接地の状態で
もＯＮするいわゆるデプレッション状態となる。これが
オーバーイレーズ（過度消去）である。
間の関係を示す図である。これにより、消去時間が長く
なると（この場合ｔ0以上になると）、初期状態では、
例えばＶTM〜５Ｖ程度に書込まれていたメモリセルのし
きい値は負の値となる。すなわち、ゲート接地の状態で
もＯＮするいわゆるデプレッション状態となる。これが
オーバーイレーズ（過度消去）である。
【００１６】ここで、図１１においてメモリセルＨがオ
ーバーイレーズされたとする。すると、次に例えばメモ
リセルＩにデータを書込み、さらにこのデータを読出す
場合を考えると、選択されたセルＩにおいてはドレイン
・ソース間に電流は流れない。
ーバーイレーズされたとする。すると、次に例えばメモ
リセルＩにデータを書込み、さらにこのデータを読出す
場合を考えると、選択されたセルＩにおいてはドレイン
・ソース間に電流は流れない。
【００１７】しかしながら、非選択のメモリセルＨに置
いてドレイン・ソース間に電流が流れるため、ビット線
５９にも電流が流れ、ＯＦＦビットであるメモリセルＩ
をＯＮビットとして検出してしまう。
いてドレイン・ソース間に電流が流れるため、ビット線
５９にも電流が流れ、ＯＦＦビットであるメモリセルＩ
をＯＮビットとして検出してしまう。
【００１８】従って、従来の消去制御回路では、消去時
間ｔeは、セルのオーバーイレーズが生じないように設
定されていた。
間ｔeは、セルのオーバーイレーズが生じないように設
定されていた。
【００１９】
【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置では、製造のばらつきにより、メモリ
セルの浮遊ゲート・基板間の絶縁膜厚が薄めに出来上が
ったり、厚めに出来上がった場合、メモリセルのオーバ
ーイレーズや消去不足が生じ易いという欠点がある。
性半導体記憶装置では、製造のばらつきにより、メモリ
セルの浮遊ゲート・基板間の絶縁膜厚が薄めに出来上が
ったり、厚めに出来上がった場合、メモリセルのオーバ
ーイレーズや消去不足が生じ易いという欠点がある。
【００２０】図１４に当社で得たデータを示す。これ
は、ｔｅ時間消去後のメモリセルしきい値の浮遊ゲート
・基板間の絶縁膜厚依存性を示したものである。絶縁膜
厚が薄くなるほど、消去後のしきい値は低く、遂には、
しきい値が負、すなわちオーバーイレーズ状態となる。
は、ｔｅ時間消去後のメモリセルしきい値の浮遊ゲート
・基板間の絶縁膜厚依存性を示したものである。絶縁膜
厚が薄くなるほど、消去後のしきい値は低く、遂には、
しきい値が負、すなわちオーバーイレーズ状態となる。
【００２１】また、絶縁膜厚が厚くなるほど、消去後し
きい値は高く、消去不足となる。言い換えると、ｔｅ及
び印加電圧が一定である場合、浮遊ゲート・基板間の絶
縁膜厚がばらつくことにより、オーバーイレーズや消去
不足が生じるのである。
きい値は高く、消去不足となる。言い換えると、ｔｅ及
び印加電圧が一定である場合、浮遊ゲート・基板間の絶
縁膜厚がばらつくことにより、オーバーイレーズや消去
不足が生じるのである。
【００２２】この理由は、消去時に、ソース・浮遊ゲー
ト間に印加される電界が、絶縁膜厚が薄いほど大きく、
消去スピードが速くなるためである。
ト間に印加される電界が、絶縁膜厚が薄いほど大きく、
消去スピードが速くなるためである。
【００２３】以上述べてきたように、従来の消去制御回
路では、浮遊ゲート・基板間の絶縁膜厚のばらつきを見
込んでの適切な消去時間を設定することは困難である。
路では、浮遊ゲート・基板間の絶縁膜厚のばらつきを見
込んでの適切な消去時間を設定することは困難である。
【００２４】本発明の目的は、消去動作の信頼性を向上
させた不揮発性半導体記憶装置を提供することにある。
させた不揮発性半導体記憶装置を提供することにある。
【００２５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る不揮発性半導体記憶装置は、消去制御
回路を有し、消去動作時にメモリセルのソースに前記消
去制御回路を切換回路を介して接続してなる不揮発性半
導体記憶装置であって、消去制御回路を有し、消去動作
時にメモリセルのソースに前記消去制御回路を切換回路
を介して接続してなる不揮発性半導体記憶装置であっ
て、前記消去制御回路は、少なくとも抵抗素子とリファ
レンス用トランジスタとの素子から構成され、前記抵抗
素子は、一端が電源端子に、他端が第一の接続点に接続
され、前記第一の接続点は、消去動作時に前記メモリセ
ルのソースに接続され、前記メモリセルとリファレンス
用トランジスタは、ドレインと、ソースと、制御ゲート
及び浮遊ゲートからなるゲートとを有し、前記リファレ
ンス用トランジスタは、前記メモリセルの浮遊ゲート・
基板間の絶縁膜と同一工程で形成され、かつ、前記絶縁
膜とほぼ等しい膜厚の浮遊ゲート・基板間の絶縁膜を有
しており、前記リファレンス用トランジスタは、ドレイ
ンが前記第一の接続点に、ゲートが定電圧源に、ソース
がグランドに接続されたものである。
め、本発明に係る不揮発性半導体記憶装置は、消去制御
回路を有し、消去動作時にメモリセルのソースに前記消
去制御回路を切換回路を介して接続してなる不揮発性半
導体記憶装置であって、消去制御回路を有し、消去動作
時にメモリセルのソースに前記消去制御回路を切換回路
を介して接続してなる不揮発性半導体記憶装置であっ
て、前記消去制御回路は、少なくとも抵抗素子とリファ
レンス用トランジスタとの素子から構成され、前記抵抗
素子は、一端が電源端子に、他端が第一の接続点に接続
され、前記第一の接続点は、消去動作時に前記メモリセ
ルのソースに接続され、前記メモリセルとリファレンス
用トランジスタは、ドレインと、ソースと、制御ゲート
及び浮遊ゲートからなるゲートとを有し、前記リファレ
ンス用トランジスタは、前記メモリセルの浮遊ゲート・
基板間の絶縁膜と同一工程で形成され、かつ、前記絶縁
膜とほぼ等しい膜厚の浮遊ゲート・基板間の絶縁膜を有
しており、前記リファレンス用トランジスタは、ドレイ
ンが前記第一の接続点に、ゲートが定電圧源に、ソース
がグランドに接続されたものである。
【００２６】また本発明に係る不揮発性半導体記憶装置
は、消去制御回路を有し、消去動作時にメモリセルのソ
ースに前記消去制御回路を切換回路を介して接続してな
る不揮発性半導体記憶装置であって、 前記消去制御回路
は、少なくとも抵抗素子とリファレンス用トランジスタ
との素子から構成され、 前記抵抗素子は、一端が電源端
子に、他端が第一の接続点に接続され、 前記第一の接続
点は、消去動作時に前記メモリセルのソースに接続さ
れ、 前記メモリセルとリファレンス用トランジスタは、
ドレインと、ソースと、制御ゲート及び浮遊ゲートから
なるゲートとを有し、 前記リファレンス用トランジスタ
は、前記メモリセルの浮遊ゲート・基板間の絶縁膜と同
一工程で形成され、かつ、前記絶縁膜とほぼ等しい膜厚
の浮遊ゲート・基板間の絶縁膜を有し、さらにゲートの
制御ゲートと浮遊ゲートとを短絡したものであり、 前記
リファレンス用トランジスタは、ドレインが前記第一の
接続点に、ゲートが定電圧源に、ソースがグランドに接
続されたものである。 また前記第一の接続点と前記切換
回路間に、増幅器を備えたものである。
は、消去制御回路を有し、消去動作時にメモリセルのソ
ースに前記消去制御回路を切換回路を介して接続してな
る不揮発性半導体記憶装置であって、 前記消去制御回路
は、少なくとも抵抗素子とリファレンス用トランジスタ
との素子から構成され、 前記抵抗素子は、一端が電源端
子に、他端が第一の接続点に接続され、 前記第一の接続
点は、消去動作時に前記メモリセルのソースに接続さ
れ、 前記メモリセルとリファレンス用トランジスタは、
ドレインと、ソースと、制御ゲート及び浮遊ゲートから
なるゲートとを有し、 前記リファレンス用トランジスタ
は、前記メモリセルの浮遊ゲート・基板間の絶縁膜と同
一工程で形成され、かつ、前記絶縁膜とほぼ等しい膜厚
の浮遊ゲート・基板間の絶縁膜を有し、さらにゲートの
制御ゲートと浮遊ゲートとを短絡したものであり、 前記
リファレンス用トランジスタは、ドレインが前記第一の
接続点に、ゲートが定電圧源に、ソースがグランドに接
続されたものである。 また前記第一の接続点と前記切換
回路間に、増幅器を備えたものである。
【００２７】また本発明に係る不揮発性半導体記憶装置
は、電気的書込消去可能なメモリセルと、前記メモリセ
ルに消去電圧を印加することにより、そのメモリセルに
記憶された記憶情報を消去する消去制御回路とを有する
不揮発性半導体記憶装置において、 前記メモリセルの基
板・浮遊ゲート間膜厚のばらつきに応じて前記消去制御
回路は、発生する消去電圧を変化させることにより前記
記憶情報の消去スピードの変動を補正するものである。
また前記メモリセルは、浮遊ゲートに電荷を蓄積するこ
とにより書き込まれ、ソース・ドレインの電流端子の一
方の電流端子から前記電荷を放出することにより消去さ
れるメモリセルであり、前記消去電圧は、前記一方の電
流端子に印加されるものである。 また前記消去制御回路
は、抵抗素子とリファレンス用トランジスタとの直列回
路を有し、前記リファレンス用トランジスタは、前記メ
モリセルの浮遊ゲート・基板間の絶縁膜と同一工程で形
成され、かつ、前記絶縁膜とほぼ等しい膜厚の浮遊ゲー
ト・基板間の絶縁膜を有しており、前記直列回路は、電
源端子側に前記抵抗素子を配置して電源端子とグランド
端子との間に接続され、前記リファレンス用トランジス
タの制御ゲートに定電圧を印加し、その二つの素子の接
続点の電位を前記消去電圧として発生するものである。
また前記消去制御回路は、前記接続点の消去電圧を設定
する手段を有するものである。 また前記リファレンス用
トランジスタは、制御ゲート及びこれと短絡された浮遊
ゲートを有するものである。 また前記メモリセルは、ド
レイン電流を流しドレイン近傍でのインパクトイオニゼ
ーションにより生じた電子を前記浮遊ゲートに注入する
ことによりデータを書き込み、前記浮遊ゲートに蓄積さ
れた電子を前記ソース電流端子に放出することによりデ
ータの消去が行われるものである。
は、電気的書込消去可能なメモリセルと、前記メモリセ
ルに消去電圧を印加することにより、そのメモリセルに
記憶された記憶情報を消去する消去制御回路とを有する
不揮発性半導体記憶装置において、 前記メモリセルの基
板・浮遊ゲート間膜厚のばらつきに応じて前記消去制御
回路は、発生する消去電圧を変化させることにより前記
記憶情報の消去スピードの変動を補正するものである。
また前記メモリセルは、浮遊ゲートに電荷を蓄積するこ
とにより書き込まれ、ソース・ドレインの電流端子の一
方の電流端子から前記電荷を放出することにより消去さ
れるメモリセルであり、前記消去電圧は、前記一方の電
流端子に印加されるものである。 また前記消去制御回路
は、抵抗素子とリファレンス用トランジスタとの直列回
路を有し、前記リファレンス用トランジスタは、前記メ
モリセルの浮遊ゲート・基板間の絶縁膜と同一工程で形
成され、かつ、前記絶縁膜とほぼ等しい膜厚の浮遊ゲー
ト・基板間の絶縁膜を有しており、前記直列回路は、電
源端子側に前記抵抗素子を配置して電源端子とグランド
端子との間に接続され、前記リファレンス用トランジス
タの制御ゲートに定電圧を印加し、その二つの素子の接
続点の電位を前記消去電圧として発生するものである。
また前記消去制御回路は、前記接続点の消去電圧を設定
する手段を有するものである。 また前記リファレンス用
トランジスタは、制御ゲート及びこれと短絡された浮遊
ゲートを有するものである。 また前記メモリセルは、ド
レイン電流を流しドレイン近傍でのインパクトイオニゼ
ーションにより生じた電子を前記浮遊ゲートに注入する
ことによりデータを書き込み、前記浮遊ゲートに蓄積さ
れた電子を前記ソース電流端子に放出することによりデ
ータの消去が行われるものである。
【００２８】
【作用】基板・浮遊ゲート膜厚がばらつくことによる消
去スピードの変動を、消去電圧を変化させることにより
補正する。
去スピードの変動を、消去電圧を変化させることにより
補正する。
【００２９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００３０】（実施例１）図１は、本発明の実施例１を
示すブロック図である。
示すブロック図である。
【００３１】図１において、抵抗素子Ｒの一端は高電圧
電源端子１に（例えば１２．５Ｖである）、他端は接続
点Ａに接続している。メモリセルと同型の構造を有する
リファレンス用トランジスタＱ1のドレインは接続点Ａ
に、ゲートは定電圧端子２に、ソースはグランドにそれ
ぞれ接続されている。
電源端子１に（例えば１２．５Ｖである）、他端は接続
点Ａに接続している。メモリセルと同型の構造を有する
リファレンス用トランジスタＱ1のドレインは接続点Ａ
に、ゲートは定電圧端子２に、ソースはグランドにそれ
ぞれ接続されている。
【００３２】また、接続点Ａは、切換回路３と接続して
いる。この切換回路３はメモリセルのソース線を、消去
動作時には接続点Ａへ、それ以外の時はグランドにそれ
ぞれ切替接続する。ここで、トランジスタＱ1の浮遊ゲ
ート・基板間絶縁膜は、メモリセルの浮遊ゲート・基板
間絶縁膜と同一工程で形成され、略等しい膜厚を有す
る。
いる。この切換回路３はメモリセルのソース線を、消去
動作時には接続点Ａへ、それ以外の時はグランドにそれ
ぞれ切替接続する。ここで、トランジスタＱ1の浮遊ゲ
ート・基板間絶縁膜は、メモリセルの浮遊ゲート・基板
間絶縁膜と同一工程で形成され、略等しい膜厚を有す
る。
【００３３】動作を説明すると、消去動作時には、高電
圧ＶPPが高電圧電源端子１に印加され、定電圧例えば５
Ｖが定電圧端子に印加される。すると、トランジスタＱ
1はオン状態となり、定電流ＩがトランジスタＱ1のドレ
イン・ソース間及び抵抗素子Ｒに流れる。接続点Ａの電
圧は、（ＶPP−ＲＩ）で与えられる。この電圧（ＶPP−
ＲＩ）が切換回路３を介してメモリセルのソースに供給
される。
圧ＶPPが高電圧電源端子１に印加され、定電圧例えば５
Ｖが定電圧端子に印加される。すると、トランジスタＱ
1はオン状態となり、定電流ＩがトランジスタＱ1のドレ
イン・ソース間及び抵抗素子Ｒに流れる。接続点Ａの電
圧は、（ＶPP−ＲＩ）で与えられる。この電圧（ＶPP−
ＲＩ）が切換回路３を介してメモリセルのソースに供給
される。
【００３４】ここで、メモリセルの基板・浮遊ゲート間
絶縁膜が製造ばらつきで薄くなった場合を考える。
絶縁膜が製造ばらつきで薄くなった場合を考える。
【００３５】メモリセルの基板・浮遊ゲート間絶縁膜
と、トランジスタＱ1の基板・浮遊ゲート絶縁膜厚とは
同一工程で形成されるため、トランジスタＱ1の基板・
浮遊ゲート膜厚も薄くなる。トランジスタＱ1の基板・
浮遊ゲート間膜厚（以下、ｄ1という）とＩとは図２に
示すような関係となる。
と、トランジスタＱ1の基板・浮遊ゲート絶縁膜厚とは
同一工程で形成されるため、トランジスタＱ1の基板・
浮遊ゲート膜厚も薄くなる。トランジスタＱ1の基板・
浮遊ゲート間膜厚（以下、ｄ1という）とＩとは図２に
示すような関係となる。
【００３６】すなわち、ｄ1が減少すれば、Ｉは増大す
るのである。Ａ点の電圧は（ＶPP−ＲＩ）で与えられる
ため、図３に示すように、ｄ1が減少すれば、Ａ点の電
圧もそれに応じて低下する。すなわち、メモリセルのソ
ース線に印加される電圧も低下する。
るのである。Ａ点の電圧は（ＶPP−ＲＩ）で与えられる
ため、図３に示すように、ｄ1が減少すれば、Ａ点の電
圧もそれに応じて低下する。すなわち、メモリセルのソ
ース線に印加される電圧も低下する。
【００３７】結果として、メモリセルの消去スピードは
ほぼ一定に保たれる。このようにして基板・浮遊ゲート
膜厚がばらつくことによる消去スピードの変動を、印加
電圧をそれに応じて変化させることにより補正できるの
である。これが、本発明のポイントである。図４に、消
去後メモリセルしきい値と、浮遊ゲート・基板間絶縁膜
厚との関係を示す。本発明によれば、基板・浮遊ゲート
膜厚がばらついても消去後のメモリセルしきい値をほぼ
一定に保つことができる。
ほぼ一定に保たれる。このようにして基板・浮遊ゲート
膜厚がばらつくことによる消去スピードの変動を、印加
電圧をそれに応じて変化させることにより補正できるの
である。これが、本発明のポイントである。図４に、消
去後メモリセルしきい値と、浮遊ゲート・基板間絶縁膜
厚との関係を示す。本発明によれば、基板・浮遊ゲート
膜厚がばらついても消去後のメモリセルしきい値をほぼ
一定に保つことができる。
【００３８】（実施例２）図５は、本発明の実施例２を
示す回路ブロック図である。
示す回路ブロック図である。
【００３９】本実施例は、実施例１とほぼ同じである
が、相違点として接続点Ａと切換回路３との間に電圧増
幅率Ａの電圧増幅器４が設けられている。
が、相違点として接続点Ａと切換回路３との間に電圧増
幅率Ａの電圧増幅器４が設けられている。
【００４０】Ａ＝１の場合は、実施例１と同じである。
Ａを適切に設定することにより、Ａ点での電位変化に応
じた切換回路３に入力される電位の変化率を任意に設定
することができるので、最適な消去電圧の設定が容易に
行える。
Ａを適切に設定することにより、Ａ点での電位変化に応
じた切換回路３に入力される電位の変化率を任意に設定
することができるので、最適な消去電圧の設定が容易に
行える。
【００４１】（実施例３）図６は、本発明の実施例３を
示す回路ブロック図である。
示す回路ブロック図である。
【００４２】本実施例では、トランジスタＱ 1 は、図７
に示すように、制御ゲート５と浮遊ゲート６を短絡して
ゲート端子７を形成している。これにより、基板・浮遊
ゲート間膜厚以外のＱ 1 のオン電流を変化させる要因、
例えば浮遊ゲート・制御ゲート間絶縁膜８のばらつきの
影響を排除することができ、メモリセルの基板・浮遊ゲ
ート間膜厚の変動に対し、より精度よく応じた消去電圧
を供給することができる。
に示すように、制御ゲート５と浮遊ゲート６を短絡して
ゲート端子７を形成している。これにより、基板・浮遊
ゲート間膜厚以外のＱ 1 のオン電流を変化させる要因、
例えば浮遊ゲート・制御ゲート間絶縁膜８のばらつきの
影響を排除することができ、メモリセルの基板・浮遊ゲ
ート間膜厚の変動に対し、より精度よく応じた消去電圧
を供給することができる。
【００４３】
【発明の効果】以上説明したように本発明は、消去制御
回路に、基板・浮遊ゲート間絶縁膜がメモリセルの基板
・浮遊ゲート間絶縁膜と同一の工程で形成され、ほぼ等
しい厚さを有するメモリセルと同型のリファレンストラ
ンジスタを設け、消去動作時にリファレンストランジス
タのオン電流値に応じた消去電圧をメモリセルのソース
に供給することにより、製造ばらつきによりメモリセル
の基板・浮遊ゲート間絶縁膜厚が薄くなったり厚くなっ
たりしてオーバーイレーズや消去不足が生じやすくなっ
た場合に、これに応じて消去電圧を変化させてオーバー
イレーズや消去不足を防止できるという効果がある。
回路に、基板・浮遊ゲート間絶縁膜がメモリセルの基板
・浮遊ゲート間絶縁膜と同一の工程で形成され、ほぼ等
しい厚さを有するメモリセルと同型のリファレンストラ
ンジスタを設け、消去動作時にリファレンストランジス
タのオン電流値に応じた消去電圧をメモリセルのソース
に供給することにより、製造ばらつきによりメモリセル
の基板・浮遊ゲート間絶縁膜厚が薄くなったり厚くなっ
たりしてオーバーイレーズや消去不足が生じやすくなっ
た場合に、これに応じて消去電圧を変化させてオーバー
イレーズや消去不足を防止できるという効果がある。
【００４４】すなわち、本発明によってメモリセルの基
板・浮遊ゲート間絶縁膜の許容製造範囲が広げられ、ま
た消去時間の設定に対し、基板・浮遊ゲート間絶縁膜が
ばらついた場合を見込んでマージンをとる必要がなくな
る。
板・浮遊ゲート間絶縁膜の許容製造範囲が広げられ、ま
た消去時間の設定に対し、基板・浮遊ゲート間絶縁膜が
ばらついた場合を見込んでマージンをとる必要がなくな
る。
【００４５】従って、従来よりも歩留りの高い不揮発性
半導体装置が得られ、また、消去動作の信頼性も向上さ
せることができる。当社の検討によれば、図１におい
て、Ｒの値を約３０Ｋ，ＶPPを１４Ｖに設定して従来と
比較して基板・浮遊ゲート間絶縁膜厚の許容製造範囲は
約５０％広がった。
半導体装置が得られ、また、消去動作の信頼性も向上さ
せることができる。当社の検討によれば、図１におい
て、Ｒの値を約３０Ｋ，ＶPPを１４Ｖに設定して従来と
比較して基板・浮遊ゲート間絶縁膜厚の許容製造範囲は
約５０％広がった。
【図１】本発明の実施例１を示す回路ブロック図であ
る。
る。
【図２】トランジスタの基板・浮遊ゲート間絶縁膜厚と
トランジスタのオン電流Ｉとの関係を示す図である。
トランジスタのオン電流Ｉとの関係を示す図である。
【図３】トランジスタの基板・浮遊ゲート間絶縁膜厚と
接続点Ａの電圧Ｖとの関係を示す図である。
接続点Ａの電圧Ｖとの関係を示す図である。
【図４】トランジスタの基板・浮遊ゲート間絶縁膜厚と
消去後メモリセルしきい値の関係を示す図である。
消去後メモリセルしきい値の関係を示す図である。
【図５】本発明の実施例２を示す回路ブロック図であ
る。
る。
【図６】本発明の実施例３を示す回路ブロック図であ
る。
る。
【図７】図６におけるトランジスタの構造を示す図であ
る。
る。
【図８】単体メモリセルの構造を示す断面図である。
【図９】単体メモリセルの書き込み動作を説明する図で
ある。
ある。
【図１０】単体メモリセルの消去動作を説明する図であ
る。
る。
【図１１】メモリセルアレイを示す図である。
【図１２】メモリセルの代表的な消去特性を示す図であ
る。
る。
【図１３】従来の消去制御回路を示す図である。
【図１４】従来回路を使用した場合の消去後のメモリセ
ルしきい値と浮遊ゲート・基板間膜厚の関係を示す図で
ある。
ルしきい値と浮遊ゲート・基板間膜厚の関係を示す図で
ある。
１ 高電圧電源端子 ２ 定電圧端子 ３，６３ 切換回路 ４ 電圧増幅器 ５，５７ 制御ゲート ６，５５ 浮遊ゲート ７ ゲート端子 ８，５６ 絶縁膜 ５１ Ｐ型半導体基板 ５２ ドケイン ５３ ソース ５４ トンネル絶縁膜 ５８ ワード線 ５９ ビット線 ６０ ソース線 ６１ 列選択回路 ６２ 行選択回路 ６４ 消去制御回路 ６５ 読出し制御回路 ６６ 書込み制御回路 ９０ 消去制御端子
Claims (9)
- 【請求項１】 消去制御回路を有し、消去動作時にメモ
リセルのソースに前記消去制御回路を切換回路を介して
接続してなる不揮発性半導体記憶装置であって、 前記消去制御回路は、少なくとも抵抗素子とリファレン
ス用トランジスタとの素子から構成され、 前記抵抗素子は、一端が電源端子に、他端が第一の接続
点に接続され、 前記第一の接続点は、消去動作時に前記メモリセルのソ
ースに接続され、 前記メモリセルとリファレンス用トランジスタは、ドレ
インと、ソースと、制御ゲート及び浮遊ゲートからなる
ゲートとを有し、前記リファレンス用トランジスタは、 前記メモリセルの
浮遊ゲート・基板間の絶縁膜と同一工程で形成され、か
つ、前記絶縁膜とほぼ等しい膜厚の浮遊ゲート・基板間
の絶縁膜を有しており、 前記リファレンス用トランジスタは、ドレインが前記第
一の接続点に、ゲートが定電圧源に、ソースがグランド
に接続されたものであることを特徴とする不揮発性半導
体記憶装置。 - 【請求項２】 消去制御回路を有し、消去動作時にメモ
リセルのソースに前記消去制御回路を切換回路を介して
接続してなる不揮発性半導体記憶装置であって、 前記消去制御回路は、少なくとも抵抗素子とリファレン
ス用トランジスタとの素子から構成され、 前記抵抗素子は、一端が電源端子に、他端が第一の接続
点に接続され、 前記第一の接続点は、消去動作時に前記メモリセルのソ
ースに接続され、 前記メモリセルとリファレンス用トランジスタは、ドレ
インと、ソースと、制御ゲート及び浮遊ゲートからなる
ゲートとを有し、 前記リファレンス用トランジスタは、前記メモリセルの
浮遊ゲート・基板間の絶縁膜と同一工程で形成され、か
つ、前記絶縁膜とほぼ等しい膜厚の浮遊ゲート・基板間
の絶縁膜を有し、さらにゲートの制御ゲートと浮遊ゲー
トとを短絡したものであり、 前記リファレンス用トランジスタは、ドレインが前記第
一の接続点に、ゲートが定電圧源に、ソースがグランド
に接続されたものであることを特徴とする不揮発性半導
体記憶装置。 - 【請求項３】 前記第一の接続点と前記切換回路間に、
増幅器を備えたことを特徴とする請求項１又は２に記載
の不揮発性半導体記憶装置。 - 【請求項４】 電気的書込消去可能なメモリセルと、前
記メモリセルに消去電圧を印加することにより、そのメ
モリセルに記憶された記憶情報を消去する消去制御回路
とを有する不揮発性半導体記憶装置において、 前記メモリセルの基板・浮遊ゲート間膜厚のばらつきに
応じて前記消去制御回路は、発生する消去電圧を変化さ
せることにより前記記憶情報の消去スピードの変動を補
正するものであることを特徴とする不揮発性半導体装
置。 - 【請求項５】 前記メモリセルは、浮遊ゲートに電荷を
蓄積することにより書き込まれ、ソース・ドレインの電
流端子の一方の電流端子から前記電荷を放出することに
より消去されるメモリセルであり、 前記消去電圧は、前記一方の電流端子に印加されること
を特徴とする請求項４に記載の不揮発性半導体装置。 - 【請求項６】 前記消去制御回路は、抵抗素子とリファ
レンス用トランジスタとの直列回路を有し、 前記リファレンス用トランジスタは、前記メモリセルの
浮遊ゲート・基板間の絶縁膜と同一工程で形成され、か
つ、前記絶縁膜とほぼ等しい膜厚の浮遊ゲート・基板間
の絶縁膜を有しており、 前記直列回路は、電源端子側に前記抵抗素子を配置して
電源端子とグランド端子との間に接続され、 前記リファレンス用トランジスタの制御ゲートに定電圧
を印加し、その二つの素子の接続点の電位を前記消去電
圧として発生するものであることを特徴とする請求項５
に記載の不揮発性半導体装置。 - 【請求項７】 前記消去制御回路は、前記接続点の消去
電圧を設定する手段を有するものであることを特徴とす
る請求項４，５又は６に記載の不揮発性半導体装置。 - 【請求項８】 前記リファレンス用トランジスタは、制
御ゲート及びこれと短絡された浮遊ゲートを有するもの
であることを特徴とする請求項４，５又は６に記載の不
揮発性半導体装置。 - 【請求項９】 前記メモリセルは、ドレイン電流を流し
ドレイン近傍でのインパクトイオニゼーションにより生
じた電子を前記浮遊ゲートに注入することによりデータ
を書き込み、前記浮遊ゲートに蓄積された電子を前記ソ
ース電流端子に放出することによりデータの消去が行わ
れるものであることを特徴とする請求項４、５、６、７
又は８に記載の不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4148575A JP2953196B2 (ja) | 1992-05-15 | 1992-05-15 | 不揮発性半導体記憶装置 |
| US08/062,396 US5331592A (en) | 1992-05-15 | 1993-05-17 | Non-volatile semiconductor memory device with erasure control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4148575A JP2953196B2 (ja) | 1992-05-15 | 1992-05-15 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326981A JPH05326981A (ja) | 1993-12-10 |
| JP2953196B2 true JP2953196B2 (ja) | 1999-09-27 |
Family
ID=15455815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4148575A Expired - Fee Related JP2953196B2 (ja) | 1992-05-15 | 1992-05-15 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5331592A (ja) |
| JP (1) | JP2953196B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5455800A (en) * | 1993-02-19 | 1995-10-03 | Intel Corporation | Apparatus and a method for improving the program and erase performance of a flash EEPROM memory array |
| US5428578A (en) * | 1993-08-12 | 1995-06-27 | Texas Instruments Incorporated | Biasing circuit and method to achieve compaction and self-limiting erase in flash EEPROMs |
| GB9424598D0 (en) * | 1994-12-06 | 1995-01-25 | Philips Electronics Uk Ltd | Semiconductor memory with non-volatile memory transistor |
| US5646886A (en) * | 1995-05-24 | 1997-07-08 | National Semiconductor Corporation | Flash memory having segmented array for improved operation |
| US6055186A (en) * | 1998-10-23 | 2000-04-25 | Macronix International Co., Ltd. | Regulated negative voltage supply circuit for floating gate memory devices |
| JP4318438B2 (ja) * | 2002-08-26 | 2009-08-26 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| JP2008507673A (ja) * | 2004-07-23 | 2008-03-13 | エイエフエイ・コントロールズ，リミテッド・ライアビリティ・カンパニー | マイクロバルブアセンブリの動作方法および関連構造および関連デバイス |
| JP2006229881A (ja) * | 2005-02-21 | 2006-08-31 | Toshiba Corp | 鍵管理システムおよび鍵管理方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168465A (en) * | 1988-06-08 | 1992-12-01 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| KR930000869B1 (ko) * | 1989-11-30 | 1993-02-08 | 삼성전자 주식회사 | 페이지 소거 가능한 플래쉬형 이이피롬 장치 |
| US5231602A (en) * | 1990-04-25 | 1993-07-27 | Advanced Micro Devices, Inc. | Apparatus and method for improving the endurance of floating gate devices |
| US5218571A (en) * | 1990-05-07 | 1993-06-08 | Cypress Semiconductor Corporation | EPROM source bias circuit with compensation for processing characteristics |
| US5220528A (en) * | 1990-11-19 | 1993-06-15 | Intel Corporation | Compensation circuit for leakage in flash EPROM |
| US5220533A (en) * | 1991-11-06 | 1993-06-15 | Altera Corporation | Method and apparatus for preventing overerasure in a flash cell |
-
1992
- 1992-05-15 JP JP4148575A patent/JP2953196B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-17 US US08/062,396 patent/US5331592A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5331592A (en) | 1994-07-19 |
| JPH05326981A (ja) | 1993-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6141250A (en) | Non-volatile semiconductor memory device | |
| JP4652319B2 (ja) | プログラム及び消去検証機能を有する非揮発性半導体メモリ装置 | |
| US5550772A (en) | Memory array utilizing multi-state memory cells | |
| KR20040097313A (ko) | 알고리즘 다이내믹 기준 프로그래밍 | |
| US6301177B1 (en) | Internal power supply voltage generating circuit and the method for controlling thereof | |
| KR20080077216A (ko) | 플래시 또는 ｅｅ 어레이를 프로그래밍하기 위한 어레이소스 라인(ａｖｓｓ) 제어된 고전압 조정 | |
| US5530669A (en) | Non-volatile semiconductor memory device and method for recovering write characteristics | |
| JP2568792B2 (ja) | 電気的消去可能でプログラム可能な読出し専用メモリの消去方法 | |
| KR100928735B1 (ko) | 메모리 디바이스에서 소프트 프로그램 검증을 위한 방법및 장치 | |
| JP2953196B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3105109B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2638654B2 (ja) | 半導体不揮発性記憶装置 | |
| KR19990013057A (ko) | 단일 비트 데이터와 다중 비트 데이터를 동일한 칩에 선택적으로 저장하는 플래시 메모리 장치의 독출 및 기입 방법 | |
| US7042767B2 (en) | Flash memory unit and method of programming a flash memory device | |
| JP3342878B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2701757B2 (ja) | 半導体記憶装置の書き込み方法 | |
| US11120848B2 (en) | Method for determining a proper program voltage for a plurality of memory cells | |
| US6272051B1 (en) | Nonvolatile semiconductor memory device having a reference cell array | |
| JP3578478B2 (ja) | 不揮発性半導体記憶装置 | |
| US5408430A (en) | Method for operating nonvolatile memory semiconductor devices memories | |
| JP2850655B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3106473B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3094905B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2918723B2 (ja) | 半導体記憶装置 | |
| JP2815077B2 (ja) | 半導体不揮発性記憶装置の使用方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |