JP2953196B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
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- G—PHYSICS
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【0001】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に電気的書込可能,電気的一括消去可能な
不揮発性半導体記憶装置(flash E2PROM)
に関する。
置に関し、特に電気的書込可能,電気的一括消去可能な
不揮発性半導体記憶装置(flash E2PROM)
に関する。
【0002】
【従来の技術】従来、この種のFlash E2PRO
Mの代表的なものとして、例えば、Journal o
f Solid State Circuit Oc
t.1988 Vo123 No.5 P.1157〜
に示されているようなものがある(なおメモリセルの動
作については、1988 IEEE/IRPS P.1
58−に述べられている)。この従来技術に関して、図
8〜図11を用いて以下に説明する。
Mの代表的なものとして、例えば、Journal o
f Solid State Circuit Oc
t.1988 Vo123 No.5 P.1157〜
に示されているようなものがある(なおメモリセルの動
作については、1988 IEEE/IRPS P.1
58−に述べられている)。この従来技術に関して、図
8〜図11を用いて以下に説明する。
【0003】図8には、メモリセル単体の断面図を示
す。メモリセルは、P型半導体基板S1上に形成された
ドレイン52及びソース53と、ドレイン・ソース間の
チャンネル領域上に、トンネル絶縁膜54を介して設け
られた浮遊ゲート55と、その上に絶縁膜56を介して
設けられた制御ゲート57からなる。
す。メモリセルは、P型半導体基板S1上に形成された
ドレイン52及びソース53と、ドレイン・ソース間の
チャンネル領域上に、トンネル絶縁膜54を介して設け
られた浮遊ゲート55と、その上に絶縁膜56を介して
設けられた制御ゲート57からなる。
【0004】次に動作について説明する。データの書込
は、図9に示すようにソースを接地し、制御ゲート及び
ドレインに高電圧を印加して、ドレイン近傍でのインパ
クトイオニゼーションにより生じた電子を浮遊ゲートに
注入することにより行う。
は、図9に示すようにソースを接地し、制御ゲート及び
ドレインに高電圧を印加して、ドレイン近傍でのインパ
クトイオニゼーションにより生じた電子を浮遊ゲートに
注入することにより行う。
【0005】データの消去は、図10に示すように、制
御ゲートを接地し、ドレインはオープン又は接地にし
て、ソースに高電圧を印加し電子を浮遊ゲートからソー
スへトンネル放出することにより行う。
御ゲートを接地し、ドレインはオープン又は接地にし
て、ソースに高電圧を印加し電子を浮遊ゲートからソー
スへトンネル放出することにより行う。
【0006】このようなメモリセルを図11に示すよう
に複数個マトリクス状に配列してメモリセルアレイを構
成する。同一行のメモリセルの制御ゲートを共通に接続
して複数のワード線58を形成し、同一列のメモリセル
のドレインを共通に接続して複数のビット線59を形成
し、同一列のメモリセルのソースを共通に接続して複数
のソース線60を形成する。
に複数個マトリクス状に配列してメモリセルアレイを構
成する。同一行のメモリセルの制御ゲートを共通に接続
して複数のワード線58を形成し、同一列のメモリセル
のドレインを共通に接続して複数のビット線59を形成
し、同一列のメモリセルのソースを共通に接続して複数
のソース線60を形成する。
【0007】ワード線58は行選択回路62に接続し、
ビット線は列選択回路61に接続される。
ビット線は列選択回路61に接続される。
【0008】ソース線60は共通に接続され、これは切
換回路63を介してメモリセルの読出し,書込み時には
グランド電位に、メモリセルの消去時には消去制御回路
64に接続される。
換回路63を介してメモリセルの読出し,書込み時には
グランド電位に、メモリセルの消去時には消去制御回路
64に接続される。
【0009】また、メモリセルの読出し制御を行うため
の読出し制御回路65,メモリセルの書込制御を行うた
めの書込み制御回路66を備えている。読出し制御回路
65,書込み制御回路66,消去制御回路64の出力は
行選択回路62,列選択回路61に接続する。
の読出し制御回路65,メモリセルの書込制御を行うた
めの書込み制御回路66を備えている。読出し制御回路
65,書込み制御回路66,消去制御回路64の出力は
行選択回路62,列選択回路61に接続する。
【0010】次に、動作を説明する。メモリセルの書込
時には、ソース線60は切換回路63を介してグランド
に接続され、書込み制御回路66を作動して列選択回路
61,行選択回路62により一本のビット線、一本のワ
ード線を高電位にして一ケのメモリセルを書込む。読出
し時には書込時同様、ソース線60はグランドに接続さ
れ、読出し制御回路65を作動して列選択回路61,行
選択回路62により一本のビット線、一本のワード線を
所定の電圧(約5V)に設定して一ケのメモリセルを読
出す。
時には、ソース線60は切換回路63を介してグランド
に接続され、書込み制御回路66を作動して列選択回路
61,行選択回路62により一本のビット線、一本のワ
ード線を高電位にして一ケのメモリセルを書込む。読出
し時には書込時同様、ソース線60はグランドに接続さ
れ、読出し制御回路65を作動して列選択回路61,行
選択回路62により一本のビット線、一本のワード線を
所定の電圧(約5V)に設定して一ケのメモリセルを読
出す。
【0011】メモリセルの消去時には、ソース線60は
切換回路63を介して消去制御回路に接続し、消去制御
回路64を作動して、ソース線を高電位(約15V)に
設定し全ワード線をグランド電位に設定し、全ビット線
をオープン状態とし、全メモリセルの消去を行う。
切換回路63を介して消去制御回路に接続し、消去制御
回路64を作動して、ソース線を高電位(約15V)に
設定し全ワード線をグランド電位に設定し、全ビット線
をオープン状態とし、全メモリセルの消去を行う。
【0012】従来の消去制御回路は図13に示すよう
に、Nチャンネルエレハンスメント型トランジスタQ5
で構成され、ドレイン電極は高電圧電源端子1に、ゲー
ト電極は消去制御端子90に、ソース電極は切換回路6
3にそれぞれ接続される。消去動作時には、消去制御端
子90に消去時間teの期間、信号が入力されてトラン
ジスタQ5をオンし、teの期間メモリ素子のソース線に
切換回路63を介して高電圧が印加される。
に、Nチャンネルエレハンスメント型トランジスタQ5
で構成され、ドレイン電極は高電圧電源端子1に、ゲー
ト電極は消去制御端子90に、ソース電極は切換回路6
3にそれぞれ接続される。消去動作時には、消去制御端
子90に消去時間teの期間、信号が入力されてトラン
ジスタQ5をオンし、teの期間メモリ素子のソース線に
切換回路63を介して高電圧が印加される。
【0013】消去時間teはセルのオーバーイレーズ
(過度消去)が生じないように適切に設定される。何故
ならば、オーバーイレーズが生じると、正しいデータが
読み出せなくなるからである。
(過度消去)が生じないように適切に設定される。何故
ならば、オーバーイレーズが生じると、正しいデータが
読み出せなくなるからである。
【0014】これについて、図11及び図12を用いて
説明する。
説明する。
【0015】図12は、メモリセルのしきい値と消去時
間の関係を示す図である。これにより、消去時間が長く
なると(この場合t0以上になると)、初期状態では、
例えばVTM〜5V程度に書込まれていたメモリセルのし
きい値は負の値となる。すなわち、ゲート接地の状態で
もONするいわゆるデプレッション状態となる。これが
オーバーイレーズ(過度消去)である。
間の関係を示す図である。これにより、消去時間が長く
なると(この場合t0以上になると)、初期状態では、
例えばVTM〜5V程度に書込まれていたメモリセルのし
きい値は負の値となる。すなわち、ゲート接地の状態で
もONするいわゆるデプレッション状態となる。これが
オーバーイレーズ(過度消去)である。
【0016】ここで、図11においてメモリセルHがオ
ーバーイレーズされたとする。すると、次に例えばメモ
リセルIにデータを書込み、さらにこのデータを読出す
場合を考えると、選択されたセルIにおいてはドレイン
・ソース間に電流は流れない。
ーバーイレーズされたとする。すると、次に例えばメモ
リセルIにデータを書込み、さらにこのデータを読出す
場合を考えると、選択されたセルIにおいてはドレイン
・ソース間に電流は流れない。
【0017】しかしながら、非選択のメモリセルHに置
いてドレイン・ソース間に電流が流れるため、ビット線
59にも電流が流れ、OFFビットであるメモリセルI
をONビットとして検出してしまう。
いてドレイン・ソース間に電流が流れるため、ビット線
59にも電流が流れ、OFFビットであるメモリセルI
をONビットとして検出してしまう。
【0018】従って、従来の消去制御回路では、消去時
間teは、セルのオーバーイレーズが生じないように設
定されていた。
間teは、セルのオーバーイレーズが生じないように設
定されていた。
【0019】
【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置では、製造のばらつきにより、メモリ
セルの浮遊ゲート・基板間の絶縁膜厚が薄めに出来上が
ったり、厚めに出来上がった場合、メモリセルのオーバ
ーイレーズや消去不足が生じ易いという欠点がある。
性半導体記憶装置では、製造のばらつきにより、メモリ
セルの浮遊ゲート・基板間の絶縁膜厚が薄めに出来上が
ったり、厚めに出来上がった場合、メモリセルのオーバ
ーイレーズや消去不足が生じ易いという欠点がある。
【0020】図14に当社で得たデータを示す。これ
は、te時間消去後のメモリセルしきい値の浮遊ゲート
・基板間の絶縁膜厚依存性を示したものである。絶縁膜
厚が薄くなるほど、消去後のしきい値は低く、遂には、
しきい値が負、すなわちオーバーイレーズ状態となる。
は、te時間消去後のメモリセルしきい値の浮遊ゲート
・基板間の絶縁膜厚依存性を示したものである。絶縁膜
厚が薄くなるほど、消去後のしきい値は低く、遂には、
しきい値が負、すなわちオーバーイレーズ状態となる。
【0021】また、絶縁膜厚が厚くなるほど、消去後し
きい値は高く、消去不足となる。言い換えると、te及
び印加電圧が一定である場合、浮遊ゲート・基板間の絶
縁膜厚がばらつくことにより、オーバーイレーズや消去
不足が生じるのである。
きい値は高く、消去不足となる。言い換えると、te及
び印加電圧が一定である場合、浮遊ゲート・基板間の絶
縁膜厚がばらつくことにより、オーバーイレーズや消去
不足が生じるのである。
【0022】この理由は、消去時に、ソース・浮遊ゲー
ト間に印加される電界が、絶縁膜厚が薄いほど大きく、
消去スピードが速くなるためである。
ト間に印加される電界が、絶縁膜厚が薄いほど大きく、
消去スピードが速くなるためである。
【0023】以上述べてきたように、従来の消去制御回
路では、浮遊ゲート・基板間の絶縁膜厚のばらつきを見
込んでの適切な消去時間を設定することは困難である。
路では、浮遊ゲート・基板間の絶縁膜厚のばらつきを見
込んでの適切な消去時間を設定することは困難である。
【0024】本発明の目的は、消去動作の信頼性を向上
させた不揮発性半導体記憶装置を提供することにある。
させた不揮発性半導体記憶装置を提供することにある。
【0025】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る不揮発性半導体記憶装置は、消去制御
回路を有し、消去動作時にメモリセルのソースに前記消
去制御回路を切換回路を介して接続してなる不揮発性半
導体記憶装置であって、消去制御回路を有し、消去動作
時にメモリセルのソースに前記消去制御回路を切換回路
を介して接続してなる不揮発性半導体記憶装置であっ
て、前記消去制御回路は、少なくとも抵抗素子とリファ
レンス用トランジスタとの素子から構成され、前記抵抗
素子は、一端が電源端子に、他端が第一の接続点に接続
され、前記第一の接続点は、消去動作時に前記メモリセ
ルのソースに接続され、前記メモリセルとリファレンス
用トランジスタは、ドレインと、ソースと、制御ゲート
及び浮遊ゲートからなるゲートとを有し、前記リファレ
ンス用トランジスタは、前記メモリセルの浮遊ゲート・
基板間の絶縁膜と同一工程で形成され、かつ、前記絶縁
膜とほぼ等しい膜厚の浮遊ゲート・基板間の絶縁膜を有
しており、前記リファレンス用トランジスタは、ドレイ
ンが前記第一の接続点に、ゲートが定電圧源に、ソース
がグランドに接続されたものである。
め、本発明に係る不揮発性半導体記憶装置は、消去制御
回路を有し、消去動作時にメモリセルのソースに前記消
去制御回路を切換回路を介して接続してなる不揮発性半
導体記憶装置であって、消去制御回路を有し、消去動作
時にメモリセルのソースに前記消去制御回路を切換回路
を介して接続してなる不揮発性半導体記憶装置であっ
て、前記消去制御回路は、少なくとも抵抗素子とリファ
レンス用トランジスタとの素子から構成され、前記抵抗
素子は、一端が電源端子に、他端が第一の接続点に接続
され、前記第一の接続点は、消去動作時に前記メモリセ
ルのソースに接続され、前記メモリセルとリファレンス
用トランジスタは、ドレインと、ソースと、制御ゲート
及び浮遊ゲートからなるゲートとを有し、前記リファレ
ンス用トランジスタは、前記メモリセルの浮遊ゲート・
基板間の絶縁膜と同一工程で形成され、かつ、前記絶縁
膜とほぼ等しい膜厚の浮遊ゲート・基板間の絶縁膜を有
しており、前記リファレンス用トランジスタは、ドレイ
ンが前記第一の接続点に、ゲートが定電圧源に、ソース
がグランドに接続されたものである。
【0026】また本発明に係る不揮発性半導体記憶装置
は、消去制御回路を有し、消去動作時にメモリセルのソ
ースに前記消去制御回路を切換回路を介して接続してな
る不揮発性半導体記憶装置であって、 前記消去制御回路
は、少なくとも抵抗素子とリファレンス用トランジスタ
との素子から構成され、 前記抵抗素子は、一端が電源端
子に、他端が第一の接続点に接続され、 前記第一の接続
点は、消去動作時に前記メモリセルのソースに接続さ
れ、 前記メモリセルとリファレンス用トランジスタは、
ドレインと、ソースと、制御ゲート及び浮遊ゲートから
なるゲートとを有し、 前記リファレンス用トランジスタ
は、前記メモリセルの浮遊ゲート・基板間の絶縁膜と同
一工程で形成され、かつ、前記絶縁膜とほぼ等しい膜厚
の浮遊ゲート・基板間の絶縁膜を有し、さらにゲートの
制御ゲートと浮遊ゲートとを短絡したものであり、 前記
リファレンス用トランジスタは、ドレインが前記第一の
接続点に、ゲートが定電圧源に、ソースがグランドに接
続されたものである。 また前記第一の接続点と前記切換
回路間に、増幅器を備えたものである。
は、消去制御回路を有し、消去動作時にメモリセルのソ
ースに前記消去制御回路を切換回路を介して接続してな
る不揮発性半導体記憶装置であって、 前記消去制御回路
は、少なくとも抵抗素子とリファレンス用トランジスタ
との素子から構成され、 前記抵抗素子は、一端が電源端
子に、他端が第一の接続点に接続され、 前記第一の接続
点は、消去動作時に前記メモリセルのソースに接続さ
れ、 前記メモリセルとリファレンス用トランジスタは、
ドレインと、ソースと、制御ゲート及び浮遊ゲートから
なるゲートとを有し、 前記リファレンス用トランジスタ
は、前記メモリセルの浮遊ゲート・基板間の絶縁膜と同
一工程で形成され、かつ、前記絶縁膜とほぼ等しい膜厚
の浮遊ゲート・基板間の絶縁膜を有し、さらにゲートの
制御ゲートと浮遊ゲートとを短絡したものであり、 前記
リファレンス用トランジスタは、ドレインが前記第一の
接続点に、ゲートが定電圧源に、ソースがグランドに接
続されたものである。 また前記第一の接続点と前記切換
回路間に、増幅器を備えたものである。
【0027】また本発明に係る不揮発性半導体記憶装置
は、電気的書込消去可能なメモリセルと、前記メモリセ
ルに消去電圧を印加することにより、そのメモリセルに
記憶された記憶情報を消去する消去制御回路とを有する
不揮発性半導体記憶装置において、 前記メモリセルの基
板・浮遊ゲート間膜厚のばらつきに応じて前記消去制御
回路は、発生する消去電圧を変化させることにより前記
記憶情報の消去スピードの変動を補正するものである。
また前記メモリセルは、浮遊ゲートに電荷を蓄積するこ
とにより書き込まれ、ソース・ドレインの電流端子の一
方の電流端子から前記電荷を放出することにより消去さ
れるメモリセルであり、前記消去電圧は、前記一方の電
流端子に印加されるものである。 また前記消去制御回路
は、抵抗素子とリファレンス用トランジスタとの直列回
路を有し、前記リファレンス用トランジスタは、前記メ
モリセルの浮遊ゲート・基板間の絶縁膜と同一工程で形
成され、かつ、前記絶縁膜とほぼ等しい膜厚の浮遊ゲー
ト・基板間の絶縁膜を有しており、前記直列回路は、電
源端子側に前記抵抗素子を配置して電源端子とグランド
端子との間に接続され、前記リファレンス用トランジス
タの制御ゲートに定電圧を印加し、その二つの素子の接
続点の電位を前記消去電圧として発生するものである。
また前記消去制御回路は、前記接続点の消去電圧を設定
する手段を有するものである。 また前記リファレンス用
トランジスタは、制御ゲート及びこれと短絡された浮遊
ゲートを有するものである。 また前記メモリセルは、ド
レイン電流を流しドレイン近傍でのインパクトイオニゼ
ーションにより生じた電子を前記浮遊ゲートに注入する
ことによりデータを書き込み、前記浮遊ゲートに蓄積さ
れた電子を前記ソース電流端子に放出することによりデ
ータの消去が行われるものである。
は、電気的書込消去可能なメモリセルと、前記メモリセ
ルに消去電圧を印加することにより、そのメモリセルに
記憶された記憶情報を消去する消去制御回路とを有する
不揮発性半導体記憶装置において、 前記メモリセルの基
板・浮遊ゲート間膜厚のばらつきに応じて前記消去制御
回路は、発生する消去電圧を変化させることにより前記
記憶情報の消去スピードの変動を補正するものである。
また前記メモリセルは、浮遊ゲートに電荷を蓄積するこ
とにより書き込まれ、ソース・ドレインの電流端子の一
方の電流端子から前記電荷を放出することにより消去さ
れるメモリセルであり、前記消去電圧は、前記一方の電
流端子に印加されるものである。 また前記消去制御回路
は、抵抗素子とリファレンス用トランジスタとの直列回
路を有し、前記リファレンス用トランジスタは、前記メ
モリセルの浮遊ゲート・基板間の絶縁膜と同一工程で形
成され、かつ、前記絶縁膜とほぼ等しい膜厚の浮遊ゲー
ト・基板間の絶縁膜を有しており、前記直列回路は、電
源端子側に前記抵抗素子を配置して電源端子とグランド
端子との間に接続され、前記リファレンス用トランジス
タの制御ゲートに定電圧を印加し、その二つの素子の接
続点の電位を前記消去電圧として発生するものである。
また前記消去制御回路は、前記接続点の消去電圧を設定
する手段を有するものである。 また前記リファレンス用
トランジスタは、制御ゲート及びこれと短絡された浮遊
ゲートを有するものである。 また前記メモリセルは、ド
レイン電流を流しドレイン近傍でのインパクトイオニゼ
ーションにより生じた電子を前記浮遊ゲートに注入する
ことによりデータを書き込み、前記浮遊ゲートに蓄積さ
れた電子を前記ソース電流端子に放出することによりデ
ータの消去が行われるものである。
【0028】
【作用】基板・浮遊ゲート膜厚がばらつくことによる消
去スピードの変動を、消去電圧を変化させることにより
補正する。
去スピードの変動を、消去電圧を変化させることにより
補正する。
【0029】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0030】(実施例1)図1は、本発明の実施例1を
示すブロック図である。
示すブロック図である。
【0031】図1において、抵抗素子Rの一端は高電圧
電源端子1に(例えば12.5Vである)、他端は接続
点Aに接続している。メモリセルと同型の構造を有する
リファレンス用トランジスタQ1のドレインは接続点A
に、ゲートは定電圧端子2に、ソースはグランドにそれ
ぞれ接続されている。
電源端子1に(例えば12.5Vである)、他端は接続
点Aに接続している。メモリセルと同型の構造を有する
リファレンス用トランジスタQ1のドレインは接続点A
に、ゲートは定電圧端子2に、ソースはグランドにそれ
ぞれ接続されている。
【0032】また、接続点Aは、切換回路3と接続して
いる。この切換回路3はメモリセルのソース線を、消去
動作時には接続点Aへ、それ以外の時はグランドにそれ
ぞれ切替接続する。ここで、トランジスタQ1の浮遊ゲ
ート・基板間絶縁膜は、メモリセルの浮遊ゲート・基板
間絶縁膜と同一工程で形成され、略等しい膜厚を有す
る。
いる。この切換回路3はメモリセルのソース線を、消去
動作時には接続点Aへ、それ以外の時はグランドにそれ
ぞれ切替接続する。ここで、トランジスタQ1の浮遊ゲ
ート・基板間絶縁膜は、メモリセルの浮遊ゲート・基板
間絶縁膜と同一工程で形成され、略等しい膜厚を有す
る。
【0033】動作を説明すると、消去動作時には、高電
圧VPPが高電圧電源端子1に印加され、定電圧例えば5
Vが定電圧端子に印加される。すると、トランジスタQ
1はオン状態となり、定電流IがトランジスタQ1のドレ
イン・ソース間及び抵抗素子Rに流れる。接続点Aの電
圧は、(VPP−RI)で与えられる。この電圧(VPP−
RI)が切換回路3を介してメモリセルのソースに供給
される。
圧VPPが高電圧電源端子1に印加され、定電圧例えば5
Vが定電圧端子に印加される。すると、トランジスタQ
1はオン状態となり、定電流IがトランジスタQ1のドレ
イン・ソース間及び抵抗素子Rに流れる。接続点Aの電
圧は、(VPP−RI)で与えられる。この電圧(VPP−
RI)が切換回路3を介してメモリセルのソースに供給
される。
【0034】ここで、メモリセルの基板・浮遊ゲート間
絶縁膜が製造ばらつきで薄くなった場合を考える。
絶縁膜が製造ばらつきで薄くなった場合を考える。
【0035】メモリセルの基板・浮遊ゲート間絶縁膜
と、トランジスタQ1の基板・浮遊ゲート絶縁膜厚とは
同一工程で形成されるため、トランジスタQ1の基板・
浮遊ゲート膜厚も薄くなる。トランジスタQ1の基板・
浮遊ゲート間膜厚(以下、d1という)とIとは図2に
示すような関係となる。
と、トランジスタQ1の基板・浮遊ゲート絶縁膜厚とは
同一工程で形成されるため、トランジスタQ1の基板・
浮遊ゲート膜厚も薄くなる。トランジスタQ1の基板・
浮遊ゲート間膜厚(以下、d1という)とIとは図2に
示すような関係となる。
【0036】すなわち、d1が減少すれば、Iは増大す
るのである。A点の電圧は(VPP−RI)で与えられる
ため、図3に示すように、d1が減少すれば、A点の電
圧もそれに応じて低下する。すなわち、メモリセルのソ
ース線に印加される電圧も低下する。
るのである。A点の電圧は(VPP−RI)で与えられる
ため、図3に示すように、d1が減少すれば、A点の電
圧もそれに応じて低下する。すなわち、メモリセルのソ
ース線に印加される電圧も低下する。
【0037】結果として、メモリセルの消去スピードは
ほぼ一定に保たれる。このようにして基板・浮遊ゲート
膜厚がばらつくことによる消去スピードの変動を、印加
電圧をそれに応じて変化させることにより補正できるの
である。これが、本発明のポイントである。図4に、消
去後メモリセルしきい値と、浮遊ゲート・基板間絶縁膜
厚との関係を示す。本発明によれば、基板・浮遊ゲート
膜厚がばらついても消去後のメモリセルしきい値をほぼ
一定に保つことができる。
ほぼ一定に保たれる。このようにして基板・浮遊ゲート
膜厚がばらつくことによる消去スピードの変動を、印加
電圧をそれに応じて変化させることにより補正できるの
である。これが、本発明のポイントである。図4に、消
去後メモリセルしきい値と、浮遊ゲート・基板間絶縁膜
厚との関係を示す。本発明によれば、基板・浮遊ゲート
膜厚がばらついても消去後のメモリセルしきい値をほぼ
一定に保つことができる。
【0038】(実施例2)図5は、本発明の実施例2を
示す回路ブロック図である。
示す回路ブロック図である。
【0039】本実施例は、実施例1とほぼ同じである
が、相違点として接続点Aと切換回路3との間に電圧増
幅率Aの電圧増幅器4が設けられている。
が、相違点として接続点Aと切換回路3との間に電圧増
幅率Aの電圧増幅器4が設けられている。
【0040】A=1の場合は、実施例1と同じである。
Aを適切に設定することにより、A点での電位変化に応
じた切換回路3に入力される電位の変化率を任意に設定
することができるので、最適な消去電圧の設定が容易に
行える。
Aを適切に設定することにより、A点での電位変化に応
じた切換回路3に入力される電位の変化率を任意に設定
することができるので、最適な消去電圧の設定が容易に
行える。
【0041】(実施例3)図6は、本発明の実施例3を
示す回路ブロック図である。
示す回路ブロック図である。
【0042】本実施例では、トランジスタQ 1 は、図7
に示すように、制御ゲート5と浮遊ゲート6を短絡して
ゲート端子7を形成している。これにより、基板・浮遊
ゲート間膜厚以外のQ 1 のオン電流を変化させる要因、
例えば浮遊ゲート・制御ゲート間絶縁膜8のばらつきの
影響を排除することができ、メモリセルの基板・浮遊ゲ
ート間膜厚の変動に対し、より精度よく応じた消去電圧
を供給することができる。
に示すように、制御ゲート5と浮遊ゲート6を短絡して
ゲート端子7を形成している。これにより、基板・浮遊
ゲート間膜厚以外のQ 1 のオン電流を変化させる要因、
例えば浮遊ゲート・制御ゲート間絶縁膜8のばらつきの
影響を排除することができ、メモリセルの基板・浮遊ゲ
ート間膜厚の変動に対し、より精度よく応じた消去電圧
を供給することができる。
【0043】
【発明の効果】以上説明したように本発明は、消去制御
回路に、基板・浮遊ゲート間絶縁膜がメモリセルの基板
・浮遊ゲート間絶縁膜と同一の工程で形成され、ほぼ等
しい厚さを有するメモリセルと同型のリファレンストラ
ンジスタを設け、消去動作時にリファレンストランジス
タのオン電流値に応じた消去電圧をメモリセルのソース
に供給することにより、製造ばらつきによりメモリセル
の基板・浮遊ゲート間絶縁膜厚が薄くなったり厚くなっ
たりしてオーバーイレーズや消去不足が生じやすくなっ
た場合に、これに応じて消去電圧を変化させてオーバー
イレーズや消去不足を防止できるという効果がある。
回路に、基板・浮遊ゲート間絶縁膜がメモリセルの基板
・浮遊ゲート間絶縁膜と同一の工程で形成され、ほぼ等
しい厚さを有するメモリセルと同型のリファレンストラ
ンジスタを設け、消去動作時にリファレンストランジス
タのオン電流値に応じた消去電圧をメモリセルのソース
に供給することにより、製造ばらつきによりメモリセル
の基板・浮遊ゲート間絶縁膜厚が薄くなったり厚くなっ
たりしてオーバーイレーズや消去不足が生じやすくなっ
た場合に、これに応じて消去電圧を変化させてオーバー
イレーズや消去不足を防止できるという効果がある。
【0044】すなわち、本発明によってメモリセルの基
板・浮遊ゲート間絶縁膜の許容製造範囲が広げられ、ま
た消去時間の設定に対し、基板・浮遊ゲート間絶縁膜が
ばらついた場合を見込んでマージンをとる必要がなくな
る。
板・浮遊ゲート間絶縁膜の許容製造範囲が広げられ、ま
た消去時間の設定に対し、基板・浮遊ゲート間絶縁膜が
ばらついた場合を見込んでマージンをとる必要がなくな
る。
【0045】従って、従来よりも歩留りの高い不揮発性
半導体装置が得られ、また、消去動作の信頼性も向上さ
せることができる。当社の検討によれば、図1におい
て、Rの値を約30K,VPPを14Vに設定して従来と
比較して基板・浮遊ゲート間絶縁膜厚の許容製造範囲は
約50%広がった。
半導体装置が得られ、また、消去動作の信頼性も向上さ
せることができる。当社の検討によれば、図1におい
て、Rの値を約30K,VPPを14Vに設定して従来と
比較して基板・浮遊ゲート間絶縁膜厚の許容製造範囲は
約50%広がった。
【図1】本発明の実施例1を示す回路ブロック図であ
る。
る。
【図2】トランジスタの基板・浮遊ゲート間絶縁膜厚と
トランジスタのオン電流Iとの関係を示す図である。
トランジスタのオン電流Iとの関係を示す図である。
【図3】トランジスタの基板・浮遊ゲート間絶縁膜厚と
接続点Aの電圧Vとの関係を示す図である。
接続点Aの電圧Vとの関係を示す図である。
【図4】トランジスタの基板・浮遊ゲート間絶縁膜厚と
消去後メモリセルしきい値の関係を示す図である。
消去後メモリセルしきい値の関係を示す図である。
【図5】本発明の実施例2を示す回路ブロック図であ
る。
る。
【図6】本発明の実施例3を示す回路ブロック図であ
る。
る。
【図7】図6におけるトランジスタの構造を示す図であ
る。
る。
【図8】単体メモリセルの構造を示す断面図である。
【図9】単体メモリセルの書き込み動作を説明する図で
ある。
ある。
【図10】単体メモリセルの消去動作を説明する図であ
る。
る。
【図11】メモリセルアレイを示す図である。
【図12】メモリセルの代表的な消去特性を示す図であ
る。
る。
【図13】従来の消去制御回路を示す図である。
【図14】従来回路を使用した場合の消去後のメモリセ
ルしきい値と浮遊ゲート・基板間膜厚の関係を示す図で
ある。
ルしきい値と浮遊ゲート・基板間膜厚の関係を示す図で
ある。
1 高電圧電源端子 2 定電圧端子 3,63 切換回路 4 電圧増幅器 5,57 制御ゲート 6,55 浮遊ゲート 7 ゲート端子 8,56 絶縁膜 51 P型半導体基板 52 ドケイン 53 ソース 54 トンネル絶縁膜 58 ワード線 59 ビット線 60 ソース線 61 列選択回路 62 行選択回路 64 消去制御回路 65 読出し制御回路 66 書込み制御回路 90 消去制御端子
Claims (9)
- 【請求項1】 消去制御回路を有し、消去動作時にメモ
リセルのソースに前記消去制御回路を切換回路を介して
接続してなる不揮発性半導体記憶装置であって、 前記消去制御回路は、少なくとも抵抗素子とリファレン
ス用トランジスタとの素子から構成され、 前記抵抗素子は、一端が電源端子に、他端が第一の接続
点に接続され、 前記第一の接続点は、消去動作時に前記メモリセルのソ
ースに接続され、 前記メモリセルとリファレンス用トランジスタは、ドレ
インと、ソースと、制御ゲート及び浮遊ゲートからなる
ゲートとを有し、前記リファレンス用トランジスタは、 前記メモリセルの
浮遊ゲート・基板間の絶縁膜と同一工程で形成され、か
つ、前記絶縁膜とほぼ等しい膜厚の浮遊ゲート・基板間
の絶縁膜を有しており、 前記リファレンス用トランジスタは、ドレインが前記第
一の接続点に、ゲートが定電圧源に、ソースがグランド
に接続されたものであることを特徴とする不揮発性半導
体記憶装置。 - 【請求項2】 消去制御回路を有し、消去動作時にメモ
リセルのソースに前記消去制御回路を切換回路を介して
接続してなる不揮発性半導体記憶装置であって、 前記消去制御回路は、少なくとも抵抗素子とリファレン
ス用トランジスタとの素子から構成され、 前記抵抗素子は、一端が電源端子に、他端が第一の接続
点に接続され、 前記第一の接続点は、消去動作時に前記メモリセルのソ
ースに接続され、 前記メモリセルとリファレンス用トランジスタは、ドレ
インと、ソースと、制御ゲート及び浮遊ゲートからなる
ゲートとを有し、 前記リファレンス用トランジスタは、前記メモリセルの
浮遊ゲート・基板間の絶縁膜と同一工程で形成され、か
つ、前記絶縁膜とほぼ等しい膜厚の浮遊ゲート・基板間
の絶縁膜を有し、さらにゲートの制御ゲートと浮遊ゲー
トとを短絡したものであり、 前記リファレンス用トランジスタは、ドレインが前記第
一の接続点に、ゲートが定電圧源に、ソースがグランド
に接続されたものであることを特徴とする不揮発性半導
体記憶装置。 - 【請求項3】 前記第一の接続点と前記切換回路間に、
増幅器を備えたことを特徴とする請求項1又は2に記載
の不揮発性半導体記憶装置。 - 【請求項4】 電気的書込消去可能なメモリセルと、前
記メモリセルに消去電圧を印加することにより、そのメ
モリセルに記憶された記憶情報を消去する消去制御回路
とを有する不揮発性半導体記憶装置において、 前記メモリセルの基板・浮遊ゲート間膜厚のばらつきに
応じて前記消去制御回路は、発生する消去電圧を変化さ
せることにより前記記憶情報の消去スピードの変動を補
正するものであることを特徴とする不揮発性半導体装
置。 - 【請求項5】 前記メモリセルは、浮遊ゲートに電荷を
蓄積することにより書き込まれ、ソース・ドレインの電
流端子の一方の電流端子から前記電荷を放出することに
より消去されるメモリセルであり、 前記消去電圧は、前記一方の電流端子に印加されること
を特徴とする請求項4に記載の不揮発性半導体装置。 - 【請求項6】 前記消去制御回路は、抵抗素子とリファ
レンス用トランジスタとの直列回路を有し、 前記リファレンス用トランジスタは、前記メモリセルの
浮遊ゲート・基板間の絶縁膜と同一工程で形成され、か
つ、前記絶縁膜とほぼ等しい膜厚の浮遊ゲート・基板間
の絶縁膜を有しており、 前記直列回路は、電源端子側に前記抵抗素子を配置して
電源端子とグランド端子との間に接続され、 前記リファレンス用トランジスタの制御ゲートに定電圧
を印加し、その二つの素子の接続点の電位を前記消去電
圧として発生するものであることを特徴とする請求項5
に記載の不揮発性半導体装置。 - 【請求項7】 前記消去制御回路は、前記接続点の消去
電圧を設定する手段を有するものであることを特徴とす
る請求項4,5又は6に記載の不揮発性半導体装置。 - 【請求項8】 前記リファレンス用トランジスタは、制
御ゲート及びこれと短絡された浮遊ゲートを有するもの
であることを特徴とする請求項4,5又は6に記載の不
揮発性半導体装置。 - 【請求項9】 前記メモリセルは、ドレイン電流を流し
ドレイン近傍でのインパクトイオニゼーションにより生
じた電子を前記浮遊ゲートに注入することによりデータ
を書き込み、前記浮遊ゲートに蓄積された電子を前記ソ
ース電流端子に放出することによりデータの消去が行わ
れるものであることを特徴とする請求項4、5、6、7
又は8に記載の不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4148575A JP2953196B2 (ja) | 1992-05-15 | 1992-05-15 | 不揮発性半導体記憶装置 |
US08/062,396 US5331592A (en) | 1992-05-15 | 1993-05-17 | Non-volatile semiconductor memory device with erasure control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4148575A JP2953196B2 (ja) | 1992-05-15 | 1992-05-15 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05326981A JPH05326981A (ja) | 1993-12-10 |
JP2953196B2 true JP2953196B2 (ja) | 1999-09-27 |
Family
ID=15455815
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4148575A Expired - Fee Related JP2953196B2 (ja) | 1992-05-15 | 1992-05-15 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5331592A (ja) |
JP (1) | JP2953196B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5455800A (en) * | 1993-02-19 | 1995-10-03 | Intel Corporation | Apparatus and a method for improving the program and erase performance of a flash EEPROM memory array |
US5428578A (en) * | 1993-08-12 | 1995-06-27 | Texas Instruments Incorporated | Biasing circuit and method to achieve compaction and self-limiting erase in flash EEPROMs |
GB9424598D0 (en) * | 1994-12-06 | 1995-01-25 | Philips Electronics Uk Ltd | Semiconductor memory with non-volatile memory transistor |
US5646886A (en) * | 1995-05-24 | 1997-07-08 | National Semiconductor Corporation | Flash memory having segmented array for improved operation |
US6055186A (en) * | 1998-10-23 | 2000-04-25 | Macronix International Co., Ltd. | Regulated negative voltage supply circuit for floating gate memory devices |
JP4318438B2 (ja) * | 2002-08-26 | 2009-08-26 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
JP2008507673A (ja) * | 2004-07-23 | 2008-03-13 | エイエフエイ・コントロールズ,リミテッド・ライアビリティ・カンパニー | マイクロバルブアセンブリの動作方法および関連構造および関連デバイス |
JP2006229881A (ja) * | 2005-02-21 | 2006-08-31 | Toshiba Corp | 鍵管理システムおよび鍵管理方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5168465A (en) * | 1988-06-08 | 1992-12-01 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
KR930000869B1 (ko) * | 1989-11-30 | 1993-02-08 | 삼성전자 주식회사 | 페이지 소거 가능한 플래쉬형 이이피롬 장치 |
US5231602A (en) * | 1990-04-25 | 1993-07-27 | Advanced Micro Devices, Inc. | Apparatus and method for improving the endurance of floating gate devices |
US5218571A (en) * | 1990-05-07 | 1993-06-08 | Cypress Semiconductor Corporation | EPROM source bias circuit with compensation for processing characteristics |
US5220528A (en) * | 1990-11-19 | 1993-06-15 | Intel Corporation | Compensation circuit for leakage in flash EPROM |
US5220533A (en) * | 1991-11-06 | 1993-06-15 | Altera Corporation | Method and apparatus for preventing overerasure in a flash cell |
-
1992
- 1992-05-15 JP JP4148575A patent/JP2953196B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-17 US US08/062,396 patent/US5331592A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5331592A (en) | 1994-07-19 |
JPH05326981A (ja) | 1993-12-10 |
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LAPS | Cancellation because of no payment of annual fees |