JP3502015B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3502015B2 JP3502015B2 JP2000167070A JP2000167070A JP3502015B2 JP 3502015 B2 JP3502015 B2 JP 3502015B2 JP 2000167070 A JP2000167070 A JP 2000167070A JP 2000167070 A JP2000167070 A JP 2000167070A JP 3502015 B2 JP3502015 B2 JP 3502015B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- memory cells
- channel
- memory cell
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は，半導体記憶装置に
関するものである。
関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置としてのフラッシ
ュメモリ１を図１０に示す。このフラッシュメモリ１
は，各メモリセルを構成するＭＯＳＦＥＴのスレショル
ド電圧を変化させることによって情報を記憶する。ＭＯ
ＳＦＥＴのスレショルド電圧は，トンネル酸化膜１１と
絶縁膜１２との間に設けられた多結晶シリコンから成る
フローティングゲート１３に電子を注入すること，およ
び，このフローティングゲート１３から電子を引き出す
ことによって調整される。
ュメモリ１を図１０に示す。このフラッシュメモリ１
は，各メモリセルを構成するＭＯＳＦＥＴのスレショル
ド電圧を変化させることによって情報を記憶する。ＭＯ
ＳＦＥＴのスレショルド電圧は，トンネル酸化膜１１と
絶縁膜１２との間に設けられた多結晶シリコンから成る
フローティングゲート１３に電子を注入すること，およ
び，このフローティングゲート１３から電子を引き出す
ことによって調整される。
【０００３】通常，フローティングゲート１３への電子
の注入は，トンネル酸化膜１１に対して所定の電界を加
えトンネル酸化膜１１にＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒ
ｄｈｅｉｍｔ）トンネル電流を生じさせること，また
は，ＭＯＳＦＥＴを動作させてトンネル酸化膜１１を通
過するチャネルホットエレクトロンを発生させることに
よって行われてきた。
の注入は，トンネル酸化膜１１に対して所定の電界を加
えトンネル酸化膜１１にＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒ
ｄｈｅｉｍｔ）トンネル電流を生じさせること，また
は，ＭＯＳＦＥＴを動作させてトンネル酸化膜１１を通
過するチャネルホットエレクトロンを発生させることに
よって行われてきた。
【０００４】一方，フローティングゲート１３からの電
子の引き出しは，ドレインとフローティングゲート１３
との間のＦ−Ｎトンネル電流またはフローティングゲー
ト１３とＰ型の基板２１との間のＦ−Ｎトンネル電流に
よって行われてきた。
子の引き出しは，ドレインとフローティングゲート１３
との間のＦ−Ｎトンネル電流またはフローティングゲー
ト１３とＰ型の基板２１との間のＦ−Ｎトンネル電流に
よって行われてきた。
【０００５】
【発明が解決しようとする課題】しかしながら，従来の
フラッシュメモリ１によれば，メモリセルのデータ書き
込み・消去動作に際してトンネル酸化膜１１にＦ−Ｎト
ンネル電流を十分に流すために，トンネル酸化膜１１に
対して高い電圧を印加する必要があった。
フラッシュメモリ１によれば，メモリセルのデータ書き
込み・消去動作に際してトンネル酸化膜１１にＦ−Ｎト
ンネル電流を十分に流すために，トンネル酸化膜１１に
対して高い電圧を印加する必要があった。
【０００６】また，Ｆ−Ｎトンネル電流によってフロー
ティングゲート１３に電子を注入した場合，フローティ
ングゲート１３には正孔も一緒に注入されてしまう。そ
して，データ書き換えが繰り返されると，データ書き込
み時のスレショルド電圧とデータ消去時のスレショルド
電圧との差が小さくなり，データの誤書き込み・誤読み
出しが発生する可能性があった。
ティングゲート１３に電子を注入した場合，フローティ
ングゲート１３には正孔も一緒に注入されてしまう。そ
して，データ書き換えが繰り返されると，データ書き込
み時のスレショルド電圧とデータ消去時のスレショルド
電圧との差が小さくなり，データの誤書き込み・誤読み
出しが発生する可能性があった。
【０００７】チャネルホットエレクトロンを発生させて
フローティングゲート１３に電子を注入する場合，ＭＯ
ＳＦＥＴを完全にＯＮさせる必要があるうえに，実際に
注入されるのはチャネル中のいわゆるラッキーホットエ
レクトロンに限られてしまう。このため，電流に対する
注入効率が低く，フラッシュメモリ１の低消費電力化が
困難となっていた。
フローティングゲート１３に電子を注入する場合，ＭＯ
ＳＦＥＴを完全にＯＮさせる必要があるうえに，実際に
注入されるのはチャネル中のいわゆるラッキーホットエ
レクトロンに限られてしまう。このため，電流に対する
注入効率が低く，フラッシュメモリ１の低消費電力化が
困難となっていた。
【０００８】さらに，従来のフラッシュメモリ１は，装
置規模のコンパクト化に関して次の課題を有していた。
トンネル酸化膜１１に十分なＦ−Ｎトンネル電流を流す
ために必要な電界を得るためには，基板２１とフローテ
ィングゲート１３との間の静電容量と，フローティング
ゲート１３と多結晶シリコンから成るコントロールゲー
ト１５との間の静電容量とのいわゆるカップリング率が
重要となる。具体的には，フローティングゲート１３と
コントロールゲート１５との間の静電容量を，基板２１
とフローティングゲート１３との間の静電容量に対して
十分に大きくとる必要があった。このため，フローティ
ングゲート１３の面積を抑えてメモリセルのサイズを縮
小させることが困難となっていた。
置規模のコンパクト化に関して次の課題を有していた。
トンネル酸化膜１１に十分なＦ−Ｎトンネル電流を流す
ために必要な電界を得るためには，基板２１とフローテ
ィングゲート１３との間の静電容量と，フローティング
ゲート１３と多結晶シリコンから成るコントロールゲー
ト１５との間の静電容量とのいわゆるカップリング率が
重要となる。具体的には，フローティングゲート１３と
コントロールゲート１５との間の静電容量を，基板２１
とフローティングゲート１３との間の静電容量に対して
十分に大きくとる必要があった。このため，フローティ
ングゲート１３の面積を抑えてメモリセルのサイズを縮
小させることが困難となっていた。
【０００９】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，メモリセルのサイズの
縮小が可能で，データの誤書き込み・誤読み出しが防止
され，省電力化が図られた半導体記憶装置を提供するこ
とにある。
されたものであり，その目的は，メモリセルのサイズの
縮小が可能で，データの誤書き込み・誤読み出しが防止
され，省電力化が図られた半導体記憶装置を提供するこ
とにある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に，複数のメモリセルと，複数のメモリセルの中から１
または２以上のメモリセルを選択するデコーダとを備え
た半導体記憶装置が提供される。この半導体記憶装置が
備える各メモリセルは，半導体から成るチャネル部と，
半導体から成るソース部と，半導体から成るドレイン部
と，コントロールゲート部と，チャネル部とコントロー
ルゲート部との間において電気的に浮遊した状態にある
フローティングゲート部とから構成されている。そし
て，この半導体記憶装置は，請求項１に記載のように，
デコーダによって複数のメモリセルの中から選択された
１または２以上の選択メモリセルの各ソース部には基準
電圧が印加され，各ドレイン部には基準電圧が印加さ
れ，各コントロールゲート部には基準電圧よりも高いレ
ベルの第１電圧が印加され，各チャネル部には基準電圧
よりも高いレベルであって第１電圧よりも低いレベルの
第２電圧と基準電圧よりも低いレベルの第３電圧とが交
番印加されることを特徴としている。
に，複数のメモリセルと，複数のメモリセルの中から１
または２以上のメモリセルを選択するデコーダとを備え
た半導体記憶装置が提供される。この半導体記憶装置が
備える各メモリセルは，半導体から成るチャネル部と，
半導体から成るソース部と，半導体から成るドレイン部
と，コントロールゲート部と，チャネル部とコントロー
ルゲート部との間において電気的に浮遊した状態にある
フローティングゲート部とから構成されている。そし
て，この半導体記憶装置は，請求項１に記載のように，
デコーダによって複数のメモリセルの中から選択された
１または２以上の選択メモリセルの各ソース部には基準
電圧が印加され，各ドレイン部には基準電圧が印加さ
れ，各コントロールゲート部には基準電圧よりも高いレ
ベルの第１電圧が印加され，各チャネル部には基準電圧
よりも高いレベルであって第１電圧よりも低いレベルの
第２電圧と基準電圧よりも低いレベルの第３電圧とが交
番印加されることを特徴としている。
【００１１】かかる構成によれば，選択メモリセルにお
いて，例えばチャネル部，ソース部，ドレイン部がそれ
ぞれＰ型半導体，Ｎ型半導体，Ｎ型半導体で構成されて
いる場合，チャネル部に第２電圧が印加されると，ドレ
イン部とチャネル部によって形成されるｐｎ接合が順方
向バイアス状態となるため，チャネル部にドレイン部か
ら電子が注入される。そして，チャネル部に第３電圧が
印加されると，ソース部とチャネル部によって形成され
るｐｎ接合およびドレイン部とチャネル部によって形成
されるｐｎ接合がともに逆方向バイアス状態となり，チ
ャネル部に空乏層が現れる。チャネル中の電子は，この
空乏層において加速され，チャネル部とフローティング
ゲート部との間の絶縁領域に移動する。また，チャネル
部に第３電圧が印加されると，コントロールゲート部と
チャネル部との間に電位差によって，フローティングゲ
ート部とチャネル部との間に電界が生じる。この電界に
よって，チャネル部とフローティングゲート部との間の
絶縁領域に移動した電子は，フローティングゲート部に
注入される。なお，チャネル部，ソース部，ドレイン部
がそれぞれＮ型半導体，Ｐ型半導体，Ｐ型半導体で構成
されている場合，チャネル部には正孔が注入され，この
正孔がフローティングゲート部に達することになる。
いて，例えばチャネル部，ソース部，ドレイン部がそれ
ぞれＰ型半導体，Ｎ型半導体，Ｎ型半導体で構成されて
いる場合，チャネル部に第２電圧が印加されると，ドレ
イン部とチャネル部によって形成されるｐｎ接合が順方
向バイアス状態となるため，チャネル部にドレイン部か
ら電子が注入される。そして，チャネル部に第３電圧が
印加されると，ソース部とチャネル部によって形成され
るｐｎ接合およびドレイン部とチャネル部によって形成
されるｐｎ接合がともに逆方向バイアス状態となり，チ
ャネル部に空乏層が現れる。チャネル中の電子は，この
空乏層において加速され，チャネル部とフローティング
ゲート部との間の絶縁領域に移動する。また，チャネル
部に第３電圧が印加されると，コントロールゲート部と
チャネル部との間に電位差によって，フローティングゲ
ート部とチャネル部との間に電界が生じる。この電界に
よって，チャネル部とフローティングゲート部との間の
絶縁領域に移動した電子は，フローティングゲート部に
注入される。なお，チャネル部，ソース部，ドレイン部
がそれぞれＮ型半導体，Ｐ型半導体，Ｐ型半導体で構成
されている場合，チャネル部には正孔が注入され，この
正孔がフローティングゲート部に達することになる。
【００１２】請求項２によれば，デコーダによって複数
のメモリセルの中から選択された１または２以上の選択
メモリセルの各ソース部には基準電圧が印加され，各コ
ントロールゲート部には基準電圧よりも高いレベルの第
４電圧が印加され，各チャネル部には基準電圧よりも低
いレベルの第５電圧が印加され，各ドレイン部には第５
電圧よりも低いレベルの第６電圧が印加されることを特
徴とする半導体記憶装置が提供される。
のメモリセルの中から選択された１または２以上の選択
メモリセルの各ソース部には基準電圧が印加され，各コ
ントロールゲート部には基準電圧よりも高いレベルの第
４電圧が印加され，各チャネル部には基準電圧よりも低
いレベルの第５電圧が印加され，各ドレイン部には第５
電圧よりも低いレベルの第６電圧が印加されることを特
徴とする半導体記憶装置が提供される。
【００１３】かかる構成によれば，選択メモリセルにお
いて，ドレイン部とチャネル部によって形成されるｐｎ
接合が順方向バイアス状態となるため，チャネル部にド
レイン部から電子が注入される。一方，ソース部とチャ
ネル部によって形成されるｐｎ接合は逆方向バイアス状
態となり，チャネル部に空乏層が現れる。チャネル中の
電子は，この空乏層において加速され，チャネル部とフ
ローティングゲート部との間の絶縁領域に移動する。ま
た，コントロールゲート部とチャネル部との間に電位差
によって，フローティングゲート部とチャネル部との間
に電界が生じる。この電界によって，チャネル部とフロ
ーティングゲート部との間の絶縁領域に移動した電子
は，フローティングゲート部に注入される。
いて，ドレイン部とチャネル部によって形成されるｐｎ
接合が順方向バイアス状態となるため，チャネル部にド
レイン部から電子が注入される。一方，ソース部とチャ
ネル部によって形成されるｐｎ接合は逆方向バイアス状
態となり，チャネル部に空乏層が現れる。チャネル中の
電子は，この空乏層において加速され，チャネル部とフ
ローティングゲート部との間の絶縁領域に移動する。ま
た，コントロールゲート部とチャネル部との間に電位差
によって，フローティングゲート部とチャネル部との間
に電界が生じる。この電界によって，チャネル部とフロ
ーティングゲート部との間の絶縁領域に移動した電子
は，フローティングゲート部に注入される。
【００１４】請求項３に記載の半導体記憶装置は，デコ
ーダによって複数のメモリセルの中から選択されなかっ
た１または２以上の非選択メモリセルの各コントロール
ゲート部および各チャネル部に対して第７電圧が印加さ
れることを特徴としている。この半導体記憶装置によれ
ば，非選択メモリセルにおいて，コントロールゲート部
とチャネル部との電位差がなくなるため，フローティン
グゲート部とチャネル部との間に電界が発生しない。し
たがって，非選択メモリセルのフローティングゲート部
への電子の注入が防止されることになる。そして，請求
項４に記載のように，第７電圧のレベルと第５電圧のレ
ベルを略同一とすることによって，電源の共通化が実現
する。
ーダによって複数のメモリセルの中から選択されなかっ
た１または２以上の非選択メモリセルの各コントロール
ゲート部および各チャネル部に対して第７電圧が印加さ
れることを特徴としている。この半導体記憶装置によれ
ば，非選択メモリセルにおいて，コントロールゲート部
とチャネル部との電位差がなくなるため，フローティン
グゲート部とチャネル部との間に電界が発生しない。し
たがって，非選択メモリセルのフローティングゲート部
への電子の注入が防止されることになる。そして，請求
項４に記載のように，第７電圧のレベルと第５電圧のレ
ベルを略同一とすることによって，電源の共通化が実現
する。
【００１５】請求項５に記載の半導体記憶装置は，デコ
ーダによって複数のメモリセルの中から選択されなかっ
た１または２以上の非選択メモリセルの各ドレイン部に
対して，各チャネル部に印加される電圧以上のレベルの
第８電圧が印加されることを特徴としている。この半導
体記憶装置によれば，非選択メモリセルにおいて，ドレ
イン部とチャネル部と間のｐｎ接合が非バイアス状態ま
たは逆方向バイアス状態となるため，ドレイン部からチ
ャネル部に対する電子の注入がなくなる。したがって，
非選択メモリセルのフローティングゲート部への電子の
注入が防止されることになる。そして，請求項６に記載
のように，第８電圧のレベルと基準電圧のレベルを略同
一とすることによって，電源の共通化が実現する。
ーダによって複数のメモリセルの中から選択されなかっ
た１または２以上の非選択メモリセルの各ドレイン部に
対して，各チャネル部に印加される電圧以上のレベルの
第８電圧が印加されることを特徴としている。この半導
体記憶装置によれば，非選択メモリセルにおいて，ドレ
イン部とチャネル部と間のｐｎ接合が非バイアス状態ま
たは逆方向バイアス状態となるため，ドレイン部からチ
ャネル部に対する電子の注入がなくなる。したがって，
非選択メモリセルのフローティングゲート部への電子の
注入が防止されることになる。そして，請求項６に記載
のように，第８電圧のレベルと基準電圧のレベルを略同
一とすることによって，電源の共通化が実現する。
【００１６】請求項７によれば，デコーダによって複数
のメモリセルの中から選択された１または２以上の選択
メモリセルの各コントロールゲート部には基準電圧より
も高いレベルの第９電圧が印加され，各チャネル部には
基準電圧よりも低いレベルの第１０電圧が印加され，各
ソース部には第１０電圧よりも低いレベルの第１１電圧
と基準電圧とが交番印加され，各ドレイン部には第１０
電圧よりも低いレベルの第１２電圧と基準電圧とが交番
印加されることを特徴とする半導体記憶装置が提供され
る。
のメモリセルの中から選択された１または２以上の選択
メモリセルの各コントロールゲート部には基準電圧より
も高いレベルの第９電圧が印加され，各チャネル部には
基準電圧よりも低いレベルの第１０電圧が印加され，各
ソース部には第１０電圧よりも低いレベルの第１１電圧
と基準電圧とが交番印加され，各ドレイン部には第１０
電圧よりも低いレベルの第１２電圧と基準電圧とが交番
印加されることを特徴とする半導体記憶装置が提供され
る。
【００１７】かかる構成によれば，選択メモリセルにお
いて，ソース部に第１１電圧が印加されると，ソース部
とチャネル部によって形成されるｐｎ接合が順方向バイ
アス状態となるため，チャネル部にソース部から電子が
注入される。同じく，ドレイン部に第１２電圧が印加さ
れると，ドレイン部とチャネル部によって形成されるｐ
ｎ接合が順方向バイアス状態となるため，チャネル部に
ドレイン部から電子が注入される。そして，ソース部お
よびドレイン部に基準電圧が印加されると，ソース部と
チャネル部によって形成されるｐｎ接合およびドレイン
部とチャネル部によって形成されるｐｎ接合がともに逆
方向バイアス状態となり，チャネル部に空乏層が現れ
る。チャネル中の電子は，この空乏層において加速さ
れ，チャネル部とフローティングゲート部との間の絶縁
領域に移動する。また，コントロールゲート部とチャネ
ル部との間に電位差によって，フローティングゲート部
とチャネル部との間に電界が生じる。この電界によっ
て，チャネル部とフローティングゲート部との間の絶縁
領域に移動した電子は，フローティングゲート部に注入
される。
いて，ソース部に第１１電圧が印加されると，ソース部
とチャネル部によって形成されるｐｎ接合が順方向バイ
アス状態となるため，チャネル部にソース部から電子が
注入される。同じく，ドレイン部に第１２電圧が印加さ
れると，ドレイン部とチャネル部によって形成されるｐ
ｎ接合が順方向バイアス状態となるため，チャネル部に
ドレイン部から電子が注入される。そして，ソース部お
よびドレイン部に基準電圧が印加されると，ソース部と
チャネル部によって形成されるｐｎ接合およびドレイン
部とチャネル部によって形成されるｐｎ接合がともに逆
方向バイアス状態となり，チャネル部に空乏層が現れ
る。チャネル中の電子は，この空乏層において加速さ
れ，チャネル部とフローティングゲート部との間の絶縁
領域に移動する。また，コントロールゲート部とチャネ
ル部との間に電位差によって，フローティングゲート部
とチャネル部との間に電界が生じる。この電界によっ
て，チャネル部とフローティングゲート部との間の絶縁
領域に移動した電子は，フローティングゲート部に注入
される。
【００１８】請求項８によれば，デコーダによって複数
のメモリセルの中から選択された１または２以上の選択
メモリセルの各コントロールゲート部には基準電圧より
も高いレベルの第１３電圧が印加され，各チャネル部に
は基準電圧よりも低いレベルの第１４電圧が印加され，
各ソース部には基準電圧が印加され，各ドレイン部には
第１４電圧よりも低いレベルの第１５電圧と基準電圧と
が交番印加されることを特徴とする半導体記憶装置が提
供される。
のメモリセルの中から選択された１または２以上の選択
メモリセルの各コントロールゲート部には基準電圧より
も高いレベルの第１３電圧が印加され，各チャネル部に
は基準電圧よりも低いレベルの第１４電圧が印加され，
各ソース部には基準電圧が印加され，各ドレイン部には
第１４電圧よりも低いレベルの第１５電圧と基準電圧と
が交番印加されることを特徴とする半導体記憶装置が提
供される。
【００１９】かかる構成によれば，選択メモリセルにお
いて，ドレイン部に第１５電圧が印加されると，ドレイ
ン部とチャネル部によって形成されるｐｎ接合が順方向
バイアス状態となるため，チャネル部にドレイン部から
電子が注入される。そして，ドレイン部に基準電圧が印
加されると，ソース部とチャネル部によって形成される
ｐｎ接合およびドレイン部とチャネル部によって形成さ
れるｐｎ接合がともに逆方向バイアス状態となり，チャ
ネル部に空乏層が現れる。チャネル中の電子は，この空
乏層において加速され，チャネル部とフローティングゲ
ート部との間の絶縁領域に移動する。また，コントロー
ルゲート部とチャネル部との間に電位差によって，フロ
ーティングゲート部とチャネル部との間に電界が生じ
る。この電界によって，チャネル部とフローティングゲ
ート部との間の絶縁領域に移動した電子は，フローティ
ングゲート部に注入される。
いて，ドレイン部に第１５電圧が印加されると，ドレイ
ン部とチャネル部によって形成されるｐｎ接合が順方向
バイアス状態となるため，チャネル部にドレイン部から
電子が注入される。そして，ドレイン部に基準電圧が印
加されると，ソース部とチャネル部によって形成される
ｐｎ接合およびドレイン部とチャネル部によって形成さ
れるｐｎ接合がともに逆方向バイアス状態となり，チャ
ネル部に空乏層が現れる。チャネル中の電子は，この空
乏層において加速され，チャネル部とフローティングゲ
ート部との間の絶縁領域に移動する。また，コントロー
ルゲート部とチャネル部との間に電位差によって，フロ
ーティングゲート部とチャネル部との間に電界が生じ
る。この電界によって，チャネル部とフローティングゲ
ート部との間の絶縁領域に移動した電子は，フローティ
ングゲート部に注入される。
【００２０】請求項９に記載の半導体記憶装置は，デコ
ーダによって複数のメモリセルの中から選択されなかっ
た１または２以上の非選択メモリセルの各コントロール
ゲート部および各チャネル部に対して第１６電圧が印加
されることを特徴としている。この半導体記憶装置によ
れば，非選択メモリセルにおいて，コントロールゲート
部とチャネル部との電位差がなくなるため，フローティ
ングゲート部とチャネル部との間に電界が発生しない。
したがって，非選択メモリセルのフローティングゲート
部への電子の注入が防止されることになる。そして，請
求項１０に記載のように，第１６電圧のレベルと第１４
電圧のレベルを略同一とすることによって，電源の共通
化が実現する。
ーダによって複数のメモリセルの中から選択されなかっ
た１または２以上の非選択メモリセルの各コントロール
ゲート部および各チャネル部に対して第１６電圧が印加
されることを特徴としている。この半導体記憶装置によ
れば，非選択メモリセルにおいて，コントロールゲート
部とチャネル部との電位差がなくなるため，フローティ
ングゲート部とチャネル部との間に電界が発生しない。
したがって，非選択メモリセルのフローティングゲート
部への電子の注入が防止されることになる。そして，請
求項１０に記載のように，第１６電圧のレベルと第１４
電圧のレベルを略同一とすることによって，電源の共通
化が実現する。
【００２１】請求項１１に記載の半導体記憶装置は，デ
コーダによって複数のメモリセルの中から選択されなか
った１または２以上の非選択メモリセルの各ドレイン部
に対して，各チャネル部に印加される電圧以上のレベル
の第１７電圧が印加されることを特徴としている。この
半導体記憶装置によれば，非選択メモリセルにおいて，
ドレイン部とチャネル部と間のｐｎ接合が非バイアス状
態または逆方向バイアス状態となるため，ドレイン部か
らチャネル部に対する電子の注入がなくなる。したがっ
て，非選択メモリセルのフローティングゲート部への電
子の注入が防止されることになる。そして，請求項１２
に記載のように，第１７電圧のレベルと基準電圧のレベ
ルを略同一とすることによって，電源の共通化が実現す
る。
コーダによって複数のメモリセルの中から選択されなか
った１または２以上の非選択メモリセルの各ドレイン部
に対して，各チャネル部に印加される電圧以上のレベル
の第１７電圧が印加されることを特徴としている。この
半導体記憶装置によれば，非選択メモリセルにおいて，
ドレイン部とチャネル部と間のｐｎ接合が非バイアス状
態または逆方向バイアス状態となるため，ドレイン部か
らチャネル部に対する電子の注入がなくなる。したがっ
て，非選択メモリセルのフローティングゲート部への電
子の注入が防止されることになる。そして，請求項１２
に記載のように，第１７電圧のレベルと基準電圧のレベ
ルを略同一とすることによって，電源の共通化が実現す
る。
【００２２】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる半導体記憶装置の好適な実施の形態につ
いて詳細に説明する。なお，以下の説明および添付され
た図面において，略同一の機能および構成を有する構成
要素については，同一符号を付することによって重複説
明を省略する。
本発明にかかる半導体記憶装置の好適な実施の形態につ
いて詳細に説明する。なお，以下の説明および添付され
た図面において，略同一の機能および構成を有する構成
要素については，同一符号を付することによって重複説
明を省略する。
【００２３】［第１の実施の形態］本発明の第１の実施
の形態にかかるフラッシュメモリ１０１を，図１，図
２，図３を用いて説明する。
の形態にかかるフラッシュメモリ１０１を，図１，図
２，図３を用いて説明する。
【００２４】フラッシュメモリ１０１は，図１に示すよ
うに，複数個のスタック型(stackedtype)のメモリセル
１０２−００〜１０２−ｉｊから構成されたメモリセル
アレイを備えている。また，フラッシュメモリ１０１
は，図２に示すように，Ｐ型基板１２１上にＮ型ウェル
１２２を備え，さらにＮ型ウェル１２２の内側に複数の
Ｐ型ウェル１２３を備えている。各メモリセル１０２−
００〜１０２−ｉｊは，各Ｐ型ウェル１２３の内側に形
成され，相互に電気的に分離されている。
うに，複数個のスタック型(stackedtype)のメモリセル
１０２−００〜１０２−ｉｊから構成されたメモリセル
アレイを備えている。また，フラッシュメモリ１０１
は，図２に示すように，Ｐ型基板１２１上にＮ型ウェル
１２２を備え，さらにＮ型ウェル１２２の内側に複数の
Ｐ型ウェル１２３を備えている。各メモリセル１０２−
００〜１０２−ｉｊは，各Ｐ型ウェル１２３の内側に形
成され，相互に電気的に分離されている。
【００２５】各メモリセル１０２−００〜１０２−ｉｊ
は，相互に略同一の構造を有する。図２にその断面を示
す。メモリセル１０２（１０２−００〜１０２−ｉｊ）
は，フローティングゲート１１３とコントロールゲート
１１５から構成されるスタック型ゲート，このスタック
型ゲートの両側に形成されたソース１１６，ドレイン１
１７，およびソース１１６とドレイン１１７の間に位置
するチャネル（Ｐ型ウェル１２３）を備えている。
は，相互に略同一の構造を有する。図２にその断面を示
す。メモリセル１０２（１０２−００〜１０２−ｉｊ）
は，フローティングゲート１１３とコントロールゲート
１１５から構成されるスタック型ゲート，このスタック
型ゲートの両側に形成されたソース１１６，ドレイン１
１７，およびソース１１６とドレイン１１７の間に位置
するチャネル（Ｐ型ウェル１２３）を備えている。
【００２６】ソース１１６とドレイン１１７は，Ｎ型不
純物が高濃度にドーピングされたｎ ＋拡散領域である。
フローティングゲート１１３は，多結晶シリコンから成
り，チャネル（Ｐ型ウェル１２３）の上にトンネル酸化
膜１１１（膜厚７〜９ｎｍ）を挟んで形成されている。
なお，フローティングゲート１１３は，ソース１１６と
ドレイン１１７の一部に重なるようにして形成されてい
る。コントロールゲート１１５は，フローティングゲー
ト１１３と同様に多結晶シリコンから成り，フローティ
ングゲート１１３の上に絶縁膜（酸化膜または酸化膜／
窒化膜／酸化膜）１１２を挟んで形成されている。
純物が高濃度にドーピングされたｎ ＋拡散領域である。
フローティングゲート１１３は，多結晶シリコンから成
り，チャネル（Ｐ型ウェル１２３）の上にトンネル酸化
膜１１１（膜厚７〜９ｎｍ）を挟んで形成されている。
なお，フローティングゲート１１３は，ソース１１６と
ドレイン１１７の一部に重なるようにして形成されてい
る。コントロールゲート１１５は，フローティングゲー
ト１１３と同様に多結晶シリコンから成り，フローティ
ングゲート１１３の上に絶縁膜（酸化膜または酸化膜／
窒化膜／酸化膜）１１２を挟んで形成されている。
【００２７】Ｐ型基板１１２は，グランドＧＮＤに接続
されている。Ｎ型ウェル１２２には，電源電位Ｖｃｃま
たは内部電源電位ｉｎｔＶｃｃが印加されている。Ｐ型
ウェル１２３は，第１内部電源１３１に接続されてお
り，ドレイン１１７は，ビット線ＢＬおよびビット線ド
ライバ１５１を介して第２内部電源１３２に接続されて
おり，コントロールゲート１１５は，ワード線ＷＬおよ
びワード線ドライバ１５２を介して第３内部電源１３３
に接続されており，ソース１１６は，ソース線ＳＬを介
してグランドＧＮＤに接続されている。
されている。Ｎ型ウェル１２２には，電源電位Ｖｃｃま
たは内部電源電位ｉｎｔＶｃｃが印加されている。Ｐ型
ウェル１２３は，第１内部電源１３１に接続されてお
り，ドレイン１１７は，ビット線ＢＬおよびビット線ド
ライバ１５１を介して第２内部電源１３２に接続されて
おり，コントロールゲート１１５は，ワード線ＷＬおよ
びワード線ドライバ１５２を介して第３内部電源１３３
に接続されており，ソース１１６は，ソース線ＳＬを介
してグランドＧＮＤに接続されている。
【００２８】以上のように構成された第１の実施の形態
にかかるフラッシュメモリ１０１の動作について説明す
る。
にかかるフラッシュメモリ１０１の動作について説明す
る。
【００２９】まず，フラッシュメモリ１０１に備えられ
た複数個のメモリセル１０２−００〜１０２−ｉｊの中
から一のメモリセル１０２に注目してその動作，特にフ
ローティングゲート１１３に対する電子の注入メカニズ
ムについて図３を用いて説明する。なお，フローティン
グゲートに対して電子が注入されると，メモリセル１０
２のトランジスタのスレショルド電圧が上昇することに
なるが，フラッシュメモリ１０１の仕様により，スレシ
ョルド電圧の上昇が，データ消去動作あるいはデータ書
き込み動作のどちらかに該当する。
た複数個のメモリセル１０２−００〜１０２−ｉｊの中
から一のメモリセル１０２に注目してその動作，特にフ
ローティングゲート１１３に対する電子の注入メカニズ
ムについて図３を用いて説明する。なお，フローティン
グゲートに対して電子が注入されると，メモリセル１０
２のトランジスタのスレショルド電圧が上昇することに
なるが，フラッシュメモリ１０１の仕様により，スレシ
ョルド電圧の上昇が，データ消去動作あるいはデータ書
き込み動作のどちらかに該当する。
【００３０】メモリセル１０２が備えるフローティング
ゲート１１３に対して電子を注入する場合，次のように
各部位に対して各種電圧が印加される。
ゲート１１３に対して電子を注入する場合，次のように
各部位に対して各種電圧が印加される。
【００３１】Ｐ型ウェル１２３には，第１内部電源１３
１から，周波数が約１ＭＨｚであって，高レベル側が約
１Ｖ，低レベル側が−５〜−７Ｖのパルス電圧が印加さ
れる。
１から，周波数が約１ＭＨｚであって，高レベル側が約
１Ｖ，低レベル側が−５〜−７Ｖのパルス電圧が印加さ
れる。
【００３２】ドレイン１１７には，ビット線ＢＬを介し
て第２内部電源１３２から０Ｖが印加される。
て第２内部電源１３２から０Ｖが印加される。
【００３３】コントロールゲート１１５には，ワード線
ＷＬを介して第３内部電源１３３から３Ｖが印加され
る。
ＷＬを介して第３内部電源１３３から３Ｖが印加され
る。
【００３４】ソース１１６には，上述のとおり，０Ｖ
（グランドＧＮＤ電圧）が印加される。
（グランドＧＮＤ電圧）が印加される。
【００３５】ソース１１６とドレイン１１７は，ともに
ｎ＋拡散領域であるため，これらソース１１６，ドレイ
ン１１７とＰ型ウェル１２３との間にはｐｎ接合が形成
される。ソース１１６およびドレイン１１７は０Ｖに固
定されているため，Ｐ型ウェル１２３に１Ｖのパルス電
圧が印加されると，その順方向バイアスによって，ソー
ス１１６およびドレイン１１７からチャネル（Ｐ型ウェ
ル１２３）に電子（少数キャリア）が注入される（図３
（ａ））。
ｎ＋拡散領域であるため，これらソース１１６，ドレイ
ン１１７とＰ型ウェル１２３との間にはｐｎ接合が形成
される。ソース１１６およびドレイン１１７は０Ｖに固
定されているため，Ｐ型ウェル１２３に１Ｖのパルス電
圧が印加されると，その順方向バイアスによって，ソー
ス１１６およびドレイン１１７からチャネル（Ｐ型ウェ
ル１２３）に電子（少数キャリア）が注入される（図３
（ａ））。
【００３６】次に，Ｐ型ウェル１２３に対して印加され
るパルス電圧が−５Ｖに変化すると，チャネルに空乏層
１２４が形成される。この空乏層１２４において電子は
トンネル酸化膜１１１の方向へ加速される（図３
（ｂ））。
るパルス電圧が−５Ｖに変化すると，チャネルに空乏層
１２４が形成される。この空乏層１２４において電子は
トンネル酸化膜１１１の方向へ加速される（図３
（ｂ））。
【００３７】ところで，Ｐ型ウェル１２３が負側にバイ
アスされている場合，チャネル表面には反転層１２５が
現れ，チャネル表面の電位は，ソース１１６，ドレイン
１１７と同じ０Ｖとなる。したがって，トンネル酸化膜
１１１の膜厚を９ｎｍ，カップリング率を０．７とする
と，コントロールゲート１１５の電位が３Ｖに調整され
ていることから，トンネル酸化膜１１１に生じる電界
は，１〜３×１０８Ｖ／ｍとなる。
アスされている場合，チャネル表面には反転層１２５が
現れ，チャネル表面の電位は，ソース１１６，ドレイン
１１７と同じ０Ｖとなる。したがって，トンネル酸化膜
１１１の膜厚を９ｎｍ，カップリング率を０．７とする
と，コントロールゲート１１５の電位が３Ｖに調整され
ていることから，トンネル酸化膜１１１に生じる電界
は，１〜３×１０８Ｖ／ｍとなる。
【００３８】チャネル中で加速された電子は，チャネル
（シリコン）とトンネル酸化膜１１１との界面のエネル
ギーバリアを超えるだけのエネルギーを得て，トンネル
酸化膜１１１中に注入される。その後，電子は，トンネ
ル酸化膜１１１における電界１〜３×１０８Ｖ／ｍによ
ってトンネル酸化膜１１１中を移動し，フローティング
ゲート１１３にトラップされる。このようにしてフロー
ティングゲート１１３には電子すなわち負の電荷が蓄積
され，メモリセル１０２を構成するトランジスタのスレ
ショルド電圧が上昇することになる。
（シリコン）とトンネル酸化膜１１１との界面のエネル
ギーバリアを超えるだけのエネルギーを得て，トンネル
酸化膜１１１中に注入される。その後，電子は，トンネ
ル酸化膜１１１における電界１〜３×１０８Ｖ／ｍによ
ってトンネル酸化膜１１１中を移動し，フローティング
ゲート１１３にトラップされる。このようにしてフロー
ティングゲート１１３には電子すなわち負の電荷が蓄積
され，メモリセル１０２を構成するトランジスタのスレ
ショルド電圧が上昇することになる。
【００３９】以上がフローティングゲート１１３への電
子の注入メカニズムである。フローティングゲート１１
３からの電子の引き抜きについては，次のように行われ
る。
子の注入メカニズムである。フローティングゲート１１
３からの電子の引き抜きについては，次のように行われ
る。
【００４０】コントロールゲート１１５に対して第３内
部電源１３３から負の電圧が印加され，ドレイン１１７
に対して第２内部電源１３２から正の電圧が印加され
る。これによって，トンネル酸化膜１１１にドレイン１
１７からフローティングゲート１１３へのＦ−Ｎトンネ
ル電流が発生し，フローティングゲート１１３に蓄積さ
れていた電子がドレイン１１７に流出する。電子がフロ
ーティングゲート１１３から流出することによって，メ
モリセル１０２のトランジスタのスレショルド電圧が低
下する。
部電源１３３から負の電圧が印加され，ドレイン１１７
に対して第２内部電源１３２から正の電圧が印加され
る。これによって，トンネル酸化膜１１１にドレイン１
１７からフローティングゲート１１３へのＦ−Ｎトンネ
ル電流が発生し，フローティングゲート１１３に蓄積さ
れていた電子がドレイン１１７に流出する。電子がフロ
ーティングゲート１１３から流出することによって，メ
モリセル１０２のトランジスタのスレショルド電圧が低
下する。
【００４１】このように，フローティングゲート１１３
に対する電子の注入，および，フローティングゲート１
１３からの電子の引き抜きによって，メモリセル１０２
のトランジスタのスレショルド電圧が上昇／下降する。
スレショルド電圧を所定値に調整することが，メモリセ
ル１０２へのデータ”０”または”１”の書き込み動
作，あるいは，データ消去動作となる。なお，メモリセ
ル１０２からのデータ読み出しは，スレショルド電圧に
応じて変化するドレイン電流を検出することによって行
われる。
に対する電子の注入，および，フローティングゲート１
１３からの電子の引き抜きによって，メモリセル１０２
のトランジスタのスレショルド電圧が上昇／下降する。
スレショルド電圧を所定値に調整することが，メモリセ
ル１０２へのデータ”０”または”１”の書き込み動
作，あるいは，データ消去動作となる。なお，メモリセ
ル１０２からのデータ読み出しは，スレショルド電圧に
応じて変化するドレイン電流を検出することによって行
われる。
【００４２】ところで，図１０に示した従来のフラッシ
ュメモリ１によれば，フローティングゲート１３に対し
て電子を注入するためには，カップリング率が０．７，
トンネル酸化膜１１の膜厚が９ｎｍである場合，コント
ロールゲート１５に対して約１５Ｖの電圧を印加し，ト
ンネル酸化膜１１に１０〜１２×１０８Ｖ／ｍの電界を
発生させる必要があった。
ュメモリ１によれば，フローティングゲート１３に対し
て電子を注入するためには，カップリング率が０．７，
トンネル酸化膜１１の膜厚が９ｎｍである場合，コント
ロールゲート１５に対して約１５Ｖの電圧を印加し，ト
ンネル酸化膜１１に１０〜１２×１０８Ｖ／ｍの電界を
発生させる必要があった。
【００４３】この点，第１の実施の形態にかかるフラッ
シュメモリ１０１によれば，Ｐ型ウェル１２３に対して
パルス電圧が印加されるため，コントロールゲート１１
５に印加される電圧が低くトンネル酸化膜１１１の電界
が小さくても，フローティングゲート１１３に電子が効
率よく注入されることになる。換言すれば，第１の実施
の形態にかかるフラッシュメモリ１０１は，従来のフラ
ッシュメモリ１に比べて，フローティングゲートに対す
る電子の注入動作に必要とされる電力が低減されてい
る。
シュメモリ１０１によれば，Ｐ型ウェル１２３に対して
パルス電圧が印加されるため，コントロールゲート１１
５に印加される電圧が低くトンネル酸化膜１１１の電界
が小さくても，フローティングゲート１１３に電子が効
率よく注入されることになる。換言すれば，第１の実施
の形態にかかるフラッシュメモリ１０１は，従来のフラ
ッシュメモリ１に比べて，フローティングゲートに対す
る電子の注入動作に必要とされる電力が低減されてい
る。
【００４４】また，トンネル酸化膜１１１における電界
が小さくてもフローティングゲート１１３に対する電子
注入が可能となるため，フローティングゲート１１３と
コントロールゲート１１５との間の静電容量を，Ｐ型ウ
ェル１２３とフローティングゲート１１３との間の静電
容量に対して従来ほど大きくとる必要がなくなる。した
がって，メモリセル１０２のサイズ縮小が容易となる。
が小さくてもフローティングゲート１１３に対する電子
注入が可能となるため，フローティングゲート１１３と
コントロールゲート１１５との間の静電容量を，Ｐ型ウ
ェル１２３とフローティングゲート１１３との間の静電
容量に対して従来ほど大きくとる必要がなくなる。した
がって，メモリセル１０２のサイズ縮小が容易となる。
【００４５】さらに，従来のフラッシュメモリ１は，次
のような課題を有していた。上述のように，従来のフラ
ッシュメモリ１によれば，フローティングゲート１３に
電子を注入するためには，トンネル酸化膜１１に１０〜
１２×１０８Ｖ／ｍの電界を発生させる必要があった。
この大きい電界によって，チャネルからトンネル酸化膜
１１に注入された電子のみならず，トンネル酸化膜１１
中あるいはフローティングゲート１３中に存在する電子
も移動してしまい，トンネル酸化膜１１中に正孔が多く
発生していた。トンネル酸化膜１１に発生した正孔はチ
ャネルから注入された電子のトラップとなるため，フロ
ーティングゲート１３への電子の注入が不十分となり，
スレショルド電圧が所定のレベルまで上昇せず，その結
果として，データ書き込み不良またはデータ消去不良が
発生するおそれがあった。
のような課題を有していた。上述のように，従来のフラ
ッシュメモリ１によれば，フローティングゲート１３に
電子を注入するためには，トンネル酸化膜１１に１０〜
１２×１０８Ｖ／ｍの電界を発生させる必要があった。
この大きい電界によって，チャネルからトンネル酸化膜
１１に注入された電子のみならず，トンネル酸化膜１１
中あるいはフローティングゲート１３中に存在する電子
も移動してしまい，トンネル酸化膜１１中に正孔が多く
発生していた。トンネル酸化膜１１に発生した正孔はチ
ャネルから注入された電子のトラップとなるため，フロ
ーティングゲート１３への電子の注入が不十分となり，
スレショルド電圧が所定のレベルまで上昇せず，その結
果として，データ書き込み不良またはデータ消去不良が
発生するおそれがあった。
【００４６】この点，第１の実施の形態にかかるフラッ
シュメモリ１０１によれば，フローティングゲート１１
３への電子の注入に際して，トンネル酸化膜１１１にお
ける電界を小さく抑えて，トンネル酸化膜１１１中の正
孔の発生を最小限に止めることが可能となる。したがっ
て，データ書き込み・データ消去についての高い信頼性
が得られる。
シュメモリ１０１によれば，フローティングゲート１１
３への電子の注入に際して，トンネル酸化膜１１１にお
ける電界を小さく抑えて，トンネル酸化膜１１１中の正
孔の発生を最小限に止めることが可能となる。したがっ
て，データ書き込み・データ消去についての高い信頼性
が得られる。
【００４７】ここまで，複数のメモリセル１０２−００
〜１０２−ｉｊの中から一のメモリセル１０２に注目し
て，このメモリセル１０２におけるフローティングゲー
ト１１３への電子の注入メカニズムを説明した。かかる
電子注入メカニズムは全てのメモリセル１０２−００〜
１０２−ｉｊにも当てはまるものである。そして，図１
に示したように第１の実施の形態にかかるフラッシュメ
モリ１０１を構成すれば，各メモリセル１０２−００〜
１０２−ｉｊが備えるフローティングゲートに対して一
括して電子を注入することが可能となる。
〜１０２−ｉｊの中から一のメモリセル１０２に注目し
て，このメモリセル１０２におけるフローティングゲー
ト１１３への電子の注入メカニズムを説明した。かかる
電子注入メカニズムは全てのメモリセル１０２−００〜
１０２−ｉｊにも当てはまるものである。そして，図１
に示したように第１の実施の形態にかかるフラッシュメ
モリ１０１を構成すれば，各メモリセル１０２−００〜
１０２−ｉｊが備えるフローティングゲートに対して一
括して電子を注入することが可能となる。
【００４８】図１を用いて，第１の実施の形態にかかる
フラッシュメモリ１０１における各メモリセル１０２−
００〜１０２−ｉｊとその周辺回路との接続関係を説明
する。
フラッシュメモリ１０１における各メモリセル１０２−
００〜１０２−ｉｊとその周辺回路との接続関係を説明
する。
【００４９】各メモリセル１０２−００〜１０２−ｉｊ
のソースは，ソース線ＳＬを介して，グランドＧＮＤ
（０Ｖ）に共通接続されている。
のソースは，ソース線ＳＬを介して，グランドＧＮＤ
（０Ｖ）に共通接続されている。
【００５０】各メモリセル１０２−００〜１０２−ｉｊ
のチャネル（Ｐ型ウェル）は，第１内部電源１３１に共
通接続されている。
のチャネル（Ｐ型ウェル）は，第１内部電源１３１に共
通接続されている。
【００５１】各メモリセル１０２−００〜１０２−ｉｊ
のドレインは，ビット線ＢＬ０〜ＢＬｊに接続されてい
る。ビット線ＢＬ０〜ＢＬｊは，カラムデコーダ１４１
によって選択される。選択されたビット線は，ビット線
ドライバ１５１−０〜１５１−ｊを介して第２内部電源
１３２に接続される。
のドレインは，ビット線ＢＬ０〜ＢＬｊに接続されてい
る。ビット線ＢＬ０〜ＢＬｊは，カラムデコーダ１４１
によって選択される。選択されたビット線は，ビット線
ドライバ１５１−０〜１５１−ｊを介して第２内部電源
１３２に接続される。
【００５２】各メモリセル１０２−００〜１０２−ｉｊ
のコントロールゲートは，ワード線ＷＬ０〜ＷＬｉに接
続されている。ワード線ＷＬ０〜ＷＬｉは，ロウデコー
ダ１４２によって選択される。選択されたワード線は，
ワード線ドライバ１５２−０〜１５２−ｉを介して第３
内部電源１３３に接続される。
のコントロールゲートは，ワード線ＷＬ０〜ＷＬｉに接
続されている。ワード線ＷＬ０〜ＷＬｉは，ロウデコー
ダ１４２によって選択される。選択されたワード線は，
ワード線ドライバ１５２−０〜１５２−ｉを介して第３
内部電源１３３に接続される。
【００５３】以上のように構成されたフラッシュメモリ
１０１において，カラムデコーダ１４１およびロウデコ
ーダ１４２によって全てのメモリセル１０２−００〜１
０２−ｉｊを選択すれば，各メモリセル１０２−００〜
１０２−ｉｊのフローティングゲートには，図３に示し
たメカニズムで電子が注入され，各メモリセル１０２−
００〜１０２−ｉｊを構成するトランジスタのスレショ
ルド電圧が一斉に上昇することになる。例えば，フラッ
シュメモリ１０１が，各メモリセル１０２−００〜１０
２−ｉｊを構成するトランジスタのスレショルド電圧を
所定値まで上昇させることによって格納データを消去す
るタイプである場合，図２に示した回路構成を採用する
ことによって，全てのメモリセル１０２−００〜１０２
−ｉｊに格納されているデータを一括して消去すること
が可能となる。
１０１において，カラムデコーダ１４１およびロウデコ
ーダ１４２によって全てのメモリセル１０２−００〜１
０２−ｉｊを選択すれば，各メモリセル１０２−００〜
１０２−ｉｊのフローティングゲートには，図３に示し
たメカニズムで電子が注入され，各メモリセル１０２−
００〜１０２−ｉｊを構成するトランジスタのスレショ
ルド電圧が一斉に上昇することになる。例えば，フラッ
シュメモリ１０１が，各メモリセル１０２−００〜１０
２−ｉｊを構成するトランジスタのスレショルド電圧を
所定値まで上昇させることによって格納データを消去す
るタイプである場合，図２に示した回路構成を採用する
ことによって，全てのメモリセル１０２−００〜１０２
−ｉｊに格納されているデータを一括して消去すること
が可能となる。
【００５４】［第２の実施の形態］本発明の第２の実施
の形態にかかるフラッシュメモリ２０１は，第１の実施
の形態にかかるフラッシュメモリ１０１と同様に，複数
個のスタック型のメモリセル１０２−００〜１０２−ｉ
ｊから構成されたメモリセルアレイを備えている。
の形態にかかるフラッシュメモリ２０１は，第１の実施
の形態にかかるフラッシュメモリ１０１と同様に，複数
個のスタック型のメモリセル１０２−００〜１０２−ｉ
ｊから構成されたメモリセルアレイを備えている。
【００５５】フラッシュメモリ２０１は，各メモリセル
１０２−００〜１０２−ｉｊが有するフローティングゲ
ートに電子を注入する際，各メモリセル１０２−００〜
１０２−ｉｊの各部位に対して，各種電圧（後述）が印
加されるように構成されている。ここで，メモリセル１
０２−００〜１０２−ｉｊの中から一のメモリセル１０
２に注目して，このメモリセル１０２に印加される各種
電圧およびメモリセル１０２が有するフローティングゲ
ート１１３に対する電子の注入メカニズムについて図４
を用いて説明する。
１０２−００〜１０２−ｉｊが有するフローティングゲ
ートに電子を注入する際，各メモリセル１０２−００〜
１０２−ｉｊの各部位に対して，各種電圧（後述）が印
加されるように構成されている。ここで，メモリセル１
０２−００〜１０２−ｉｊの中から一のメモリセル１０
２に注目して，このメモリセル１０２に印加される各種
電圧およびメモリセル１０２が有するフローティングゲ
ート１１３に対する電子の注入メカニズムについて図４
を用いて説明する。
【００５６】Ｐ型ウェル１２３には，第１内部電源２３
１から，−５〜−７Ｖの定電圧が印加される。
１から，−５〜−７Ｖの定電圧が印加される。
【００５７】ドレイン１１７には，ビット線ＢＬを介し
て第２内部電源２３２から，Ｐ型ウェル１２３に印加さ
れる電圧より１Ｖ程度低い電圧が印加される。例えば，
Ｐ型ウェル１２３に印加される電圧が−５Ｖである場
合，ドレイン１１７には−６Ｖが印加される。
て第２内部電源２３２から，Ｐ型ウェル１２３に印加さ
れる電圧より１Ｖ程度低い電圧が印加される。例えば，
Ｐ型ウェル１２３に印加される電圧が−５Ｖである場
合，ドレイン１１７には−６Ｖが印加される。
【００５８】コントロールゲート１１５には，トンネル
酸化膜１１１に電界１〜３×１０８が生じるよう，ワー
ド線ＷＬを介して第３内部電源１３３から３Ｖ（カップ
リング率が約０．７の場合）が印加される。
酸化膜１１１に電界１〜３×１０８が生じるよう，ワー
ド線ＷＬを介して第３内部電源１３３から３Ｖ（カップ
リング率が約０．７の場合）が印加される。
【００５９】ソース１１６には，０Ｖ（グランドＧＮＤ
電圧）が印加される。
電圧）が印加される。
【００６０】メモリセル１０２のドレイン１１７の電位
がＰ型ウェル１２３の電位よりも１Ｖ低いため，ドレイ
ン１１７とＰ型ウェル１２３との間に形成されたｐｎ接
合は順方向バイアス状態となる。したがって，ドレイン
１１７からチャネル（Ｐ型ウェル１２３）に電子（少数
キャリア）が注入される。
がＰ型ウェル１２３の電位よりも１Ｖ低いため，ドレイ
ン１１７とＰ型ウェル１２３との間に形成されたｐｎ接
合は順方向バイアス状態となる。したがって，ドレイン
１１７からチャネル（Ｐ型ウェル１２３）に電子（少数
キャリア）が注入される。
【００６１】一方，ソース１１６とＰ型ウェル１２３と
の間に形成されたｐｎ接合は逆方向バイアス状態にあ
り，ソース１１６下方からチャネルにかけて空乏層１２
４が拡がる。
の間に形成されたｐｎ接合は逆方向バイアス状態にあ
り，ソース１１６下方からチャネルにかけて空乏層１２
４が拡がる。
【００６２】ドレイン１１７からチャネルに注入された
電子は空乏層１２４まで移動し，ここで加速される。加
速された電子は，チャネル（シリコン）とトンネル酸化
膜１１１との界面のエネルギーバリアを超えるだけのエ
ネルギーを得て，トンネル酸化膜１１１中に注入され
る。その後，電子は，トンネル酸化膜１１１における電
界１〜３×１０８Ｖ／ｍによってトンネル酸化膜１１１
中を移動し，フローティングゲート１１３にトラップさ
れる。このようにしてフローティングゲート１１３には
電子すなわち負の電荷が蓄積され，メモリセル１０２を
構成するトランジスタのスレショルド電圧が上昇するこ
とになる。
電子は空乏層１２４まで移動し，ここで加速される。加
速された電子は，チャネル（シリコン）とトンネル酸化
膜１１１との界面のエネルギーバリアを超えるだけのエ
ネルギーを得て，トンネル酸化膜１１１中に注入され
る。その後，電子は，トンネル酸化膜１１１における電
界１〜３×１０８Ｖ／ｍによってトンネル酸化膜１１１
中を移動し，フローティングゲート１１３にトラップさ
れる。このようにしてフローティングゲート１１３には
電子すなわち負の電荷が蓄積され，メモリセル１０２を
構成するトランジスタのスレショルド電圧が上昇するこ
とになる。
【００６３】以上がフローティングゲート１１３への電
子の注入メカニズムである。フローティングゲート１１
３からの電子の引き抜きについては，第１の実施の形態
にかかるフラッシュメモリ１０１と略同一となる。
子の注入メカニズムである。フローティングゲート１１
３からの電子の引き抜きについては，第１の実施の形態
にかかるフラッシュメモリ１０１と略同一となる。
【００６４】以上のように，第２の実施の形態にかかる
フラッシュメモリ２０１によれば，第１の実施の形態に
かかるフラッシュメモリ１０１と同様に，サイズの縮
小，省電力化，およびデータ書き込み・データ消去の信
頼性の向上が実現する。しかも，第２の実施の形態にか
かるフラッシュメモリ２０１によれば，第１の実施の形
態にかかるフラッシュメモリ１０１とは異なり，Ｐ型ウ
ェル１２３に対してパルス電圧を印加する必要がないた
め，Ｐ型ウェル１２３への電圧供給源（第１内部電源２
３１）の回路構成が簡略化される。
フラッシュメモリ２０１によれば，第１の実施の形態に
かかるフラッシュメモリ１０１と同様に，サイズの縮
小，省電力化，およびデータ書き込み・データ消去の信
頼性の向上が実現する。しかも，第２の実施の形態にか
かるフラッシュメモリ２０１によれば，第１の実施の形
態にかかるフラッシュメモリ１０１とは異なり，Ｐ型ウ
ェル１２３に対してパルス電圧を印加する必要がないた
め，Ｐ型ウェル１２３への電圧供給源（第１内部電源２
３１）の回路構成が簡略化される。
【００６５】上述のとおり，第２の実施の形態にかかる
フラッシュメモリ２０１は，複数のメモリセル１０２−
００〜１０２−ｉｊを有する。第２の実施の形態にかか
るフラッシュメモリ２０１によれば，第１の実施の形態
にかかるフラッシュメモリ１０１と同様に，各メモリセ
ル１０２−００〜１０２−ｉｊが備えるフローティング
ゲートに対して一括して電子を注入することが可能とな
る。さらに，図５に示したようにフラッシュメモリ２０
１を構成すれば，メモリセル１０２−００〜１０２−ｉ
ｊの中から１または２以上のメモリセルを選択し，選択
したメモリセルが備えるフローティングゲートに対して
電子を注入することも可能となる。
フラッシュメモリ２０１は，複数のメモリセル１０２−
００〜１０２−ｉｊを有する。第２の実施の形態にかか
るフラッシュメモリ２０１によれば，第１の実施の形態
にかかるフラッシュメモリ１０１と同様に，各メモリセ
ル１０２−００〜１０２−ｉｊが備えるフローティング
ゲートに対して一括して電子を注入することが可能とな
る。さらに，図５に示したようにフラッシュメモリ２０
１を構成すれば，メモリセル１０２−００〜１０２−ｉ
ｊの中から１または２以上のメモリセルを選択し，選択
したメモリセルが備えるフローティングゲートに対して
電子を注入することも可能となる。
【００６６】図５を用いて，第２の実施の形態にかかる
フラッシュメモリ２０１における各メモリセル１０２−
００〜１０２−ｉｊとその周辺回路との接続関係を説明
する。
フラッシュメモリ２０１における各メモリセル１０２−
００〜１０２−ｉｊとその周辺回路との接続関係を説明
する。
【００６７】各メモリセル１０２−００〜１０２−ｉｊ
のソースは，ソース線ＳＬを介して，グランドＧＮＤ
（０Ｖ）に共通接続されている。
のソースは，ソース線ＳＬを介して，グランドＧＮＤ
（０Ｖ）に共通接続されている。
【００６８】各メモリセル１０２−００〜１０２−ｉｊ
のチャネル（Ｐ型ウェル）は，第１内部電源２３１に共
通接続されている。
のチャネル（Ｐ型ウェル）は，第１内部電源２３１に共
通接続されている。
【００６９】各メモリセル１０２−００〜１０２−ｉｊ
のドレインは，ビット線ＢＬ０〜ＢＬｊに接続されてい
る。ビット線ＢＬ０〜ＢＬｊは，カラムデコーダ１４１
によって選択される。選択されたビット線（選択ビット
線）は，ビット線ドライバ１５１−０〜１５１−ｊを介
して第２内部電源２３２に接続される。一方，選択され
ないビット線（非選択ビット線）は，ビット線ドライバ
１５１−０〜１５１−ｊを介してグランドＧＮＤ（０
Ｖ）に接続される。
のドレインは，ビット線ＢＬ０〜ＢＬｊに接続されてい
る。ビット線ＢＬ０〜ＢＬｊは，カラムデコーダ１４１
によって選択される。選択されたビット線（選択ビット
線）は，ビット線ドライバ１５１−０〜１５１−ｊを介
して第２内部電源２３２に接続される。一方，選択され
ないビット線（非選択ビット線）は，ビット線ドライバ
１５１−０〜１５１−ｊを介してグランドＧＮＤ（０
Ｖ）に接続される。
【００７０】各メモリセル１０２−００〜１０２−ｉｊ
のコントロールゲートは，ワード線ＷＬ０〜ＷＬｉに接
続されている。ワード線ＷＬ０〜ＷＬｉは，ロウデコー
ダ１４２によって選択される。選択されたワード線（選
択ワード線）は，ワード線ドライバ１５２−０〜１５２
−ｉを介して第３内部電源１３３に接続される。一方，
選択されないワード線（非選択ワード線）は，ワード線
ドライバ１５２−０〜１５２−ｉを介して第１内部電源
２３１に接続される。
のコントロールゲートは，ワード線ＷＬ０〜ＷＬｉに接
続されている。ワード線ＷＬ０〜ＷＬｉは，ロウデコー
ダ１４２によって選択される。選択されたワード線（選
択ワード線）は，ワード線ドライバ１５２−０〜１５２
−ｉを介して第３内部電源１３３に接続される。一方，
選択されないワード線（非選択ワード線）は，ワード線
ドライバ１５２−０〜１５２−ｉを介して第１内部電源
２３１に接続される。
【００７１】以上のように構成されたフラッシュメモリ
２０１において，例えば，メモリセル１０２−１０が有
するフローティングゲートに対して電子を注入するため
に，カラムデコーダ１４１によってビット線ＢＬ０を選
択し，ロウデコーダ１４２によってワード線ＷＬ１を選
択した場合の各メモリセル１０２−００〜１０２−ｉｊ
の動作について説明する。
２０１において，例えば，メモリセル１０２−１０が有
するフローティングゲートに対して電子を注入するため
に，カラムデコーダ１４１によってビット線ＢＬ０を選
択し，ロウデコーダ１４２によってワード線ＷＬ１を選
択した場合の各メモリセル１０２−００〜１０２−ｉｊ
の動作について説明する。
【００７２】まず，選択ビット線であるビット線ＢＬ０
と，選択ワード線であるワード線ＷＬ１とによって特定
されるアドレスのメモリセル１０２−１０（選択メモリ
セル）の動作について説明する。
と，選択ワード線であるワード線ＷＬ１とによって特定
されるアドレスのメモリセル１０２−１０（選択メモリ
セル）の動作について説明する。
【００７３】メモリセル１０２−１０のソースには，ソ
ース線ＳＬを介して０Ｖ（グランドＧＮＤ電圧）が印加
され，チャネル（Ｐ型ウェル）には，第１内部電源２３
１から出力される−７Ｖが印加される。ロウデコーダ１
４２がワード線ＷＬ１を選択しているため，このワード
線ＷＬ１に接続されているメモリセル１０２−１０のコ
ントロールゲートには，ワード線ドライバ１５２−１お
よびワード線ＷＬ１を介して，第３内部電源１３３から
出力される３Ｖが印加される。カラムデコーダ１４１が
ビット線ＢＬ０を選択しているため，このビット線ＢＬ
０に接続されているメモリセル１０２−１０のドレイン
には，ビット線ドライバ１５１−０およびビット線ＢＬ
０を介して，第２内部電源２３２から出力される−８Ｖ
（第１内部電源２３１が出力し，チャネルに印加される
電圧より１Ｖ程度低い電圧）が印加される。
ース線ＳＬを介して０Ｖ（グランドＧＮＤ電圧）が印加
され，チャネル（Ｐ型ウェル）には，第１内部電源２３
１から出力される−７Ｖが印加される。ロウデコーダ１
４２がワード線ＷＬ１を選択しているため，このワード
線ＷＬ１に接続されているメモリセル１０２−１０のコ
ントロールゲートには，ワード線ドライバ１５２−１お
よびワード線ＷＬ１を介して，第３内部電源１３３から
出力される３Ｖが印加される。カラムデコーダ１４１が
ビット線ＢＬ０を選択しているため，このビット線ＢＬ
０に接続されているメモリセル１０２−１０のドレイン
には，ビット線ドライバ１５１−０およびビット線ＢＬ
０を介して，第２内部電源２３２から出力される−８Ｖ
（第１内部電源２３１が出力し，チャネルに印加される
電圧より１Ｖ程度低い電圧）が印加される。
【００７４】このように，各部位に所定の電圧が印加さ
れたメモリセル１０２−１０は，図４に示したメモリセ
ル１０２と同様の動作を行うこととなる。すなわち，メ
モリセル１０２−１０において，ドレインからチャネル
に電子が注入され，注入された電子は，空乏層で加速さ
れる。そして，チャネルとトンネル酸化膜との界面のエ
ネルギーバリアを超えるだけのエネルギーを得て，トン
ネル酸化膜中に注入される。その後，電子は，トンネル
酸化膜における電界１〜３×１０８Ｖ／ｍによってトン
ネル酸化膜中を移動し，フローティングゲートにトラッ
プされる。このようにしてメモリセル１０２−１０のフ
ローティングゲートには電子すなわち負の電荷が蓄積さ
れ，メモリセル１０２−１０を構成するトランジスタの
スレショルド電圧が上昇することになる。
れたメモリセル１０２−１０は，図４に示したメモリセ
ル１０２と同様の動作を行うこととなる。すなわち，メ
モリセル１０２−１０において，ドレインからチャネル
に電子が注入され，注入された電子は，空乏層で加速さ
れる。そして，チャネルとトンネル酸化膜との界面のエ
ネルギーバリアを超えるだけのエネルギーを得て，トン
ネル酸化膜中に注入される。その後，電子は，トンネル
酸化膜における電界１〜３×１０８Ｖ／ｍによってトン
ネル酸化膜中を移動し，フローティングゲートにトラッ
プされる。このようにしてメモリセル１０２−１０のフ
ローティングゲートには電子すなわち負の電荷が蓄積さ
れ，メモリセル１０２−１０を構成するトランジスタの
スレショルド電圧が上昇することになる。
【００７５】次に，選択メモリセルであるメモリセル１
０２−１０以外のメモリセル（非選択メモリセル）の動
作について説明する。
０２−１０以外のメモリセル（非選択メモリセル）の動
作について説明する。
【００７６】非選択メモリセルは，（１）選択ビット線
と非選択ワード線に接続されているメモリセル，（２）
非選択ビット線と選択ワード線に接続されているメモリ
セル，（３）非選択ビット線と非選択ワード線に接続さ
れているメモリセル，の３グループに分けることができ
る。ここでは，３つのグループごとに非選択メモリセル
の動作を説明する。
と非選択ワード線に接続されているメモリセル，（２）
非選択ビット線と選択ワード線に接続されているメモリ
セル，（３）非選択ビット線と非選択ワード線に接続さ
れているメモリセル，の３グループに分けることができ
る。ここでは，３つのグループごとに非選択メモリセル
の動作を説明する。
【００７７】（１）のグループに属するメモリセルは，
例えば，メモリセル１０２−ｉ０である。メモリセル１
０２−ｉ０のソースには，ソース線ＳＬを介して０Ｖ
（グランドＧＮＤ電圧）が印加され，チャネル（Ｐ型ウ
ェル）には，第１内部電源２３１から出力される−７Ｖ
が印加される。ロウデコーダ１４２がワード線ＷＬｉを
選択していないため，このワード線ＷＬｉに接続されて
いるメモリセル１０２−ｉ０のコントロールゲートに
は，ワード線ドライバ１５２−ｉおよびワード線ＷＬｉ
を介して，第１内部電源２３１から出力される−７Ｖが
印加される。カラムデコーダ１４１がビット線ＢＬ０を
選択しているため，このビット線ＢＬ０に接続されてい
るメモリセル１０２−ｉ０のドレインには，ビット線ド
ライバ１５１−０およびビット線ＢＬ０を介して，第２
内部電源２３２から出力される−８Ｖ（第１内部電源２
３１が出力し，チャネルに印加される電圧より１Ｖ程度
低い電圧）が印加される。
例えば，メモリセル１０２−ｉ０である。メモリセル１
０２−ｉ０のソースには，ソース線ＳＬを介して０Ｖ
（グランドＧＮＤ電圧）が印加され，チャネル（Ｐ型ウ
ェル）には，第１内部電源２３１から出力される−７Ｖ
が印加される。ロウデコーダ１４２がワード線ＷＬｉを
選択していないため，このワード線ＷＬｉに接続されて
いるメモリセル１０２−ｉ０のコントロールゲートに
は，ワード線ドライバ１５２−ｉおよびワード線ＷＬｉ
を介して，第１内部電源２３１から出力される−７Ｖが
印加される。カラムデコーダ１４１がビット線ＢＬ０を
選択しているため，このビット線ＢＬ０に接続されてい
るメモリセル１０２−ｉ０のドレインには，ビット線ド
ライバ１５１−０およびビット線ＢＬ０を介して，第２
内部電源２３２から出力される−８Ｖ（第１内部電源２
３１が出力し，チャネルに印加される電圧より１Ｖ程度
低い電圧）が印加される。
【００７８】このメモリセル１０２−ｉ０の場合，選択
メモリセルであるメモリセル１０２−１０と同様に，ド
レインからチャネルに電子が注入される。しかし，コン
トロールゲートとチャネルには第１内部電源２３１から
出力される−７Ｖが印加されており，両者は同電位とさ
れている。このため，トンネル酸化膜にフローティング
ゲート方向への電界が生じず，チャネルからトンネル酸
化膜に電子が注入されても，その電子がフローティング
ゲートへ移動することはない。したがって，メモリセル
１０２−ｉ０のフローティングゲートには電子すなわち
負の電荷が注入されず，メモリセル１０２−ｉ０を構成
するトランジスタのスレショルド電圧は保持される。
メモリセルであるメモリセル１０２−１０と同様に，ド
レインからチャネルに電子が注入される。しかし，コン
トロールゲートとチャネルには第１内部電源２３１から
出力される−７Ｖが印加されており，両者は同電位とさ
れている。このため，トンネル酸化膜にフローティング
ゲート方向への電界が生じず，チャネルからトンネル酸
化膜に電子が注入されても，その電子がフローティング
ゲートへ移動することはない。したがって，メモリセル
１０２−ｉ０のフローティングゲートには電子すなわち
負の電荷が注入されず，メモリセル１０２−ｉ０を構成
するトランジスタのスレショルド電圧は保持される。
【００７９】（２）のグループに属するメモリセルは，
例えば，メモリセル１０２−１ｊである。メモリセル１
０２−１ｊのソースには，ソース線ＳＬを介して０Ｖ
（グランドＧＮＤ電圧）が印加され，チャネル（Ｐ型ウ
ェル）には，第１内部電源２３１から出力される−７Ｖ
が印加される。ロウデコーダ１４２がワード線ＷＬ１を
選択しているため，このワード線ＷＬ１に接続されてい
るメモリセル１０２−１ｊのコントロールゲートには，
ワード線ドライバ１５２−１およびワード線ＷＬ１を介
して，第３内部電源１３３から出力される３Ｖが印加さ
れる。カラムデコーダ１４１がビット線ＢＬｊを選択し
ていないため，このビット線ＢＬｊに接続されているメ
モリセル１０２−１ｊのドレインには，ビット線ドライ
バ１５１−ｊおよびビット線ＢＬｊを介して，０Ｖが印
加される。
例えば，メモリセル１０２−１ｊである。メモリセル１
０２−１ｊのソースには，ソース線ＳＬを介して０Ｖ
（グランドＧＮＤ電圧）が印加され，チャネル（Ｐ型ウ
ェル）には，第１内部電源２３１から出力される−７Ｖ
が印加される。ロウデコーダ１４２がワード線ＷＬ１を
選択しているため，このワード線ＷＬ１に接続されてい
るメモリセル１０２−１ｊのコントロールゲートには，
ワード線ドライバ１５２−１およびワード線ＷＬ１を介
して，第３内部電源１３３から出力される３Ｖが印加さ
れる。カラムデコーダ１４１がビット線ＢＬｊを選択し
ていないため，このビット線ＢＬｊに接続されているメ
モリセル１０２−１ｊのドレインには，ビット線ドライ
バ１５１−ｊおよびビット線ＢＬｊを介して，０Ｖが印
加される。
【００８０】このメモリセル１０２−１ｊの場合，選択
メモリセルであるメモリセル１０２−１０と同様に，ト
ンネル酸化膜に電界１〜３×１０８Ｖ／ｍが発生する。
しかし，ドレインとチャネルが逆方向バイアスとなり，
フローティングゲートに注入される電子そのものがドレ
インからチャネルに対して注入されない。したがって，
メモリセル１０２−１ｊのフローティングゲートには電
子すなわち負の電荷が注入されず，メモリセル１０２−
１ｊを構成するトランジスタのスレショルド電圧は保持
される。
メモリセルであるメモリセル１０２−１０と同様に，ト
ンネル酸化膜に電界１〜３×１０８Ｖ／ｍが発生する。
しかし，ドレインとチャネルが逆方向バイアスとなり，
フローティングゲートに注入される電子そのものがドレ
インからチャネルに対して注入されない。したがって，
メモリセル１０２−１ｊのフローティングゲートには電
子すなわち負の電荷が注入されず，メモリセル１０２−
１ｊを構成するトランジスタのスレショルド電圧は保持
される。
【００８１】（３）のグループに属するメモリセルは，
例えば，メモリセル１０２−ｉｊである。メモリセル１
０２−ｉｊのソースには，ソース線ＳＬを介して０Ｖ
（グランドＧＮＤ電圧）が印加され，チャネル（Ｐ型ウ
ェル）には，第１内部電源２３１から出力される−７Ｖ
が印加される。ロウデコーダ１４２がワード線ＷＬｉを
選択していないため，このワード線ＷＬｉに接続されて
いるメモリセル１０２−ｉｊのコントロールゲートに
は，ワード線ドライバ１５２−ｉおよびワード線ＷＬｉ
を介して，第１内部電源２３１から出力される−７Ｖが
印加される。カラムデコーダ１４１がビット線ＢＬｊを
選択していないため，このビット線ＢＬｊに接続されて
いるメモリセル１０２−ｉｊのドレインには，ビット線
ドライバ１５１−ｊおよびビット線ＢＬｊを介して，０
Ｖが印加される。
例えば，メモリセル１０２−ｉｊである。メモリセル１
０２−ｉｊのソースには，ソース線ＳＬを介して０Ｖ
（グランドＧＮＤ電圧）が印加され，チャネル（Ｐ型ウ
ェル）には，第１内部電源２３１から出力される−７Ｖ
が印加される。ロウデコーダ１４２がワード線ＷＬｉを
選択していないため，このワード線ＷＬｉに接続されて
いるメモリセル１０２−ｉｊのコントロールゲートに
は，ワード線ドライバ１５２−ｉおよびワード線ＷＬｉ
を介して，第１内部電源２３１から出力される−７Ｖが
印加される。カラムデコーダ１４１がビット線ＢＬｊを
選択していないため，このビット線ＢＬｊに接続されて
いるメモリセル１０２−ｉｊのドレインには，ビット線
ドライバ１５１−ｊおよびビット線ＢＬｊを介して，０
Ｖが印加される。
【００８２】このメモリセル１０２−ｉｊの場合，ドレ
インとチャネルが逆方向バイアスとなり，フローティン
グゲートに注入される電子そのものがドレインからチャ
ネルに対して注入されない。さらに，コントロールゲー
トとチャネルには第１内部電源２３１から出力される−
７Ｖが印加されており，両者は同電位であるため，トン
ネル酸化膜にフローティングゲート方向への電界が生じ
ない。したがって，メモリセル１０２−ｉｊのフローテ
ィングゲートには電子すなわち負の電荷が注入されず，
メモリセル１０２−ｉｊを構成するトランジスタのスレ
ショルド電圧は保持される。
インとチャネルが逆方向バイアスとなり，フローティン
グゲートに注入される電子そのものがドレインからチャ
ネルに対して注入されない。さらに，コントロールゲー
トとチャネルには第１内部電源２３１から出力される−
７Ｖが印加されており，両者は同電位であるため，トン
ネル酸化膜にフローティングゲート方向への電界が生じ
ない。したがって，メモリセル１０２−ｉｊのフローテ
ィングゲートには電子すなわち負の電荷が注入されず，
メモリセル１０２−ｉｊを構成するトランジスタのスレ
ショルド電圧は保持される。
【００８３】以上のように，第２の実施の形態にかかる
フラッシュメモリ２０１によれば，複数のメモリセル１
０２−００〜１０２−ｉｊの中から一のメモリセル（例
えば，メモリセル１０２−１０）を選択し，選択された
メモリセルが有するフローティングゲートに対してのみ
電子を注入することが可能となる。また，第２の実施の
形態にかかるフラッシュメモリ２０１によれば，ビット
線ごと，または，ワード線ごとに複数のメモリセルを選
択すること，さらには，全てのメモリセルを選択するこ
とも可能となる。いずれの場合も選択された各メモリセ
ルが有するフローティングゲートに対してのみ電子が注
入され，選択されない各メモリセルが有するフローティ
ングゲートに電子が注入されることはない。例えば，フ
ラッシュメモリ２０１が，各メモリセル１０２−００〜
１０２−ｉｊを構成するトランジスタのスレショルド電
圧を所定値まで上昇させることによってデータを書き込
むタイプである場合，図５に示した回路構成を採用する
ことによって，特定のメモリセルに対してのみデータを
書き込むことが可能となる。
フラッシュメモリ２０１によれば，複数のメモリセル１
０２−００〜１０２−ｉｊの中から一のメモリセル（例
えば，メモリセル１０２−１０）を選択し，選択された
メモリセルが有するフローティングゲートに対してのみ
電子を注入することが可能となる。また，第２の実施の
形態にかかるフラッシュメモリ２０１によれば，ビット
線ごと，または，ワード線ごとに複数のメモリセルを選
択すること，さらには，全てのメモリセルを選択するこ
とも可能となる。いずれの場合も選択された各メモリセ
ルが有するフローティングゲートに対してのみ電子が注
入され，選択されない各メモリセルが有するフローティ
ングゲートに電子が注入されることはない。例えば，フ
ラッシュメモリ２０１が，各メモリセル１０２−００〜
１０２−ｉｊを構成するトランジスタのスレショルド電
圧を所定値まで上昇させることによってデータを書き込
むタイプである場合，図５に示した回路構成を採用する
ことによって，特定のメモリセルに対してのみデータを
書き込むことが可能となる。
【００８４】なお，第２の実施の形態にかかるフラッシ
ュメモリ２０１において，各メモリセルが有するフロー
ティングゲートから一斉に電子を引き抜くためには，各
メモリセルのコントロールゲートに対して負の電圧を印
加し，ドレイン，ソース，およびチャネル（Ｐ型ウェ
ル）に対して０Ｖ（グランドＧＮＤ電圧）を印加する。
これによって，各メモリセルを構成するトランジスタの
スレショルド電圧が所定値まで降下することになる。例
えば，フラッシュメモリ２０１が，各メモリセル１０２
−００〜１０２−ｉｊを構成するトランジスタのスレシ
ョルド電圧を所定値まで降下させることによって格納デ
ータを消去するタイプである場合，図５に示した回路構
成を採用することによって，全てのメモリセル１０２−
００〜１０２−ｉｊに格納されているデータを一括して
消去することが可能となる。
ュメモリ２０１において，各メモリセルが有するフロー
ティングゲートから一斉に電子を引き抜くためには，各
メモリセルのコントロールゲートに対して負の電圧を印
加し，ドレイン，ソース，およびチャネル（Ｐ型ウェ
ル）に対して０Ｖ（グランドＧＮＤ電圧）を印加する。
これによって，各メモリセルを構成するトランジスタの
スレショルド電圧が所定値まで降下することになる。例
えば，フラッシュメモリ２０１が，各メモリセル１０２
−００〜１０２−ｉｊを構成するトランジスタのスレシ
ョルド電圧を所定値まで降下させることによって格納デ
ータを消去するタイプである場合，図５に示した回路構
成を採用することによって，全てのメモリセル１０２−
００〜１０２−ｉｊに格納されているデータを一括して
消去することが可能となる。
【００８５】［第３の実施の形態］本発明の第３の実施
の形態にかかるフラッシュメモリ３０１は，図６に示す
ように，第１の実施の形態にかかるフラッシュメモリ１
０１と同じく，複数個のスタック型のメモリセル１０２
−００〜１０２−ｉｊから構成されたメモリセルアレイ
を備えている。
の形態にかかるフラッシュメモリ３０１は，図６に示す
ように，第１の実施の形態にかかるフラッシュメモリ１
０１と同じく，複数個のスタック型のメモリセル１０２
−００〜１０２−ｉｊから構成されたメモリセルアレイ
を備えている。
【００８６】フラッシュメモリ３０１は，各メモリセル
１０２−００〜１０２−ｉｊが有するフローティングゲ
ートに電子を注入する際，各メモリセル１０２−００〜
１０２−ｉｊの各部位に対して，各種電圧（後述）が印
加されるように構成されている。ここで，メモリセル１
０２−００〜１０２−ｉｊの中から一のメモリセル１０
２に注目して，このメモリセル１０２に印加される各種
電圧およびメモリセル１０２が有するフローティングゲ
ート１１３に対する電子の注入メカニズムについて図７
を用いて説明する。
１０２−００〜１０２−ｉｊが有するフローティングゲ
ートに電子を注入する際，各メモリセル１０２−００〜
１０２−ｉｊの各部位に対して，各種電圧（後述）が印
加されるように構成されている。ここで，メモリセル１
０２−００〜１０２−ｉｊの中から一のメモリセル１０
２に注目して，このメモリセル１０２に印加される各種
電圧およびメモリセル１０２が有するフローティングゲ
ート１１３に対する電子の注入メカニズムについて図７
を用いて説明する。
【００８７】Ｐ型ウェル１２３には，第１内部電源２３
１から，−５〜−７Ｖの定電圧が印加される。
１から，−５〜−７Ｖの定電圧が印加される。
【００８８】ドレイン１１７には，ビット線ＢＬを介し
て第２内部電源３３２から，パルス電圧が印加される。
て第２内部電源３３２から，パルス電圧が印加される。
【００８９】コントロールゲート１１５には，トンネル
酸化膜１１１に電界１〜３×１０８が生じるよう，ワー
ド線ＷＬを介して第３内部電源１３３から３Ｖ（カップ
リング率が約０．７の場合）が印加される。
酸化膜１１１に電界１〜３×１０８が生じるよう，ワー
ド線ＷＬを介して第３内部電源１３３から３Ｖ（カップ
リング率が約０．７の場合）が印加される。
【００９０】ソース１１６には，ソース線ＳＬを介して
第４内部電源３３４からパルス電圧が印加される。
第４内部電源３３４からパルス電圧が印加される。
【００９１】第２内部電源３３２から出力されドレイン
１１７に印加されるパルス電圧および第４内部電源３３
４から出力されソース１１６に印加されるパルス電圧は
同期がとられており，ともに周波数が約１ＭＨｚであっ
て，Ｐ型ウェル１２３に印加される電圧より１Ｖ程度低
い電圧（Ｐ型ウェル１２３に−７Ｖが印加される場合に
は，−８Ｖ）と０Ｖとの間をスイングするように調整さ
れている。なお，第２内部電源３３２と第４内部電源３
３４を共通化することも可能である。
１１７に印加されるパルス電圧および第４内部電源３３
４から出力されソース１１６に印加されるパルス電圧は
同期がとられており，ともに周波数が約１ＭＨｚであっ
て，Ｐ型ウェル１２３に印加される電圧より１Ｖ程度低
い電圧（Ｐ型ウェル１２３に−７Ｖが印加される場合に
は，−８Ｖ）と０Ｖとの間をスイングするように調整さ
れている。なお，第２内部電源３３２と第４内部電源３
３４を共通化することも可能である。
【００９２】まず，ソース１１６およびドレイン１１７
の電位がともに，第２内部電源３３２と第４内部電源３
３４それぞれから出力されるパルス電圧によって，Ｐ型
ウェル１２３の電位よりも１Ｖ低くなった場合を考え
る。このとき，ソース１１６，ドレイン１１７とＰ型ウ
ェル１２３との間のｐｎ接合は，順方向バイアス状態と
なる。したがって，ソース１１６およびドレイン１１７
からチャネル（Ｐ型ウェル１２３）に電子（少数キャリ
ア）が注入される（図７（ａ））。
の電位がともに，第２内部電源３３２と第４内部電源３
３４それぞれから出力されるパルス電圧によって，Ｐ型
ウェル１２３の電位よりも１Ｖ低くなった場合を考え
る。このとき，ソース１１６，ドレイン１１７とＰ型ウ
ェル１２３との間のｐｎ接合は，順方向バイアス状態と
なる。したがって，ソース１１６およびドレイン１１７
からチャネル（Ｐ型ウェル１２３）に電子（少数キャリ
ア）が注入される（図７（ａ））。
【００９３】その後，第２内部電源３３２と第４内部電
源３３４それぞれから出力されるパルス電圧によって，
ソース１１６およびドレイン１１７の電位が０Ｖまで上
昇すると，チャネル下方全域に空乏層１２４が拡がる。
ソース１１６およびドレイン１１７からチャネルに注入
された電子は，この空乏層１２４において，トンネル酸
化膜１１１の方向へ加速される（図７（ｂ））。
源３３４それぞれから出力されるパルス電圧によって，
ソース１１６およびドレイン１１７の電位が０Ｖまで上
昇すると，チャネル下方全域に空乏層１２４が拡がる。
ソース１１６およびドレイン１１７からチャネルに注入
された電子は，この空乏層１２４において，トンネル酸
化膜１１１の方向へ加速される（図７（ｂ））。
【００９４】このとき，チャネル表面には反転層１２５
が現れており，チャネル表面の電位は，ソース１１６と
ドレイン１１７と同じ０Ｖとなる。トンネル酸化膜１１
１の膜厚を９ｎｍ，カップリング率を０．７とすると，
コントロールゲート１１５の電位が３Ｖに調整されてい
ることからトンネル酸化膜１１１に生じる電界は，１〜
３×１０８Ｖ／ｍとなる。さらに，ソース１１６とドレ
イン１１７との間の電位差がないことから，両者間に電
流がながれることはない（キャリアの移動がない）。
が現れており，チャネル表面の電位は，ソース１１６と
ドレイン１１７と同じ０Ｖとなる。トンネル酸化膜１１
１の膜厚を９ｎｍ，カップリング率を０．７とすると，
コントロールゲート１１５の電位が３Ｖに調整されてい
ることからトンネル酸化膜１１１に生じる電界は，１〜
３×１０８Ｖ／ｍとなる。さらに，ソース１１６とドレ
イン１１７との間の電位差がないことから，両者間に電
流がながれることはない（キャリアの移動がない）。
【００９５】チャネル中で加速された電子は，チャネル
（シリコン）とトンネル酸化膜１１１との界面のエネル
ギーバリアを超えるだけのエネルギーを得て，トンネル
酸化膜１１１中に注入される。その後，電子は，トンネ
ル酸化膜１１１における電界１〜３×１０８Ｖ／ｍによ
ってトンネル酸化膜１１１中を移動し，フローティング
ゲート１１３にトラップされる。このようにしてフロー
ティングゲート１１３には電子すなわち負の電荷が蓄積
され，メモリセル１０２を構成するトランジスタのスレ
ショルド電圧が上昇することになる。
（シリコン）とトンネル酸化膜１１１との界面のエネル
ギーバリアを超えるだけのエネルギーを得て，トンネル
酸化膜１１１中に注入される。その後，電子は，トンネ
ル酸化膜１１１における電界１〜３×１０８Ｖ／ｍによ
ってトンネル酸化膜１１１中を移動し，フローティング
ゲート１１３にトラップされる。このようにしてフロー
ティングゲート１１３には電子すなわち負の電荷が蓄積
され，メモリセル１０２を構成するトランジスタのスレ
ショルド電圧が上昇することになる。
【００９６】以上がフローティングゲート１１３への電
子の注入メカニズムである。フローティングゲート１１
３からの電子の引き抜きについては，第１の実施の形態
にかかるフラッシュメモリ１０１と略同一となる。
子の注入メカニズムである。フローティングゲート１１
３からの電子の引き抜きについては，第１の実施の形態
にかかるフラッシュメモリ１０１と略同一となる。
【００９７】以上のように，第３の実施の形態にかかる
フラッシュメモリ３０１によれば，第１，２の実施の形
態にかかるフラッシュメモリ１０１，２０１と同様に，
サイズの縮小，省電力化，およびデータ書き込み・デー
タ消去の信頼性の向上が実現する。
フラッシュメモリ３０１によれば，第１，２の実施の形
態にかかるフラッシュメモリ１０１，２０１と同様に，
サイズの縮小，省電力化，およびデータ書き込み・デー
タ消去の信頼性の向上が実現する。
【００９８】ところで，ソース１１６となるｎ＋拡散領
域とＰ型ウェル１２３との間，ドレイン１１７となるｎ
＋拡散領域とＰ型ウェル１２３との間，およびＰ型ウェ
ル１２３とＮ型ウェル１２２との間にはそれぞれ，いわ
ゆる寄生容量が存在する。
域とＰ型ウェル１２３との間，ドレイン１１７となるｎ
＋拡散領域とＰ型ウェル１２３との間，およびＰ型ウェ
ル１２３とＮ型ウェル１２２との間にはそれぞれ，いわ
ゆる寄生容量が存在する。
【００９９】第１の実施の形態にかかるフラッシュメモ
リ１０１によれば，メモリセル１０２が有するフローテ
ィングゲート１１３への電子の注入に際して，Ｐ型ウェ
ル１２３に対してパルス電圧が印加されるため，パルス
の立ち上がり時および立下り時に寄生容量（３ヶ所）に
起因する充放電電流が生じる。
リ１０１によれば，メモリセル１０２が有するフローテ
ィングゲート１１３への電子の注入に際して，Ｐ型ウェ
ル１２３に対してパルス電圧が印加されるため，パルス
の立ち上がり時および立下り時に寄生容量（３ヶ所）に
起因する充放電電流が生じる。
【０１００】これに対して，第３の実施の形態にかかる
フラッシュメモリ３０１によれば，メモリセル１０２が
有するフローティングゲート１１３への電子の注入に際
して，Ｐ型ウェル１２３およびＮ型ウェル１２２に対し
て定電圧が印加されるため，Ｐ型ウェル１２３とＮ型ウ
ェル１２２との間の寄生容量は充電状態を維持する。そ
して，パルス電圧が印加されるｎ＋拡散領域（ソース１
１６）とＰ型ウェル１２３との間，および，ｎ＋拡散領
域（ドレイン１１７）とＰ型ウェル１２３との間の寄生
容量（２ヶ所）に起因する充放電電流が生じる。
フラッシュメモリ３０１によれば，メモリセル１０２が
有するフローティングゲート１１３への電子の注入に際
して，Ｐ型ウェル１２３およびＮ型ウェル１２２に対し
て定電圧が印加されるため，Ｐ型ウェル１２３とＮ型ウ
ェル１２２との間の寄生容量は充電状態を維持する。そ
して，パルス電圧が印加されるｎ＋拡散領域（ソース１
１６）とＰ型ウェル１２３との間，および，ｎ＋拡散領
域（ドレイン１１７）とＰ型ウェル１２３との間の寄生
容量（２ヶ所）に起因する充放電電流が生じる。
【０１０１】このように，第３の実施の形態にかかるフ
ラッシュメモリ３０１によれば，第１の実施の形態にか
かるフラッシュメモリ１０１と比べて，メモリセル１０
２が有するフローティングゲート１１３への電子の注入
動作中に発生する充放電電流が少なくなり，電力損失が
より小さくなる。また，充放電時間も短くなるため，第
２内部電源３３２および第４内部電源３３４から出力さ
れるパルス電圧の周波数を高めて，フローティングゲー
ト１１３への電子注入動作の所要時間を短縮することも
可能となる。
ラッシュメモリ３０１によれば，第１の実施の形態にか
かるフラッシュメモリ１０１と比べて，メモリセル１０
２が有するフローティングゲート１１３への電子の注入
動作中に発生する充放電電流が少なくなり，電力損失が
より小さくなる。また，充放電時間も短くなるため，第
２内部電源３３２および第４内部電源３３４から出力さ
れるパルス電圧の周波数を高めて，フローティングゲー
ト１１３への電子注入動作の所要時間を短縮することも
可能となる。
【０１０２】ここまで，複数のメモリセル１０２−００
〜１０２−ｉｊの中から一のメモリセル１０２に注目し
て，このメモリセル１０２におけるフローティングゲー
ト１１３への電子の注入メカニズムを説明した。かかる
電子注入メカニズムは全てのメモリセル１０２−００〜
１０２−ｉｊにも当てはまるものである。そして，図６
に示したように第３の実施の形態にかかるフラッシュメ
モリ３０１を構成すれば，各メモリセル１０２−００〜
１０２−ｉｊが備えるフローティングゲートに対して一
括して電子を注入することが可能となる。
〜１０２−ｉｊの中から一のメモリセル１０２に注目し
て，このメモリセル１０２におけるフローティングゲー
ト１１３への電子の注入メカニズムを説明した。かかる
電子注入メカニズムは全てのメモリセル１０２−００〜
１０２−ｉｊにも当てはまるものである。そして，図６
に示したように第３の実施の形態にかかるフラッシュメ
モリ３０１を構成すれば，各メモリセル１０２−００〜
１０２−ｉｊが備えるフローティングゲートに対して一
括して電子を注入することが可能となる。
【０１０３】図６を用いて，第３の実施の形態にかかる
フラッシュメモリ３０１における各メモリセル１０２−
００〜１０２−ｉｊとその周辺回路との接続関係を説明
する。
フラッシュメモリ３０１における各メモリセル１０２−
００〜１０２−ｉｊとその周辺回路との接続関係を説明
する。
【０１０４】各メモリセル１０２−００〜１０２−ｉｊ
のソースは，ソース線ＳＬを介して，第４内部電源３３
４に共通接続されている。
のソースは，ソース線ＳＬを介して，第４内部電源３３
４に共通接続されている。
【０１０５】各メモリセル１０２−００〜１０２−ｉｊ
のチャネル（Ｐ型ウェル）は，第１内部電源２３１に共
通接続されている。
のチャネル（Ｐ型ウェル）は，第１内部電源２３１に共
通接続されている。
【０１０６】各メモリセル１０２−００〜１０２−ｉｊ
のドレインは，ビット線ＢＬ０〜ＢＬｊに接続されてい
る。ビット線ＢＬ０〜ＢＬｊは，カラムデコーダ１４１
によって選択される。選択されたビット線は，ビット線
ドライバ１５１−０〜１５１−ｊを介して第２内部電源
３３２に接続される。
のドレインは，ビット線ＢＬ０〜ＢＬｊに接続されてい
る。ビット線ＢＬ０〜ＢＬｊは，カラムデコーダ１４１
によって選択される。選択されたビット線は，ビット線
ドライバ１５１−０〜１５１−ｊを介して第２内部電源
３３２に接続される。
【０１０７】各メモリセル１０２−００〜１０２−ｉｊ
のコントロールゲートは，ワード線ＷＬ０〜ＷＬｉに接
続されている。ワード線ＷＬ０〜ＷＬｉは，ロウデコー
ダ１４２によって選択される。選択されたワード線は，
ワード線ドライバ１５２−０〜１５２−ｉを介して第３
内部電源１３３に接続される。
のコントロールゲートは，ワード線ＷＬ０〜ＷＬｉに接
続されている。ワード線ＷＬ０〜ＷＬｉは，ロウデコー
ダ１４２によって選択される。選択されたワード線は，
ワード線ドライバ１５２−０〜１５２−ｉを介して第３
内部電源１３３に接続される。
【０１０８】以上のように構成されたフラッシュメモリ
３０１において，カラムデコーダ１４１およびロウデコ
ーダ１４２によって全てのメモリセル１０２−００〜１
０２−ｉｊを選択すれば，各メモリセル１０２−００〜
１０２−ｉｊのフローティングゲートには，図７に示し
たメカニズムで電子が注入され，各メモリセル１０２−
００〜１０２−ｉｊを構成するトランジスタのスレショ
ルド電圧が一斉に上昇することになる。例えば，フラッ
シュメモリ３０１が，各メモリセル１０２−００〜１０
２−ｉｊを構成するトランジスタのスレショルド電圧を
所定値まで上昇させることによって格納データを消去す
るタイプである場合，図６に示した回路構成を採用する
ことによって，全てのメモリセル１０２−００〜１０２
−ｉｊに格納されているデータを一括して消去すること
が可能となる。
３０１において，カラムデコーダ１４１およびロウデコ
ーダ１４２によって全てのメモリセル１０２−００〜１
０２−ｉｊを選択すれば，各メモリセル１０２−００〜
１０２−ｉｊのフローティングゲートには，図７に示し
たメカニズムで電子が注入され，各メモリセル１０２−
００〜１０２−ｉｊを構成するトランジスタのスレショ
ルド電圧が一斉に上昇することになる。例えば，フラッ
シュメモリ３０１が，各メモリセル１０２−００〜１０
２−ｉｊを構成するトランジスタのスレショルド電圧を
所定値まで上昇させることによって格納データを消去す
るタイプである場合，図６に示した回路構成を採用する
ことによって，全てのメモリセル１０２−００〜１０２
−ｉｊに格納されているデータを一括して消去すること
が可能となる。
【０１０９】［第４の実施の形態］本発明の第４の実施
の形態にかかるフラッシュメモリ４０１は，第１の実施
の形態にかかるフラッシュメモリ１０１と同様に，複数
個のスタック型のメモリセル１０２−００〜１０２−ｉ
ｊから構成されたメモリセルアレイを備えている。
の形態にかかるフラッシュメモリ４０１は，第１の実施
の形態にかかるフラッシュメモリ１０１と同様に，複数
個のスタック型のメモリセル１０２−００〜１０２−ｉ
ｊから構成されたメモリセルアレイを備えている。
【０１１０】フラッシュメモリ４０１は，各メモリセル
１０２−００〜１０２−ｉｊが有するフローティングゲ
ートに電子を注入する際，各メモリセル１０２−００〜
１０２−ｉｊの各部位に対して，各種電圧（後述）が印
加されるように構成されている。ここで，メモリセル１
０２−００〜１０２−ｉｊの中から一のメモリセル１０
２に注目して，このメモリセル１０２に印加される各種
電圧およびメモリセル１０２が有するフローティングゲ
ート１１３に対する電子の注入メカニズムについて図８
を用いて説明する。
１０２−００〜１０２−ｉｊが有するフローティングゲ
ートに電子を注入する際，各メモリセル１０２−００〜
１０２−ｉｊの各部位に対して，各種電圧（後述）が印
加されるように構成されている。ここで，メモリセル１
０２−００〜１０２−ｉｊの中から一のメモリセル１０
２に注目して，このメモリセル１０２に印加される各種
電圧およびメモリセル１０２が有するフローティングゲ
ート１１３に対する電子の注入メカニズムについて図８
を用いて説明する。
【０１１１】Ｐ型ウェル１２３には，第１内部電源２３
１から，−５〜−７Ｖの定電圧が印加される。
１から，−５〜−７Ｖの定電圧が印加される。
【０１１２】ドレイン１１７には，ビット線ＢＬを介し
て第２内部電源３３２から，パルス電圧が印加される。
て第２内部電源３３２から，パルス電圧が印加される。
【０１１３】コントロールゲート１１５には，トンネル
酸化膜１１１に電界１〜３×１０８が生じるよう，ワー
ド線ＷＬを介して第３内部電源１３３から３Ｖ（カップ
リング率が約０．７の場合）が印加される。
酸化膜１１１に電界１〜３×１０８が生じるよう，ワー
ド線ＷＬを介して第３内部電源１３３から３Ｖ（カップ
リング率が約０．７の場合）が印加される。
【０１１４】ソース１１６には，０Ｖ（グランドＧＮＤ
電圧）が印加される。
電圧）が印加される。
【０１１５】第２内部電源３３２から出力されドレイン
１１７に印加されるパルス電圧は，周波数が約１ＭＨｚ
であって，Ｐ型ウェル１２３に印加される電圧より１Ｖ
程度低い電圧（Ｐ型ウェル１２３に−７Ｖが印加される
場合には，−８Ｖ）と０Ｖとの間をスイングするように
調整されている。
１１７に印加されるパルス電圧は，周波数が約１ＭＨｚ
であって，Ｐ型ウェル１２３に印加される電圧より１Ｖ
程度低い電圧（Ｐ型ウェル１２３に−７Ｖが印加される
場合には，−８Ｖ）と０Ｖとの間をスイングするように
調整されている。
【０１１６】まず，ドレイン１１７の電位が，第２内部
電源３３２から出力されるパルス電圧によって，Ｐ型ウ
ェル１２３の電位よりも１Ｖ低くなった場合を考える。
このとき，ドレイン１１７とＰ型ウェル１２３との間の
ｐｎ接合は，順方向バイアス状態となる。したがって，
ドレイン１１７からチャネル（Ｐ型ウェル１２３）に電
子（少数キャリア）が注入される（図８（ａ））。
電源３３２から出力されるパルス電圧によって，Ｐ型ウ
ェル１２３の電位よりも１Ｖ低くなった場合を考える。
このとき，ドレイン１１７とＰ型ウェル１２３との間の
ｐｎ接合は，順方向バイアス状態となる。したがって，
ドレイン１１７からチャネル（Ｐ型ウェル１２３）に電
子（少数キャリア）が注入される（図８（ａ））。
【０１１７】その後，第２内部電源３３２から出力され
るパルス電圧によって，ドレイン１１７の電位が０Ｖま
で上昇すると，チャネル下方全域に空乏層１２４が拡が
る。ドレイン１１７からチャネルに注入された電子は，
この空乏層１２４において，トンネル酸化膜１１１の方
向へ加速される（図８（ｂ））。
るパルス電圧によって，ドレイン１１７の電位が０Ｖま
で上昇すると，チャネル下方全域に空乏層１２４が拡が
る。ドレイン１１７からチャネルに注入された電子は，
この空乏層１２４において，トンネル酸化膜１１１の方
向へ加速される（図８（ｂ））。
【０１１８】このとき，チャネル表面には反転層１２５
が現れており，チャネル表面の電位は，ソース１１６と
ドレイン１１７と同じ０Ｖとなる。トンネル酸化膜１１
１の膜厚を９ｎｍ，カップリング率を０．７とすると，
コントロールゲート１１５の電位が３Ｖに調整されてい
ることからトンネル酸化膜１１１に生じる電界は，１〜
３×１０８Ｖ／ｍとなる。さらに，ソース１１６とドレ
イン１１７との間の電位差がないことから，両者間に電
流がながれることはない（キャリアの移動がない）。
が現れており，チャネル表面の電位は，ソース１１６と
ドレイン１１７と同じ０Ｖとなる。トンネル酸化膜１１
１の膜厚を９ｎｍ，カップリング率を０．７とすると，
コントロールゲート１１５の電位が３Ｖに調整されてい
ることからトンネル酸化膜１１１に生じる電界は，１〜
３×１０８Ｖ／ｍとなる。さらに，ソース１１６とドレ
イン１１７との間の電位差がないことから，両者間に電
流がながれることはない（キャリアの移動がない）。
【０１１９】チャネル中で加速された電子は，チャネル
（シリコン）とトンネル酸化膜１１１との界面のエネル
ギーバリアを超えるだけのエネルギーを得て，トンネル
酸化膜１１１中に注入される。その後，電子は，トンネ
ル酸化膜１１１における電界１〜３×１０８Ｖ／ｍによ
ってトンネル酸化膜１１１中を移動し，フローティング
ゲート１１３にトラップされる。このようにしてフロー
ティングゲート１１３には電子すなわち負の電荷が蓄積
され，メモリセル１０２を構成するトランジスタのスレ
ショルド電圧が上昇することになる。
（シリコン）とトンネル酸化膜１１１との界面のエネル
ギーバリアを超えるだけのエネルギーを得て，トンネル
酸化膜１１１中に注入される。その後，電子は，トンネ
ル酸化膜１１１における電界１〜３×１０８Ｖ／ｍによ
ってトンネル酸化膜１１１中を移動し，フローティング
ゲート１１３にトラップされる。このようにしてフロー
ティングゲート１１３には電子すなわち負の電荷が蓄積
され，メモリセル１０２を構成するトランジスタのスレ
ショルド電圧が上昇することになる。
【０１２０】以上がフローティングゲート１１３への電
子の注入メカニズムである。フローティングゲート１１
３からの電子の引き抜きについては，第１の実施の形態
にかかるフラッシュメモリ１０１と略同一となる。
子の注入メカニズムである。フローティングゲート１１
３からの電子の引き抜きについては，第１の実施の形態
にかかるフラッシュメモリ１０１と略同一となる。
【０１２１】以上のように，第４の実施の形態にかかる
フラッシュメモリ４０１によれば，第１，２，３の実施
の形態にかかるフラッシュメモリ１０１，２０１，３０
１と同様に，サイズの縮小，省電力化，およびデータ書
き込み・データ消去の信頼性の向上が実現する。
フラッシュメモリ４０１によれば，第１，２，３の実施
の形態にかかるフラッシュメモリ１０１，２０１，３０
１と同様に，サイズの縮小，省電力化，およびデータ書
き込み・データ消去の信頼性の向上が実現する。
【０１２２】ところで，第３の実施の形態にかかるフラ
ッシュメモリ３０１によれば，メモリセル１０２が有す
るフローティングゲート１１３への電子の注入に際し
て，ソース１１６とドレイン１１７に対してパルス電圧
が印加されるため，ｎ＋拡散領域（ソース１１６）とＰ
型ウェル１２３との間，および，ｎ＋拡散領域（ドレイ
ン１１７）とＰ型ウェル１２３との間の寄生容量（２ヶ
所）に起因する充放電電流が生じる。
ッシュメモリ３０１によれば，メモリセル１０２が有す
るフローティングゲート１１３への電子の注入に際し
て，ソース１１６とドレイン１１７に対してパルス電圧
が印加されるため，ｎ＋拡散領域（ソース１１６）とＰ
型ウェル１２３との間，および，ｎ＋拡散領域（ドレイ
ン１１７）とＰ型ウェル１２３との間の寄生容量（２ヶ
所）に起因する充放電電流が生じる。
【０１２３】これに対して，第４の実施の形態にかかる
フラッシュメモリ４０１によれば，メモリセル１０２が
有するフローティングゲート１１３への電子の注入に際
して，ソース１１６に対して定電圧が印加されるため，
ｎ＋拡散領域（ソース１１６）とＰ型ウェル１２３との
間の寄生容量は充電状態を維持する。そして，パルス電
圧が印加されるｎ＋拡散領域（ドレイン１１７）とＰ型
ウェル１２３との間の寄生容量（１ヶ所）に起因する充
放電電流が生じる。
フラッシュメモリ４０１によれば，メモリセル１０２が
有するフローティングゲート１１３への電子の注入に際
して，ソース１１６に対して定電圧が印加されるため，
ｎ＋拡散領域（ソース１１６）とＰ型ウェル１２３との
間の寄生容量は充電状態を維持する。そして，パルス電
圧が印加されるｎ＋拡散領域（ドレイン１１７）とＰ型
ウェル１２３との間の寄生容量（１ヶ所）に起因する充
放電電流が生じる。
【０１２４】このように，第４の実施の形態にかかるフ
ラッシュメモリ４０１によれば，第３の実施の形態にか
かるフラッシュメモリ３０１と比べて，メモリセル１０
２が有するフローティングゲート１１３への電子の注入
動作中に発生する充放電電流が少なくなり，電力損失が
より小さくなる。また，充放電時間も短くなるため，第
２内部電源３３２から出力されるパルス電圧の周波数を
高めて，フローティングゲート１１３への電子注入動作
の所要時間を短縮することも可能となる。
ラッシュメモリ４０１によれば，第３の実施の形態にか
かるフラッシュメモリ３０１と比べて，メモリセル１０
２が有するフローティングゲート１１３への電子の注入
動作中に発生する充放電電流が少なくなり，電力損失が
より小さくなる。また，充放電時間も短くなるため，第
２内部電源３３２から出力されるパルス電圧の周波数を
高めて，フローティングゲート１１３への電子注入動作
の所要時間を短縮することも可能となる。
【０１２５】さらに，第４の実施の形態にかかるフラッ
シュメモリ４０１によれば，以下の効果が得られる。こ
のフラッシュメモリ４０１において，メモリセル１０２
が有するフローティングゲート１１３への電子の注入動
作中，Ｐ型ウェル１２３に対して定電圧が印加され，ド
レイン１１７に対してパルス電圧が印加されるため，Ｐ
型ウェル１２３とドレイン１１７との間のｐｎ接合は，
定期的に逆方向バイアス状態となる。このとき，図８
（ｂ）に示すように，空乏層１２４の範囲がドレイン１
１７の下方にまで拡大される。一方，第２の実施の形態
かかるフラッシュメモリ２０１によれば，メモリセル１
０２が有するフローティングゲート１１３への電子の注
入動作中，Ｐ型ウェル１２３およびドレイン１１７に対
して定電圧が印加されるため，Ｐ型ウェル１２３とドレ
イン１１７との間のｐｎ接合は，順方向バイアス状態に
固定される。したがって，図４に示すように，ドレイン
１１７の周辺にまで空乏層１２４の範囲が拡大すること
はない。
シュメモリ４０１によれば，以下の効果が得られる。こ
のフラッシュメモリ４０１において，メモリセル１０２
が有するフローティングゲート１１３への電子の注入動
作中，Ｐ型ウェル１２３に対して定電圧が印加され，ド
レイン１１７に対してパルス電圧が印加されるため，Ｐ
型ウェル１２３とドレイン１１７との間のｐｎ接合は，
定期的に逆方向バイアス状態となる。このとき，図８
（ｂ）に示すように，空乏層１２４の範囲がドレイン１
１７の下方にまで拡大される。一方，第２の実施の形態
かかるフラッシュメモリ２０１によれば，メモリセル１
０２が有するフローティングゲート１１３への電子の注
入動作中，Ｐ型ウェル１２３およびドレイン１１７に対
して定電圧が印加されるため，Ｐ型ウェル１２３とドレ
イン１１７との間のｐｎ接合は，順方向バイアス状態に
固定される。したがって，図４に示すように，ドレイン
１１７の周辺にまで空乏層１２４の範囲が拡大すること
はない。
【０１２６】チャネル中の電子は，空乏層１２４におい
てトンネル酸化膜１１１方向へ加速されることから，広
い空乏層１２４を有する第４の実施の形態にかかるフラ
ッシュメモリ４０１によれば，トンネル酸化膜１１１へ
の電子の注入に関して，従来のフラッシュメモリ１はも
ちろんのこと第２の実施の形態にかかるフラッシュメモ
リ２０１と比べても，より高い注入効率が得られる。こ
の効果は，広い空乏層１２４を有する第１の実施の形態
にかかるフラッシュメモリ１０１（図３（ｂ）），およ
び，第３の実施の形態にかかるフラッシュメモリ３０１
（図７（ｂ））によっても同様に得られる。
てトンネル酸化膜１１１方向へ加速されることから，広
い空乏層１２４を有する第４の実施の形態にかかるフラ
ッシュメモリ４０１によれば，トンネル酸化膜１１１へ
の電子の注入に関して，従来のフラッシュメモリ１はも
ちろんのこと第２の実施の形態にかかるフラッシュメモ
リ２０１と比べても，より高い注入効率が得られる。こ
の効果は，広い空乏層１２４を有する第１の実施の形態
にかかるフラッシュメモリ１０１（図３（ｂ）），およ
び，第３の実施の形態にかかるフラッシュメモリ３０１
（図７（ｂ））によっても同様に得られる。
【０１２７】上述のとおり，第４の実施の形態にかかる
フラッシュメモリ４０１は，複数のメモリセル１０２−
００〜１０２−ｉｊを有する。第４の実施の形態にかか
るフラッシュメモリ４０１によれば，第１の実施の形態
にかかるフラッシュメモリ１０１と同様に，各メモリセ
ル１０２−００〜１０２−ｉｊが備えるフローティング
ゲートに対して一括して電子を注入することが可能とな
る。さらに，図９に示したようにフラッシュメモリ４０
１を構成すれば，メモリセル１０２−００〜１０２−ｉ
ｊの中から１または２以上のメモリセルを選択し，選択
したメモリセルが備えるフローティングゲートに対して
電子を注入することも可能となる。
フラッシュメモリ４０１は，複数のメモリセル１０２−
００〜１０２−ｉｊを有する。第４の実施の形態にかか
るフラッシュメモリ４０１によれば，第１の実施の形態
にかかるフラッシュメモリ１０１と同様に，各メモリセ
ル１０２−００〜１０２−ｉｊが備えるフローティング
ゲートに対して一括して電子を注入することが可能とな
る。さらに，図９に示したようにフラッシュメモリ４０
１を構成すれば，メモリセル１０２−００〜１０２−ｉ
ｊの中から１または２以上のメモリセルを選択し，選択
したメモリセルが備えるフローティングゲートに対して
電子を注入することも可能となる。
【０１２８】図９を用いて，第４の実施の形態にかかる
フラッシュメモリ４０１における各メモリセル１０２−
００〜１０２−ｉｊとその周辺回路との接続関係を説明
する。
フラッシュメモリ４０１における各メモリセル１０２−
００〜１０２−ｉｊとその周辺回路との接続関係を説明
する。
【０１２９】各メモリセル１０２−００〜１０２−ｉｊ
のソースは，ソース線ＳＬを介して，グランドＧＮＤ
（０Ｖ）に共通接続されている。
のソースは，ソース線ＳＬを介して，グランドＧＮＤ
（０Ｖ）に共通接続されている。
【０１３０】各メモリセル１０２−００〜１０２−ｉｊ
のチャネル（Ｐ型ウェル）は，第１内部電源２３１に共
通接続されている。
のチャネル（Ｐ型ウェル）は，第１内部電源２３１に共
通接続されている。
【０１３１】各メモリセル１０２−００〜１０２−ｉｊ
のドレインは，ビット線ＢＬ０〜ＢＬｊに接続されてい
る。ビット線ＢＬ０〜ＢＬｊは，カラムデコーダ１４１
によって選択される。選択されたビット線（選択ビット
線）は，ビット線ドライバ１５１−０〜１５１−ｊを介
して第２内部電源３３２に接続される。一方，選択され
ないビット線（非選択ビット線）は，ビット線ドライバ
１５１−０〜１５１−ｊを介してグランドＧＮＤ（０
Ｖ）に接続される。
のドレインは，ビット線ＢＬ０〜ＢＬｊに接続されてい
る。ビット線ＢＬ０〜ＢＬｊは，カラムデコーダ１４１
によって選択される。選択されたビット線（選択ビット
線）は，ビット線ドライバ１５１−０〜１５１−ｊを介
して第２内部電源３３２に接続される。一方，選択され
ないビット線（非選択ビット線）は，ビット線ドライバ
１５１−０〜１５１−ｊを介してグランドＧＮＤ（０
Ｖ）に接続される。
【０１３２】各メモリセル１０２−００〜１０２−ｉｊ
のコントロールゲートは，ワード線ＷＬ０〜ＷＬｉに接
続されている。ワード線ＷＬ０〜ＷＬｉは，ロウデコー
ダ１４２によって選択される。選択されたワード線（選
択ワード線）は，ワード線ドライバ１５２−０〜１５２
−ｉを介して第３内部電源１３３に接続される。一方，
選択されないワード線（非選択ワード線）は，ワード線
ドライバ１５２−０〜１５２−ｉを介して第１内部電源
２３１に接続される。
のコントロールゲートは，ワード線ＷＬ０〜ＷＬｉに接
続されている。ワード線ＷＬ０〜ＷＬｉは，ロウデコー
ダ１４２によって選択される。選択されたワード線（選
択ワード線）は，ワード線ドライバ１５２−０〜１５２
−ｉを介して第３内部電源１３３に接続される。一方，
選択されないワード線（非選択ワード線）は，ワード線
ドライバ１５２−０〜１５２−ｉを介して第１内部電源
２３１に接続される。
【０１３３】以上のように構成されたフラッシュメモリ
４０１において，例えば，メモリセル１０２−１０が有
するフローティングゲートに対して電子を注入するため
に，カラムデコーダ１４１によってビット線ＢＬ０を選
択し，ロウデコーダ１４２によってワード線ＷＬ１を選
択した場合の各メモリセル１０２−００〜１０２−ｉｊ
の動作について説明する。
４０１において，例えば，メモリセル１０２−１０が有
するフローティングゲートに対して電子を注入するため
に，カラムデコーダ１４１によってビット線ＢＬ０を選
択し，ロウデコーダ１４２によってワード線ＷＬ１を選
択した場合の各メモリセル１０２−００〜１０２−ｉｊ
の動作について説明する。
【０１３４】まず，選択ビット線であるビット線ＢＬ０
と，選択ワード線であるワード線ＷＬ１とによって特定
されるアドレスのメモリセル１０２−１０（選択メモリ
セル）の動作について説明する。
と，選択ワード線であるワード線ＷＬ１とによって特定
されるアドレスのメモリセル１０２−１０（選択メモリ
セル）の動作について説明する。
【０１３５】メモリセル１０２−１０のソースには，ソ
ース線ＳＬを介して０Ｖ（グランドＧＮＤ電圧）が印加
され，チャネル（Ｐ型ウェル）には，第１内部電源２３
１から出力される−７Ｖが印加される。ロウデコーダ１
４２がワード線ＷＬ１を選択しているため，このワード
線ＷＬ１に接続されているメモリセル１０２−１０のコ
ントロールゲートには，ワード線ドライバ１５２−１お
よびワード線ＷＬ１を介して，第３内部電源１３３から
出力される３Ｖが印加される。カラムデコーダ１４１が
ビット線ＢＬ０を選択しているため，このビット線ＢＬ
０に接続されているメモリセル１０２−１０のドレイン
には，ビット線ドライバ１５１−０およびビット線ＢＬ
０を介して，第２内部電源３３２から出力されるパルス
電圧が印加される。なお，第２内部電源３３２から出力
されるパルス電圧は，上述のとおり，周波数が約１ＭＨ
ｚであって，第１内部電源２３１から出力される電圧よ
り１Ｖ程度低い電圧（第１内部電源２３１が出力する電
圧が−７Ｖの場合には，−８Ｖ）と０Ｖとの間をスイン
グするように調整されている。
ース線ＳＬを介して０Ｖ（グランドＧＮＤ電圧）が印加
され，チャネル（Ｐ型ウェル）には，第１内部電源２３
１から出力される−７Ｖが印加される。ロウデコーダ１
４２がワード線ＷＬ１を選択しているため，このワード
線ＷＬ１に接続されているメモリセル１０２−１０のコ
ントロールゲートには，ワード線ドライバ１５２−１お
よびワード線ＷＬ１を介して，第３内部電源１３３から
出力される３Ｖが印加される。カラムデコーダ１４１が
ビット線ＢＬ０を選択しているため，このビット線ＢＬ
０に接続されているメモリセル１０２−１０のドレイン
には，ビット線ドライバ１５１−０およびビット線ＢＬ
０を介して，第２内部電源３３２から出力されるパルス
電圧が印加される。なお，第２内部電源３３２から出力
されるパルス電圧は，上述のとおり，周波数が約１ＭＨ
ｚであって，第１内部電源２３１から出力される電圧よ
り１Ｖ程度低い電圧（第１内部電源２３１が出力する電
圧が−７Ｖの場合には，−８Ｖ）と０Ｖとの間をスイン
グするように調整されている。
【０１３６】このように，各部位に所定の電圧が印加さ
れたメモリセル１０２−１０は，図８に示したメモリセ
ル１０２と同様の動作を行うこととなる。すなわち，メ
モリセル１０２−１０において，ドレインからチャネル
に電子が注入され，注入された電子は，空乏層で加速さ
れる。そして，チャネルとトンネル酸化膜との界面のエ
ネルギーバリアを超えるだけのエネルギーを得て，トン
ネル酸化膜中に注入される。その後，電子は，トンネル
酸化膜における電界１〜３×１０８Ｖ／ｍによってトン
ネル酸化膜中を移動し，フローティングゲートにトラッ
プされる。このようにしてメモリセル１０２−１０のフ
ローティングゲートには電子すなわち負の電荷が蓄積さ
れ，メモリセル１０２−１０を構成するトランジスタの
スレショルド電圧が上昇することになる。
れたメモリセル１０２−１０は，図８に示したメモリセ
ル１０２と同様の動作を行うこととなる。すなわち，メ
モリセル１０２−１０において，ドレインからチャネル
に電子が注入され，注入された電子は，空乏層で加速さ
れる。そして，チャネルとトンネル酸化膜との界面のエ
ネルギーバリアを超えるだけのエネルギーを得て，トン
ネル酸化膜中に注入される。その後，電子は，トンネル
酸化膜における電界１〜３×１０８Ｖ／ｍによってトン
ネル酸化膜中を移動し，フローティングゲートにトラッ
プされる。このようにしてメモリセル１０２−１０のフ
ローティングゲートには電子すなわち負の電荷が蓄積さ
れ，メモリセル１０２−１０を構成するトランジスタの
スレショルド電圧が上昇することになる。
【０１３７】次に，選択メモリセルであるメモリセル１
０２−１０以外のメモリセル（非選択メモリセル）の動
作について説明する。
０２−１０以外のメモリセル（非選択メモリセル）の動
作について説明する。
【０１３８】非選択メモリセルは，（１）選択ビット線
と非選択ワード線に接続されているメモリセル，（２）
非選択ビット線と選択ワード線に接続されているメモリ
セル，（３）非選択ビット線と非選択ワード線に接続さ
れているメモリセル，の３グループに分けることができ
る。ここでは，３つのグループごとに非選択メモリセル
の動作を説明する。
と非選択ワード線に接続されているメモリセル，（２）
非選択ビット線と選択ワード線に接続されているメモリ
セル，（３）非選択ビット線と非選択ワード線に接続さ
れているメモリセル，の３グループに分けることができ
る。ここでは，３つのグループごとに非選択メモリセル
の動作を説明する。
【０１３９】（１）のグループに属するメモリセルは，
例えば，メモリセル１０２−ｉ０である。メモリセル１
０２−ｉ０のソースには，ソース線ＳＬを介して０Ｖ
（グランドＧＮＤ電圧）が印加され，チャネル（Ｐ型ウ
ェル）には，第１内部電源２３１から出力される−７Ｖ
が印加される。ロウデコーダ１４２がワード線ＷＬｉを
選択していないため，このワード線ＷＬｉに接続されて
いるメモリセル１０２−ｉ０のコントロールゲートに
は，ワード線ドライバ１５２−ｉおよびワード線ＷＬｉ
を介して，第１内部電源２３１から出力される−７Ｖが
印加される。カラムデコーダ１４１がビット線ＢＬ０を
選択しているため，このビット線ＢＬ０に接続されてい
るメモリセル１０２−ｉ０のドレインには，ビット線ド
ライバ１５１−０およびビット線ＢＬ０を介して，第２
内部電源３３２から出力されるパルス電圧が印加され
る。
例えば，メモリセル１０２−ｉ０である。メモリセル１
０２−ｉ０のソースには，ソース線ＳＬを介して０Ｖ
（グランドＧＮＤ電圧）が印加され，チャネル（Ｐ型ウ
ェル）には，第１内部電源２３１から出力される−７Ｖ
が印加される。ロウデコーダ１４２がワード線ＷＬｉを
選択していないため，このワード線ＷＬｉに接続されて
いるメモリセル１０２−ｉ０のコントロールゲートに
は，ワード線ドライバ１５２−ｉおよびワード線ＷＬｉ
を介して，第１内部電源２３１から出力される−７Ｖが
印加される。カラムデコーダ１４１がビット線ＢＬ０を
選択しているため，このビット線ＢＬ０に接続されてい
るメモリセル１０２−ｉ０のドレインには，ビット線ド
ライバ１５１−０およびビット線ＢＬ０を介して，第２
内部電源３３２から出力されるパルス電圧が印加され
る。
【０１４０】このメモリセル１０２−ｉ０の場合，選択
メモリセルであるメモリセル１０２−１０と同様に，ド
レインからチャネルに電子が注入される。しかし，コン
トロールゲートとチャネルには第１内部電源２３１から
出力される−７Ｖが印加されており，両者は同電位とさ
れている。このため，トンネル酸化膜にフローティング
ゲート方向への電界が生じず，チャネルからトンネル酸
化膜に電子が注入されても，その電子がフローティング
ゲートへ移動することはない。したがって，メモリセル
１０２−ｉ０のフローティングゲートには電子すなわち
負の電荷が注入されず，メモリセル１０２−ｉ０を構成
するトランジスタのスレショルド電圧は保持される。
メモリセルであるメモリセル１０２−１０と同様に，ド
レインからチャネルに電子が注入される。しかし，コン
トロールゲートとチャネルには第１内部電源２３１から
出力される−７Ｖが印加されており，両者は同電位とさ
れている。このため，トンネル酸化膜にフローティング
ゲート方向への電界が生じず，チャネルからトンネル酸
化膜に電子が注入されても，その電子がフローティング
ゲートへ移動することはない。したがって，メモリセル
１０２−ｉ０のフローティングゲートには電子すなわち
負の電荷が注入されず，メモリセル１０２−ｉ０を構成
するトランジスタのスレショルド電圧は保持される。
【０１４１】（２）のグループに属するメモリセルは，
例えば，メモリセル１０２−１ｊである。メモリセル１
０２−１ｊのソースには，ソース線ＳＬを介して０Ｖ
（グランドＧＮＤ電圧）が印加され，チャネル（Ｐ型ウ
ェル）には，第１内部電源２３１から出力される−７Ｖ
が印加される。ロウデコーダ１４２がワード線ＷＬ１を
選択しているため，このワード線ＷＬ１に接続されてい
るメモリセル１０２−１ｊのコントロールゲートには，
ワード線ドライバ１５２−１およびワード線ＷＬ１を介
して，第３内部電源１３３から出力される３Ｖが印加さ
れる。カラムデコーダ１４１がビット線ＢＬｊを選択し
ていないため，このビット線ＢＬｊに接続されているメ
モリセル１０２−１ｊのドレインには，ビット線ドライ
バ１５１−ｊおよびビット線ＢＬｊを介して，０Ｖが印
加される。
例えば，メモリセル１０２−１ｊである。メモリセル１
０２−１ｊのソースには，ソース線ＳＬを介して０Ｖ
（グランドＧＮＤ電圧）が印加され，チャネル（Ｐ型ウ
ェル）には，第１内部電源２３１から出力される−７Ｖ
が印加される。ロウデコーダ１４２がワード線ＷＬ１を
選択しているため，このワード線ＷＬ１に接続されてい
るメモリセル１０２−１ｊのコントロールゲートには，
ワード線ドライバ１５２−１およびワード線ＷＬ１を介
して，第３内部電源１３３から出力される３Ｖが印加さ
れる。カラムデコーダ１４１がビット線ＢＬｊを選択し
ていないため，このビット線ＢＬｊに接続されているメ
モリセル１０２−１ｊのドレインには，ビット線ドライ
バ１５１−ｊおよびビット線ＢＬｊを介して，０Ｖが印
加される。
【０１４２】このメモリセル１０２−１ｊの場合，選択
メモリセルであるメモリセル１０２−１０と同様に，ト
ンネル酸化膜に電界１〜３×１０８Ｖ／ｍが発生する。
しかし，ドレインとチャネルが常時逆方向バイアスとな
り，フローティングゲートに注入される電子そのものが
ドレインからチャネルに対して注入されない。したがっ
て，メモリセル１０２−１ｊのフローティングゲートに
は電子すなわち負の電荷が注入されず，メモリセル１０
２−１ｊを構成するトランジスタのスレショルド電圧は
保持される。
メモリセルであるメモリセル１０２−１０と同様に，ト
ンネル酸化膜に電界１〜３×１０８Ｖ／ｍが発生する。
しかし，ドレインとチャネルが常時逆方向バイアスとな
り，フローティングゲートに注入される電子そのものが
ドレインからチャネルに対して注入されない。したがっ
て，メモリセル１０２−１ｊのフローティングゲートに
は電子すなわち負の電荷が注入されず，メモリセル１０
２−１ｊを構成するトランジスタのスレショルド電圧は
保持される。
【０１４３】（３）のグループに属するメモリセルは，
例えば，メモリセル１０２−ｉｊである。メモリセル１
０２−ｉｊのソースには，ソース線ＳＬを介して０Ｖ
（グランドＧＮＤ電圧）が印加され，チャネル（Ｐ型ウ
ェル）には，第１内部電源２３１から出力される−７Ｖ
が印加される。ロウデコーダ１４２がワード線ＷＬｉを
選択していないため，このワード線ＷＬｉに接続されて
いるメモリセル１０２−ｉｊのコントロールゲートに
は，ワード線ドライバ１５２−ｉおよびワード線ＷＬｉ
を介して，第１内部電源２３１から出力される−７Ｖが
印加される。カラムデコーダ１４１がビット線ＢＬｊを
選択していないため，このビット線ＢＬｊに接続されて
いるメモリセル１０２−ｉｊのドレインには，ビット線
ドライバ１５１−ｊおよびビット線ＢＬｊを介して，０
Ｖが印加される。
例えば，メモリセル１０２−ｉｊである。メモリセル１
０２−ｉｊのソースには，ソース線ＳＬを介して０Ｖ
（グランドＧＮＤ電圧）が印加され，チャネル（Ｐ型ウ
ェル）には，第１内部電源２３１から出力される−７Ｖ
が印加される。ロウデコーダ１４２がワード線ＷＬｉを
選択していないため，このワード線ＷＬｉに接続されて
いるメモリセル１０２−ｉｊのコントロールゲートに
は，ワード線ドライバ１５２−ｉおよびワード線ＷＬｉ
を介して，第１内部電源２３１から出力される−７Ｖが
印加される。カラムデコーダ１４１がビット線ＢＬｊを
選択していないため，このビット線ＢＬｊに接続されて
いるメモリセル１０２−ｉｊのドレインには，ビット線
ドライバ１５１−ｊおよびビット線ＢＬｊを介して，０
Ｖが印加される。
【０１４４】このメモリセル１０２−ｉｊの場合，ドレ
インとチャネルが常時逆方向バイアスとなり，フローテ
ィングゲートに注入される電子そのものがドレインから
チャネルに対して注入されない。さらに，コントロール
ゲートとチャネルには第１内部電源２３１から出力され
る−７Ｖが印加されており，両者は同電位であるため，
トンネル酸化膜にフローティングゲート方向への電界が
生じない。したがって，メモリセル１０２−ｉｊのフロ
ーティングゲートには電子すなわち負の電荷が注入され
ず，メモリセル１０２−ｉｊを構成するトランジスタの
スレショルド電圧は保持される。
インとチャネルが常時逆方向バイアスとなり，フローテ
ィングゲートに注入される電子そのものがドレインから
チャネルに対して注入されない。さらに，コントロール
ゲートとチャネルには第１内部電源２３１から出力され
る−７Ｖが印加されており，両者は同電位であるため，
トンネル酸化膜にフローティングゲート方向への電界が
生じない。したがって，メモリセル１０２−ｉｊのフロ
ーティングゲートには電子すなわち負の電荷が注入され
ず，メモリセル１０２−ｉｊを構成するトランジスタの
スレショルド電圧は保持される。
【０１４５】以上のように，第４の実施の形態にかかる
フラッシュメモリ４０１によれば，複数のメモリセル１
０２−００〜１０２−ｉｊの中から一のメモリセル（例
えば，メモリセル１０２−１０）を選択し，選択された
メモリセルが有するフローティングゲートに対してのみ
電子を注入することが可能となる。また，第４の実施の
形態にかかるフラッシュメモリ４０１によれば，ビット
線ごと，または，ワード線ごとに複数のメモリセルを選
択すること，さらには，全てのメモリセルを選択するこ
とも可能となる。いずれの場合も選択された各メモリセ
ルが有するフローティングゲートに対してのみ電子が注
入され，選択されない各メモリセルが有するフローティ
ングゲートに電子が注入されることはない。例えば，フ
ラッシュメモリ４０１が，各メモリセル１０２−００〜
１０２−ｉｊを構成するトランジスタのスレショルド電
圧を所定値まで上昇させることによってデータを書き込
むタイプである場合，図９に示した回路構成を採用する
ことによって，特定のメモリセルに対してのみデータを
書き込むことが可能となる。
フラッシュメモリ４０１によれば，複数のメモリセル１
０２−００〜１０２−ｉｊの中から一のメモリセル（例
えば，メモリセル１０２−１０）を選択し，選択された
メモリセルが有するフローティングゲートに対してのみ
電子を注入することが可能となる。また，第４の実施の
形態にかかるフラッシュメモリ４０１によれば，ビット
線ごと，または，ワード線ごとに複数のメモリセルを選
択すること，さらには，全てのメモリセルを選択するこ
とも可能となる。いずれの場合も選択された各メモリセ
ルが有するフローティングゲートに対してのみ電子が注
入され，選択されない各メモリセルが有するフローティ
ングゲートに電子が注入されることはない。例えば，フ
ラッシュメモリ４０１が，各メモリセル１０２−００〜
１０２−ｉｊを構成するトランジスタのスレショルド電
圧を所定値まで上昇させることによってデータを書き込
むタイプである場合，図９に示した回路構成を採用する
ことによって，特定のメモリセルに対してのみデータを
書き込むことが可能となる。
【０１４６】なお，第４の実施の形態にかかるフラッシ
ュメモリ４０１において，各メモリセルが有するフロー
ティングゲートから一斉に電子を引き抜くためには，各
メモリセルのコントロールゲートに対して負の電圧を印
加し，ドレイン，ソース，およびチャネル（Ｐ型ウェ
ル）に対して０Ｖ（グランドＧＮＤ電圧）を印加する。
これによって，各メモリセルを構成するトランジスタの
スレショルド電圧が所定値まで降下することになる。例
えば，フラッシュメモリ４０１が，各メモリセル１０２
−００〜１０２−ｉｊを構成するトランジスタのスレシ
ョルド電圧を所定値まで降下させることによって格納デ
ータを消去するタイプである場合，図９に示した回路構
成を採用することによって，全てのメモリセル１０２−
００〜１０２−ｉｊに格納されているデータを一括して
消去することが可能となる。
ュメモリ４０１において，各メモリセルが有するフロー
ティングゲートから一斉に電子を引き抜くためには，各
メモリセルのコントロールゲートに対して負の電圧を印
加し，ドレイン，ソース，およびチャネル（Ｐ型ウェ
ル）に対して０Ｖ（グランドＧＮＤ電圧）を印加する。
これによって，各メモリセルを構成するトランジスタの
スレショルド電圧が所定値まで降下することになる。例
えば，フラッシュメモリ４０１が，各メモリセル１０２
−００〜１０２−ｉｊを構成するトランジスタのスレシ
ョルド電圧を所定値まで降下させることによって格納デ
ータを消去するタイプである場合，図９に示した回路構
成を採用することによって，全てのメモリセル１０２−
００〜１０２−ｉｊに格納されているデータを一括して
消去することが可能となる。
【０１４７】添付図面を参照しながら本発明の好適な実
施の形態について説明したが，本発明はかかる実施の形
態に限定されない。当業者であれば，特許請求の範囲に
記載された技術的思想の範疇内において各種の変更例ま
たは修正例に想到し得ることは明らかであり，それらに
ついても当然に本発明の技術的範囲に属するものと了解
される。
施の形態について説明したが，本発明はかかる実施の形
態に限定されない。当業者であれば，特許請求の範囲に
記載された技術的思想の範疇内において各種の変更例ま
たは修正例に想到し得ることは明らかであり，それらに
ついても当然に本発明の技術的範囲に属するものと了解
される。
【０１４８】例えば，フラッシュメモリを用いて本発明
の実施の形態を説明したが，本発明はこれに限定され
ず，その他，ＥＰＲＯＭにも適用可能である。
の実施の形態を説明したが，本発明はこれに限定され
ず，その他，ＥＰＲＯＭにも適用可能である。
【０１４９】
【発明の効果】以上説明したように，本発明によれば，
メモリセルのサイズが縮小される。また，データの誤書
き込み・誤読み出しが防止され，さらに，省電力化も可
能となる。
メモリセルのサイズが縮小される。また，データの誤書
き込み・誤読み出しが防止され，さらに，省電力化も可
能となる。
【図１】本発明の第１の実施の形態にかかるフラッシュ
メモリの構成を示す回路ブロック図である。
メモリの構成を示す回路ブロック図である。
【図２】図１のフラッシュメモリが有するメモリセルの
断面図である。
断面図である。
【図３】図２のメモリセルにおける電子の動きを説明す
るための断面図である。
るための断面図である。
【図４】本発明の第２の実施の形態にかかるフラッシュ
メモリが有するメモリセルの断面図である。
メモリが有するメモリセルの断面図である。
【図５】本発明の第２の実施の形態にかかるフラッシュ
メモリの構成を示す回路ブロック図である。
メモリの構成を示す回路ブロック図である。
【図６】本発明の第３の実施の形態にかかるフラッシュ
メモリの構成を示す回路ブロック図である。
メモリの構成を示す回路ブロック図である。
【図７】図６のフラッシュメモリが有するメモリセルに
おける電子の動きを説明するための断面図である。
おける電子の動きを説明するための断面図である。
【図８】本発明の第４の実施の形態にかかるフラッシュ
メモリが有するメモリセルの断面図である。
メモリが有するメモリセルの断面図である。
【図９】本発明の第４の実施の形態にかかるフラッシュ
メモリの構成を示す回路ブロック図である。
メモリの構成を示す回路ブロック図である。
【図１０】従来のフラッシュメモリが有するメモリセル
の断面図である。
の断面図である。
１０１，２０１，３０１，４０１：フラッシュメモリ
１０２−００〜１０２−ｉｊ：メモリセル
１１１：トンネル酸化膜
１１２：絶縁膜
１１３：フローティングゲート
１１５：コントロールゲート
１１６：ソース
１１７：ドレイン
１２１：Ｐ型基板
１２２：Ｎ型ウェル
１２３：Ｐ型ウェル
１２４：空乏層
１２５：反転層
１３１，２３１：第１内部電源
１３２，２３２，３３２：第２内部電源
１３３：第３内部電源
３３４：第４内部電源
１４１：カラムデコーダ
１４２：ロウデコーダ
１５１−０〜１５１−ｊ：ビット線ドライバ
１５２−０〜１５２−ｉ：ワード線ドライバ
ＢＬ０〜ＢＬｊ：ビット線
ＳＬ：ソース線
ＷＬ０〜ＷＬｉ：ワード線
Claims (12)
- 【請求項１】 複数のメモリセルと， 前記複数のメモリセルの中から１または２以上のメモリ
セルを選択するデコーダと， を備えた半導体記憶装置であって， 前記各メモリセルは， 半導体から成るチャネル部と， 半導体から成るソース部と， 半導体から成るドレイン部と， コントロールゲート部と， 前記チャネル部と前記コントロールゲート部との間にお
いて電気的に浮遊した状態にあるフローティングゲート
部と， から構成され， 前記デコーダによって前記複数のメモリセルの中から選
択された１または２以上の選択メモリセルの各ソース部
には基準電圧が印加され，各ドレイン部には前記基準電
圧が印加され，各コントロールゲート部には前記基準電
圧よりも高いレベルの第１電圧が印加され，各チャネル
部には前記基準電圧よりも高いレベルであって前記第１
電圧よりも低いレベルの第２電圧と前記基準電圧よりも
低いレベルの第３電圧とが交番印加されることを特徴と
する，半導体記憶装置。 - 【請求項２】 複数のメモリセルと， 前記複数のメモリセルの中から１または２以上のメモリ
セルを選択するデコーダと， を備えた半導体記憶装置であって， 前記各メモリセルは，Ｐ型 半導体から成るチャネル部と，Ｎ型 半導体から成るソース部と，Ｎ型 半導体から成るドレイン部と， コントロールゲート部と， 前記チャネル部と前記コントロールゲート部との間にお
いて電気的に浮遊した状態にあるフローティングゲート
部と， から構成され， 前記デコーダによって前記複数のメモリセルの中から選
択された１または２以上の選択メモリセルの各ソース部
には基準電圧が印加され，各コントロールゲート部には
前記基準電圧よりも高いレベルの第４電圧が印加され，
各チャネル部には前記基準電圧よりも低いレベルの第５
電圧が印加され，各ドレイン部には前記第５電圧よりも
低いレベルの第６電圧が印加されることを特徴とする，
半導体記憶装置。 - 【請求項３】 前記デコーダによって前記複数のメモリ
セルの中から選択されなかった１または２以上の非選択
メモリセルの各コントロールゲート部および各チャネル
部には，第７電圧が印加されることを特徴とする，請求
項２に記載の半導体記憶装置。 - 【請求項４】 前記第５電圧と前記第７電圧は，一の電
源が出力する同一電圧から得られるものであることを特
徴とする，請求項３に記載の半導体記憶装置。 - 【請求項５】 前記デコーダによって前記複数のメモリ
セルの中から選択されなかった１または２以上の非選択
メモリセルの各ドレイン部には，各チャネル部に印加さ
れる電圧以上のレベルの第８電圧が印加されることを特
徴とする，請求項２，３，または４に記載の半導体記憶
装置。 - 【請求項６】 前記第８電圧は，前記基準電圧と同一の
レベルであることを特徴とする，請求項５に記載の半導
体記憶装置。 - 【請求項７】 複数のメモリセルと， 前記複数のメモリセルの中から１または２以上のメモリ
セルを選択するデコーダと， を備えた半導体記憶装置であって， 前記各メモリセルは， 半導体から成るチャネル部と， 半導体から成るソース部と， 半導体から成るドレイン部と， コントロールゲート部と， 前記チャネル部と前記コントロールゲート部との間にお
いて電気的に浮遊した状態にあるフローティングゲート
部と， から構成され， 前記デコーダによって前記複数のメモリセルの中から選
択された１または２以上の選択メモリセルの各コントロ
ールゲート部には基準電圧よりも高いレベルの第９電圧
が印加され，各チャネル部には前記基準電圧よりも低い
レベルの第１０電圧が印加され，各ソース部には前記第
１０電圧よりも低いレベルの第１１電圧と前記基準電圧
とが交番印加され，各ドレイン部には前記第１０電圧よ
りも低いレベルの第１２電圧と前記基準電圧とが交番印
加されることを特徴とする，半導体記憶装置。 - 【請求項８】 複数のメモリセルと， 前記複数のメモリセルの中から１または２以上のメモリ
セルを選択するデコーダと， を備えた半導体記憶装置であって， 前記各メモリセルは， 半導体から成るチャネル部と， 半導体から成るソース部と， 半導体から成るドレイン部と， コントロールゲート部と， 前記チャネル部と前記コントロールゲート部との間にお
いて電気的に浮遊した状態にあるフローティングゲート
部と， から構成され， 前記デコーダによって前記複数のメモリセルの中から選
択された１または２以上の選択メモリセルの各コントロ
ールゲート部には基準電圧よりも高いレベルの第１３電
圧が印加され，各チャネル部には前記基準電圧よりも低
いレベルの第１４電圧が印加され，各ソース部には前記
基準電圧が印加され，各ドレイン部には前記第１４電圧
よりも低いレベルの第１５電圧と前記基準電圧とが交番
印加されることを特徴とする，半導体記憶装置。 - 【請求項９】 前記デコーダによって前記複数のメモリ
セルの中から選択されなかった１または２以上の非選択
メモリセルの各コントロールゲート部および各チャネル
部には，第１６電圧が印加されることを特徴とする，請
求項８に記載の半導体記憶装置。 - 【請求項１０】 前記第１４電圧と前記第１６電圧は，
一の電源が出力する同一電圧から得られるものであるこ
とを特徴とする，請求項９に記載の半導体記憶装置。 - 【請求項１１】 前記デコーダによって前記複数のメモ
リセルの中から選択されなかった１または２以上の非選
択メモリセルの各ドレイン部には，各チャネル部に印加
される電圧以上のレベルの第１７電圧が印加されること
を特徴とする，請求項８，９，または１０に記載の半導
体記憶装置。 - 【請求項１２】 前記第１７電圧は，前記基準電圧と同
一のレベルであることを特徴とする，請求項１１に記載
の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000167070A JP3502015B2 (ja) | 2000-06-05 | 2000-06-05 | 半導体記憶装置 |
| US09/722,453 US6356479B1 (en) | 2000-06-05 | 2000-11-28 | Semiconductor memory system |
| US10/038,898 US6434047B1 (en) | 2000-06-05 | 2002-01-08 | Semiconductor memory system |
| US10/136,281 US6507521B2 (en) | 2000-06-05 | 2002-05-02 | Semiconductor memory system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000167070A JP3502015B2 (ja) | 2000-06-05 | 2000-06-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001344982A JP2001344982A (ja) | 2001-12-14 |
| JP3502015B2 true JP3502015B2 (ja) | 2004-03-02 |
Family
ID=18670279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000167070A Expired - Fee Related JP3502015B2 (ja) | 2000-06-05 | 2000-06-05 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US6356479B1 (ja) |
| JP (1) | JP3502015B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3883391B2 (ja) * | 2001-02-28 | 2007-02-21 | シャープ株式会社 | 不揮発性半導体メモリのウェル電圧設定回路およびそれを備えた半導体メモリ装置 |
| US20060140009A1 (en) * | 2004-12-23 | 2006-06-29 | Bohumil Lojek | Programming method for nanocrystal memory device |
| JP2007042166A (ja) * | 2005-08-01 | 2007-02-15 | Toshiba Corp | 不揮発性半導体記憶装置及びその動作方法 |
| US7639534B2 (en) * | 2007-09-25 | 2009-12-29 | Michele Incarnati | Device, system, and method of bit line selection of a flash memory |
| TWI389321B (zh) * | 2008-07-08 | 2013-03-11 | Acer Inc | 程式化非揮發性記憶體之方法 |
| US10049750B2 (en) * | 2016-11-14 | 2018-08-14 | Micron Technology, Inc. | Methods including establishing a negative body potential in a memory cell |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0713871B2 (ja) * | 1987-06-11 | 1995-02-15 | 三菱電機株式会社 | ダイナミツクｒａｍ |
| US5168465A (en) * | 1988-06-08 | 1992-12-01 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| EP0954102A1 (en) * | 1991-12-09 | 1999-11-03 | Fujitsu Limited | Exclusive or/nor circuits |
| JP3061924B2 (ja) * | 1992-03-02 | 2000-07-10 | 日本電気株式会社 | 不揮発性記憶装置の消去方法 |
| JP2839819B2 (ja) * | 1993-05-28 | 1998-12-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| DE69523743T2 (de) * | 1994-03-03 | 2002-08-01 | Rohm Corp | Überlöschungsdetektion in einer niederspannungs-eintransistor-flash-eeprom-zelle unter verwendung von fowler-nordheim-programmierung und -löschung |
| US5487033A (en) * | 1994-06-28 | 1996-01-23 | Intel Corporation | Structure and method for low current programming of flash EEPROMS |
| US5896315A (en) | 1997-04-11 | 1999-04-20 | Programmable Silicon Solutions | Nonvolatile memory |
| US5867425A (en) | 1997-04-11 | 1999-02-02 | Wong; Ting-Wah | Nonvolatile memory capable of using substrate hot electron injection |
| US6009017A (en) * | 1998-03-13 | 1999-12-28 | Macronix International Co., Ltd. | Floating gate memory with substrate band-to-band tunneling induced hot electron injection |
-
2000
- 2000-06-05 JP JP2000167070A patent/JP3502015B2/ja not_active Expired - Fee Related
- 2000-11-28 US US09/722,453 patent/US6356479B1/en not_active Expired - Fee Related
-
2002
- 2002-01-08 US US10/038,898 patent/US6434047B1/en not_active Expired - Fee Related
- 2002-05-02 US US10/136,281 patent/US6507521B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6507521B2 (en) | 2003-01-14 |
| JP2001344982A (ja) | 2001-12-14 |
| US6434047B1 (en) | 2002-08-13 |
| US20020054509A1 (en) | 2002-05-09 |
| US20020118572A1 (en) | 2002-08-29 |
| US6356479B1 (en) | 2002-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960003398B1 (ko) | 소거모드시에 워드선에 부전압을 인가하는 행디코더회로를 갖춘 불휘발성 반도체기억장치 | |
| US8472251B2 (en) | Single-polycrystalline silicon electrically erasable and programmable nonvolatile memory device | |
| JP3829088B2 (ja) | 半導体記憶装置 | |
| EP0616334B1 (en) | Non-volatile semiconductor memory device having floating gate | |
| US6849895B2 (en) | Semiconductor non-volatile memory | |
| KR930000818B1 (ko) | Nand 메모리셀 구조를 갖춘 eeprom | |
| JP3171122B2 (ja) | 半導体記憶装置および半導体記憶装置の情報読出方法 | |
| EP0320916B1 (en) | Electrically erasable and programmable read only memory using stacked-gate cell | |
| KR20040068552A (ko) | 반도체 디바이스 | |
| US7164606B1 (en) | Reverse fowler-nordheim tunneling programming for non-volatile memory cell | |
| JP4338656B2 (ja) | 半導体記憶装置の書き込み方法 | |
| JPH11120779A (ja) | 不揮発性半導体記憶装置 | |
| US8897079B2 (en) | Non-volatile semiconductor memory with bit line hierarchy | |
| US7728378B2 (en) | Nonvolatile semiconductor memory device, manufacturing method thereof and method of programming information into the memory device | |
| JP3883391B2 (ja) | 不揮発性半導体メモリのウェル電圧設定回路およびそれを備えた半導体メモリ装置 | |
| JP3502015B2 (ja) | 半導体記憶装置 | |
| JP3908432B2 (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
| WO2011150748A1 (zh) | 一种嵌入式非挥发存储器单元及其工作方法、存储阵列 | |
| JP5477483B2 (ja) | 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置 | |
| JP4856488B2 (ja) | 半導体装置 | |
| JP2885413B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP3806401B2 (ja) | フラッシュメモリ素子 | |
| KR100221026B1 (ko) | 노어형 플래시 메모리 반도체 장치 | |
| JPH07169285A (ja) | 不揮発性半導体記憶装置 | |
| US20040105316A1 (en) | Low program power flash memory array and related control method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031202 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031203 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091212 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091212 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101212 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101212 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131212 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |