JPS63276263A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63276263A JPS63276263A JP62111914A JP11191487A JPS63276263A JP S63276263 A JPS63276263 A JP S63276263A JP 62111914 A JP62111914 A JP 62111914A JP 11191487 A JP11191487 A JP 11191487A JP S63276263 A JPS63276263 A JP S63276263A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に、素子間を溝
分離する構造の半導体集積回路装置に関する。
分離する構造の半導体集積回路装置に関する。
半導体集積回路において、素子間分離領域をトレンチ溝
で形成する場合には、基板に一定電位を付与するための
基板電位引出開口部は、素子領域を取囲むトレンチ溝の
外側に設けられる。
で形成する場合には、基板に一定電位を付与するための
基板電位引出開口部は、素子領域を取囲むトレンチ溝の
外側に設けられる。
第３図は従来のトレンチ分離溝を備えた半導体集積回路
装置の断面図で、トレンチ溝と基板電位引出開口部の基
板上における位置関係を明らかにしたものである。すな
わち、この半導体集積回路装置ではＰ型シリコン基板１
内に素子領域のＮ１埋込層２およびＮ型エピタキシャル
層３を取囲むように埋設したトレンチ分離溝上の外側に
素子領域と隣接させてＰ型拡散層５が新たに設けられ、
基板電位引出開口部６はこのＰ型拡散層５上のフィール
ド酸化膜７に開口される。ここで、４ａ。
装置の断面図で、トレンチ溝と基板電位引出開口部の基
板上における位置関係を明らかにしたものである。すな
わち、この半導体集積回路装置ではＰ型シリコン基板１
内に素子領域のＮ１埋込層２およびＮ型エピタキシャル
層３を取囲むように埋設したトレンチ分離溝上の外側に
素子領域と隣接させてＰ型拡散層５が新たに設けられ、
基板電位引出開口部６はこのＰ型拡散層５上のフィール
ド酸化膜７に開口される。ここで、４ａ。
４ ｂ’はそれぞれトレンチ分離溝４ユのシリコン酸化
壁膜および多結晶シリコン充填層、また、４ｃは多結晶
シリコン充填層４ ’ｂを基板電位に設定するＰ＋瞳送
込層ある。
壁膜および多結晶シリコン充填層、また、４ｃは多結晶
シリコン充填層４ ’ｂを基板電位に設定するＰ＋瞳送
込層ある。
しかしながら、この従来の半導体集積回路装置は、基板
電位引出開口部が必要とするＰ型拡散層を素子領域と同
じようにトレンチ溝を介し他の領域と分離するように独
立に形成しているので、チップ・サイズが大型となり、
また素子の微細化を難かしくし集積度の向上を阻害する
。
電位引出開口部が必要とするＰ型拡散層を素子領域と同
じようにトレンチ溝を介し他の領域と分離するように独
立に形成しているので、チップ・サイズが大型となり、
また素子の微細化を難かしくし集積度の向上を阻害する
。
本発明の目的は、上記の情況に鑑み、基板電位引出開口
部の形成によりｉ積度の向上を阻害されることなきトレ
ンチ分離溝構造の半導体集積回路装置を提供することで
ある。
部の形成によりｉ積度の向上を阻害されることなきトレ
ンチ分離溝構造の半導体集積回路装置を提供することで
ある。
本発明によれば、半導体集積回路装置は、−導電型のシ
リコン基板と、前記シリコン基板上に形成される素子領
域と、底部に一導電型の高濃度埋込層を備え前記素子領
域を取囲むように形成されるトレンチ分Ｒ１１４と、前
記トレンチ分離溝の清白を埋める導電性の多結晶シリコ
ン充填膜上に形成される基板電位引出開口部とを含む。
リコン基板と、前記シリコン基板上に形成される素子領
域と、底部に一導電型の高濃度埋込層を備え前記素子領
域を取囲むように形成されるトレンチ分Ｒ１１４と、前
記トレンチ分離溝の清白を埋める導電性の多結晶シリコ
ン充填膜上に形成される基板電位引出開口部とを含む。
本発明の構造はその製造工程を明らかにすることによっ
て容易に理解し得る。
て容易に理解し得る。
以下図面を参照して本発明の詳細な説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例の構造を明ら
かにする製造工程図である。本実施例の半導体集積回路
装置の構造は、第１図（ａ）に示す如くＰ型シリコン基
板１上に砒素（Ａｓ）原子を拡散法により添加しＮ＋埋
込層２を形成した後エピタキシャル成長法によりＮ型エ
ピタキシャル３を膜厚１μｍに形成する通常工程からそ
の製造が始まる。ついで、このＮ型エピタキシャル層３
の表面には５００人膜厚のシリコン酸化膜７′が形成さ
れ、つづいてシリコン窒化膜８およびシリコン酸化膜９
がＣＶＤ法によりそれぞれ１００人〜２００．入および
３０００人膜厚に堆積され、更にレジスト塗布膜１０が
バターニングされトレンチ分離溝４−を形成すべき部分
が選択的に開口される、ここで第１図（ｂ）に示すよう
にレジスト塗布膜１０の開口部を選択的にリアクティブ
・イオン・工゛ツチング（ＲＩＥ）法により蝕刻しＰ型
シリコン基板１に達する深さ３〜５μｍのトレンチ分離
溝渠の縦溝を掘る。その後、レジスト塗布膜１０を除去
し熱酸化して溝部内の露出したシリコン基板面をシリコ
ン酸化膜に変換し、更にこの酸化膜を膜厚３０００人と
なるようにリアクティブ・イオン・エツチング（ＲＩＥ
）すると、シリコン窒化膜８上および溝底部の酸化膜が
除去され溝側壁にのみシリコン酸化壁膜４ａが残る。つ
ぎにＰ型不純物原子を添加した多結晶シリコン膜１１を
ＣＶＤ法により基板上に１μｍ〜２μｍの膜厚に平坦に
堆積する。ついで第１図（Ｃ）に示す如くこの多結晶シ
リコンＩＩ！１１はシリコン酸化膜７′が露出するまで
エッチバックされ、更に熱酸化される。この２つの工程
によって縦溝内には多結晶シリコン充填膜４ｂが形成さ
れると共にその膜上を含む基板全面はシリコン酸化膜１
２によって被覆される。このとき多結晶シリコン膜１１
中のＰ型不純物原子がＰ型シリコン基板１内へ拡散され
高濃度のＰ＋埋込層４Ｃが同時に形成される。つぎにこ
の酸化膜１２を除去して熱酸化を行い新たにシリコン基
板上にフィールド酸化膜７を２０００人厚に形成し、第
１図（ｄ）に示すように写真蝕刻法により溝上部の酸化
膜を選択的に開口して多結晶シリコン充填膜４ｂ上を露
出させこの表面に基板電位引出開口部６が設けられる。
かにする製造工程図である。本実施例の半導体集積回路
装置の構造は、第１図（ａ）に示す如くＰ型シリコン基
板１上に砒素（Ａｓ）原子を拡散法により添加しＮ＋埋
込層２を形成した後エピタキシャル成長法によりＮ型エ
ピタキシャル３を膜厚１μｍに形成する通常工程からそ
の製造が始まる。ついで、このＮ型エピタキシャル層３
の表面には５００人膜厚のシリコン酸化膜７′が形成さ
れ、つづいてシリコン窒化膜８およびシリコン酸化膜９
がＣＶＤ法によりそれぞれ１００人〜２００．入および
３０００人膜厚に堆積され、更にレジスト塗布膜１０が
バターニングされトレンチ分離溝４−を形成すべき部分
が選択的に開口される、ここで第１図（ｂ）に示すよう
にレジスト塗布膜１０の開口部を選択的にリアクティブ
・イオン・工゛ツチング（ＲＩＥ）法により蝕刻しＰ型
シリコン基板１に達する深さ３〜５μｍのトレンチ分離
溝渠の縦溝を掘る。その後、レジスト塗布膜１０を除去
し熱酸化して溝部内の露出したシリコン基板面をシリコ
ン酸化膜に変換し、更にこの酸化膜を膜厚３０００人と
なるようにリアクティブ・イオン・エツチング（ＲＩＥ
）すると、シリコン窒化膜８上および溝底部の酸化膜が
除去され溝側壁にのみシリコン酸化壁膜４ａが残る。つ
ぎにＰ型不純物原子を添加した多結晶シリコン膜１１を
ＣＶＤ法により基板上に１μｍ〜２μｍの膜厚に平坦に
堆積する。ついで第１図（Ｃ）に示す如くこの多結晶シ
リコンＩＩ！１１はシリコン酸化膜７′が露出するまで
エッチバックされ、更に熱酸化される。この２つの工程
によって縦溝内には多結晶シリコン充填膜４ｂが形成さ
れると共にその膜上を含む基板全面はシリコン酸化膜１
２によって被覆される。このとき多結晶シリコン膜１１
中のＰ型不純物原子がＰ型シリコン基板１内へ拡散され
高濃度のＰ＋埋込層４Ｃが同時に形成される。つぎにこ
の酸化膜１２を除去して熱酸化を行い新たにシリコン基
板上にフィールド酸化膜７を２０００人厚に形成し、第
１図（ｄ）に示すように写真蝕刻法により溝上部の酸化
膜を選択的に開口して多結晶シリコン充填膜４ｂ上を露
出させこの表面に基板電位引出開口部６が設けられる。
すなわち、本実施例によれば基板電位引出開口部６は素
子領域を取囲むトレンチ溝４−の多結晶シリコン充填膜
４ｂ上に形成される。従って、第３図の従来の如くＰ型
拡散層５を特に設けな゛くとも多結晶シリコン充填膜４
ｂがその機能を兼用するので素子の微細化が達成される
。
子領域を取囲むトレンチ溝４−の多結晶シリコン充填膜
４ｂ上に形成される。従って、第３図の従来の如くＰ型
拡散層５を特に設けな゛くとも多結晶シリコン充填膜４
ｂがその機能を兼用するので素子の微細化が達成される
。
第２図（ａ＞〜（ｄ）は本発明の他の実施例の構造を明
らかにする製造工程図で、第１図とは符号を全て共通化
して表わされている。
らかにする製造工程図で、第１図とは符号を全て共通化
して表わされている。
本実施例によれば、半導体集積回路装置は極めて平坦な
基板電位引出開口部を形成する。この製造方法はつぎの
通りである。前実施例同様、Ｐ型シリコン基板１にトレ
ンチ分離溝上を選択的に設けた後多結晶シリコン膜１１
が基板全面に堆積される。°〔第２図（ａ＞参照〕、つ
いで、この多結晶シリコン膜１１はシリコン窒化膜８上
に膜厚５００〜１０００人だけ残るようにエツチングさ
れ、更にトレンチ分離溝上の一部を覆うようにレジスト
塗布膜１０がバターニング形成される。
基板電位引出開口部を形成する。この製造方法はつぎの
通りである。前実施例同様、Ｐ型シリコン基板１にトレ
ンチ分離溝上を選択的に設けた後多結晶シリコン膜１１
が基板全面に堆積される。°〔第２図（ａ＞参照〕、つ
いで、この多結晶シリコン膜１１はシリコン窒化膜８上
に膜厚５００〜１０００人だけ残るようにエツチングさ
れ、更にトレンチ分離溝上の一部を覆うようにレジスト
塗布膜１０がバターニング形成される。
〔第２図（ｂ）参照〕。ここで多結晶シリコン膜１１を
下地のシリコン窒化膜８が露出するまでエッチバックし
、更に熱酸化工程を行ないレジスト塗布膜１０の直下お
よびトレンチ−分離溝上の上部に残った多結晶シリコン
膜１１をそれぞれシリコン酸化膜１３および１４に変換
する。〔第２図（Ｃ）参照〕。ひきつづきシリコン酸化
膜１４を除去すれば第２図（ｄ）に示す如く極めて平坦
な基板電位引出開孔部６を設けることができる。この実
施例は前実施例で見たような深い段差を持たないので引
出金属電極に段切れ等を発生せしめない利点がある。
下地のシリコン窒化膜８が露出するまでエッチバックし
、更に熱酸化工程を行ないレジスト塗布膜１０の直下お
よびトレンチ−分離溝上の上部に残った多結晶シリコン
膜１１をそれぞれシリコン酸化膜１３および１４に変換
する。〔第２図（Ｃ）参照〕。ひきつづきシリコン酸化
膜１４を除去すれば第２図（ｄ）に示す如く極めて平坦
な基板電位引出開孔部６を設けることができる。この実
施例は前実施例で見たような深い段差を持たないので引
出金属電極に段切れ等を発生せしめない利点がある。
以上詳細に説明したように、本発明によれば、トレンチ
分離溝の多結晶シリコン充填膜がそのまま基板電位引出
開口部直下の高濃度不純物領域に兼用されているので、
素子の微細化が可能となり集積度の向上に顕著なる効果
を奏し得る。
分離溝の多結晶シリコン充填膜がそのまま基板電位引出
開口部直下の高濃度不純物領域に兼用されているので、
素子の微細化が可能となり集積度の向上に顕著なる効果
を奏し得る。
第１図（ａ）〜（ｄ）は本発明の一実施例の構造を明ら
かにする製造工程図、第２図（ａ）〜（ｄ）は本発明の
他の実施例の構造を明らかにする製造工程図、第３図は
従来のトレンチ分離溝を備えた半導体集積回路装置の断
面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ＋埋込層、３・
・・。 Ｎ型エピタキシャル層、４−・・・トレンチ分離溝、４
ａ・・・シリコン酸化壁膜、４ｂ・・・多結晶シリコン
充填膜、４Ｃ・・・Ｐ＋埋込層、６・・・基板電位引出
開口部、７・・・フィールド酸化膜、８・・・シリコン
窒化膜、７’ 、９，１２，１３．１４・・・シリコン
酸化膜、１０・・・レジスト塗布膜、１１・・・多結晶
シリコン膜。 代理人 弁理士 内 原 町、な７゛Ｊ。 ゝ・ ＝ （１，、） 呵 １ 図 （Ｃ，） （ａイノ ′￥Ｊ ｉ 図
かにする製造工程図、第２図（ａ）〜（ｄ）は本発明の
他の実施例の構造を明らかにする製造工程図、第３図は
従来のトレンチ分離溝を備えた半導体集積回路装置の断
面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ＋埋込層、３・
・・。 Ｎ型エピタキシャル層、４−・・・トレンチ分離溝、４
ａ・・・シリコン酸化壁膜、４ｂ・・・多結晶シリコン
充填膜、４Ｃ・・・Ｐ＋埋込層、６・・・基板電位引出
開口部、７・・・フィールド酸化膜、８・・・シリコン
窒化膜、７’ 、９，１２，１３．１４・・・シリコン
酸化膜、１０・・・レジスト塗布膜、１１・・・多結晶
シリコン膜。 代理人 弁理士 内 原 町、な７゛Ｊ。 ゝ・ ＝ （１，、） 呵 １ 図 （Ｃ，） （ａイノ ′￥Ｊ ｉ 図
Claims (1)
- 一導電型のシリコン基板と、前記シリコン基板上に形成
される素子領域と、底部に一導電型の高濃度埋込層を備
え前記素子領域を取囲むように形成されるトレンチ分離
溝と、前記トレンチ分離溝の溝内を埋める導電性の多結
晶シリコン充填膜上に形成される基板電位引出開口部と
を含むことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111914A JP2604745B2 (ja) | 1987-05-08 | 1987-05-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111914A JP2604745B2 (ja) | 1987-05-08 | 1987-05-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63276263A true JPS63276263A (ja) | 1988-11-14 |
| JP2604745B2 JP2604745B2 (ja) | 1997-04-30 |
Family
ID=14573281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62111914A Expired - Lifetime JP2604745B2 (ja) | 1987-05-08 | 1987-05-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2604745B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5105253A (en) * | 1988-12-28 | 1992-04-14 | Synergy Semiconductor Corporation | Structure for a substrate tap in a bipolar structure |
| JP2004336008A (ja) * | 2003-04-16 | 2004-11-25 | Fuji Electric Holdings Co Ltd | 逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法 |
| JP2007194259A (ja) * | 2006-01-17 | 2007-08-02 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2010219540A (ja) * | 2002-07-22 | 2010-09-30 | Infineon Technologies Ag | トレンチ絶縁部を有する半導体素子およびその製造方法 |
| JP2018207061A (ja) * | 2017-06-09 | 2018-12-27 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143843A (en) * | 1981-01-27 | 1982-09-06 | Thomson Csf | Transistor structure and method of producing same |
-
1987
- 1987-05-08 JP JP62111914A patent/JP2604745B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143843A (en) * | 1981-01-27 | 1982-09-06 | Thomson Csf | Transistor structure and method of producing same |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5105253A (en) * | 1988-12-28 | 1992-04-14 | Synergy Semiconductor Corporation | Structure for a substrate tap in a bipolar structure |
| JP2010219540A (ja) * | 2002-07-22 | 2010-09-30 | Infineon Technologies Ag | トレンチ絶縁部を有する半導体素子およびその製造方法 |
| US8552524B2 (en) | 2002-07-22 | 2013-10-08 | Infineon Technologies Ag | Semiconductor component with trench insulation and corresponding production method |
| US8691660B2 (en) | 2002-07-22 | 2014-04-08 | Infineon Technologies Ag | Semiconductor component with trench isolation and corresponding production method |
| JP2004336008A (ja) * | 2003-04-16 | 2004-11-25 | Fuji Electric Holdings Co Ltd | 逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法 |
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| JP2018207061A (ja) * | 2017-06-09 | 2018-12-27 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2604745B2 (ja) | 1997-04-30 |
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