JPH0628280B2 - Method for manufacturing semiconductor integrated circuit device - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体集積回路装置の製造方法に係り、特に
素子分離に関するものである。The present invention relates to a method for manufacturing a semiconductor integrated circuit device, and more particularly to element isolation.

（従来の技術） バイポーラ型半導体集積回路装置の素子分離は、古くは
ＰＮ接合分離法によっていたが、素子が微細化され、集
積度が増大するにつれ、分離領域の面積を削除する必要
が生じ、シリコン基板の選択酸化による厚いシリコン酸
化膜を利用した酸化膜分離法（いわゆるアイソプレー
ナ）に移行していった。(Prior Art) Element isolation of a bipolar semiconductor integrated circuit device has been performed by a PN junction isolation method in the past, but as elements are miniaturized and the degree of integration increases, it becomes necessary to eliminate the area of an isolation region. We moved to an oxide film separation method (so-called isoplanar) using a thick silicon oxide film by selective oxidation of a silicon substrate.

酸化膜分離法は、ＰＮ接合分離法に比べて著しく分離領
域を減少させるのみならず、素子形成領域以外のすべて
の領域（以下フイールド領域と呼ぶ）を厚い酸化膜に変
換するため、配線−基板間の浮遊容量が減少し、高速化
にも寄与する効果的な方法であった。The oxide film isolation method not only significantly reduces the isolation region as compared with the PN junction isolation method, but also converts all regions other than the element formation region (hereinafter referred to as field regions) into a thick oxide film. It was an effective method that contributed to the speedup by reducing the stray capacitance between them.

酸化膜分離法は、素子形成領域を、薄いシリコン酸化膜
上にシリコン窒化膜を積層した２層よりなる耐酸化性マ
スクで覆い、厚い酸化膜を形成する領域に、酸化による
体積の増大を補正するための溝を形成した後、熱酸化
し、素子形成領域と分離領域をほぼ平坦面とする方法で
ある。In the oxide film separation method, the element formation region is covered with an oxidation resistant mask consisting of two layers of a silicon nitride film laminated on a thin silicon oxide film, and an increase in volume due to oxidation is corrected in the region where a thick oxide film is formed. This is a method in which a groove for forming is formed and then thermally oxidized to make the element forming region and the isolation region substantially flat.

したがって、溝の側面方法にも酸化が進み、分離領域の
幅は、写真食刻によって規定される幅よりも必らず太く
なり、約１０μｍ程度が限界となる。Therefore, the side surface of the groove is also oxidized, and the width of the isolation region is inevitably thicker than the width defined by photolithography, and the limit is about 10 μm.

さらに、素子形成領域のシリコン基板と耐酸化性マスク
層との間には、分離領域からくさび状に張り出した酸化
膜、すなわち、バーズ・ビークが形成されることおよび
素子形成領域の周囲での酸化膜の盛り上り、すなわち、
バーズ・ベッドが形成され、完全な平坦表面が得られな
いという欠点があった。Further, between the silicon substrate in the element formation region and the oxidation resistant mask layer, an oxide film protruding in a wedge shape from the isolation region, that is, a bird's beak is formed and oxidation around the element formation region is formed. The rise of the membrane, ie
The drawback was that bird's beds were formed and a perfectly flat surface was not obtained.

一方、素子の微細化はさらに進み、高集積のためには更
に分離領域の面積を縮小する必要が生じた。On the other hand, further miniaturization of the device has progressed, and it has been necessary to further reduce the area of the isolation region for high integration.

最近になって、基板面に対して垂直に膜をエツチングす
る異方性エツチング技術である反応性イオンエツチ（以
下RIEと呼ぶ）が実用化され、酸化膜分離法に替わる新
たな素子分離法が開発されつつある。Recently, reactive ion etching (hereinafter referred to as RIE), which is an anisotropic etching technology for etching a film perpendicularly to the substrate surface, has been put to practical use, and a new device isolation method has been developed to replace the oxide film isolation method. Is being done.

これまでに提案された種々の新分離技術を大別すると、
以下の二つに分類される。The various new separation technologies proposed so far can be roughly classified as follows.
It is classified into the following two categories.

その一つは、RIEによって深い溝を掘り、二酸化シリコ
ンや多結晶シリコンなどによって埋め戻して平坦化する
方法（以下溝堀り法と呼ぶ）であり、もう一つは、素子
領域の表面のみならず、溝の側壁も耐酸化性マスク層で
被覆し、横方向酸化による分離領域幅の増大とバーズ・
ビーク、バーズ・ヘツドの形成を防止する方法（以下改
良型選択酸化法と呼ぶ）である。One is a method of digging deep trenches by RIE and backfilling with silicon dioxide or polycrystal silicon (hereinafter referred to as a trench digging method), and the other is if only the surface of the element region is used. In addition, the sidewalls of the trench are covered with an oxidation resistant masking layer to increase the width of the isolation region due to lateral oxidation, and
This is a method for preventing the formation of beaks and bird's heads (hereinafter referred to as an improved selective oxidation method).

（発明が解決しようとする問題点） 溝堀り法は、溝の形成後、二酸化シリコンなどの絶縁物
の溝内壁に形成した後、多結晶シリコンなどを厚く堆積
し、エツチバツクして平坦化するものであり、バイポー
ラ型集積回路装置に適用する場合には、基板全面に形成
した埋込拡散層を貫く深い溝を形成して埋込拡散用のマ
スクを省略できる利点があるが、素子間分離用の幅の狭
い溝と幅の広いフイールド領域の溝とを同時に平坦化す
ることが困難である。(Problems to be Solved by the Invention) In the groove digging method, after forming a groove, an insulator such as silicon dioxide is formed on the inner wall of the groove, and then polycrystalline silicon or the like is deposited thickly and flattened by etching. However, when applied to a bipolar integrated circuit device, there is an advantage that a deep diffusion groove formed on the entire surface of the substrate can be formed to omit a mask for embedded diffusion. It is difficult to simultaneously flatten the narrow trench and the wide field region trench.

このため、平坦化用のマスクが必要となり、厳しい合わ
せ精度が要求され、さらに工程も複雑化するという欠点
があった。Therefore, a mask for flattening is required, strict alignment accuracy is required, and the process is complicated.

一方、改良型選択酸化法は分離幅によらず平坦化が可能
であり、工程も比較的簡単であるが、埋込拡散層を貫く
分離は実用的には不可能であるため、埋込拡散用マスク
を必要とし、分離領域が狭くなるほど埋込拡散と分離の
マスク合わせ精度が厳しくなるので、溝堀り法ほど分離
領域幅を狭められない。On the other hand, the improved selective oxidation method enables flattening regardless of the separation width and the process is relatively simple, but since separation through the buried diffusion layer is practically impossible, the buried diffusion A mask for use is required, and as the isolation region becomes narrower, the mask alignment accuracy of the buried diffusion and the isolation becomes stricter.

また、選択酸化膜直下に設けるチヤンネルストツプ用の
Ｐ⁺層がＮ⁺層埋込層と接触するため、寄生容量が溝堀り
法に比べて大きいという欠点がある。Further, since the P ⁺ layer for the channel stopper provided directly below the selective oxide film contacts the N ⁺ buried layer, the parasitic capacitance is larger than that of the trenching method.

さらに、横方向酸化が少ないため、チャンネルストツプ
用Ｐ⁺層が拡散により分離酸化膜の外側に広がり、リー
クや耐圧低下の原因となるおそれがある。Further, since the lateral oxidation is small, the P ⁺ layer for channel stopper may spread to the outside of the isolation oxide film by diffusion, which may cause a leak or a decrease in withstand voltage.

この発明は上記の点に鑑みなされたもので、マスクを必
要としない簡単なプロセスにより、溝堀り法と選択酸化
法の利点を活かして分離構造を形成できる半導体集積回
路装置の製造方法を提供することを目的とする。The present invention has been made in view of the above points, and provides a method for manufacturing a semiconductor integrated circuit device capable of forming an isolation structure by utilizing the advantages of the trenching method and the selective oxidation method by a simple process that does not require a mask. The purpose is to do.

（問題点を解決するための手段） この発明の半導体集積回路装置の製造方法では、半導体
基体の一主面に耐酸化性の第１の膜を形成した後、この
第１の膜上の一部に、第１領域において第１の厚さを有
し、第２領域において第１の厚さとは異なる第２の厚さ
を有する第２の膜を形成し、この第２の膜をマスクとし
て、半導体基体をエッチングして第１の溝を形成し、こ
の第１の溝の側壁上に耐酸化性の第３の膜を形成し、第
１および第３の膜をマスクとして、半導体基体を酸化
し、第１の溝内に半導体酸化物からなる第４の膜を形成
し、第２の膜の厚さの差を利用して、第１の膜を第２領
域のみに残存させ、この残存した第１の膜および第４の
膜をマスクとして、半導体基体を酸化し、第２領域に半
導体酸化物からなる第５の膜を形成し、残存した第１の
膜を除去後、第４の膜および第５の膜をマスクとして、
半導体基体に第２の溝を形成し、この第２の溝を埋め込
み材料で埋め戻すものである。(Means for Solving the Problems) In the method for manufacturing a semiconductor integrated circuit device according to the present invention, after the oxidation-resistant first film is formed on one main surface of the semiconductor substrate, the first film on the first film is formed. Forming a second film having a first thickness in the first region and a second thickness different from the first thickness in the second region, and using the second film as a mask The semiconductor substrate is etched to form a first groove, an oxidation-resistant third film is formed on the sidewall of the first groove, and the semiconductor substrate is formed using the first and third films as a mask. By oxidizing, a fourth film made of a semiconductor oxide is formed in the first groove, and the thickness of the second film is utilized to leave the first film in only the second region. Using the remaining first film and fourth film as a mask, the semiconductor substrate is oxidized to form a fifth film made of a semiconductor oxide in the second region, and the remaining After removing the existing first film, using the fourth film and the fifth film as a mask,
A second groove is formed in the semiconductor substrate, and the second groove is backfilled with a filling material.

（作 用） このようにすると、素子成形領域，幅が狭く深い素子分
離領域および厚い酸化膜（第４の膜）よりなる幅の広い
フイールド領域の三者を、必要な領域に、自己整合的に
形成することができる。また、上記三者を同時に平坦化
することも可能となる。(Operation) In this way, the device molding region, the narrow and deep device isolation region, and the wide field region consisting of the thick oxide film (fourth film) are self-aligned to the necessary region. Can be formed. Further, it becomes possible to flatten the three members at the same time.

（実施例） 以下、この発明の半導体集積回路装置の製造方法の実施
例について図面に基づき説明する。第１図(a)〜(o)は第
１の実施例の工程説明図である。(Embodiment) An embodiment of a method for manufacturing a semiconductor integrated circuit device of the present invention will be described below with reference to the drawings. FIGS. 1 (a) to 1 (o) are process diagrams of the first embodiment.

この図示の実施例は、この発明をバイポーラ型半導体集
積回路装置に適用したものであるが、この発明の適用範
囲はこれに限るものではなく、MOS 型、その他の半導体
集積回路装置に適用することも可能である。Although the present embodiment is applied to a bipolar type semiconductor integrated circuit device in the illustrated embodiment, the scope of application of the present invention is not limited to this, and it is applicable to MOS type and other semiconductor integrated circuit devices. Is also possible.

まず、第１図(a)は、Ｐ型シリコン基板１の全面に厚み
１〜２μのＮ⁺型埋込拡散層２を形成し、その上に１〜
２μ厚のＮ^-型エピタキシヤル層３を形成し、さらに２
００〜５００Å厚の第１の緩衝用酸化膜４，第１の膜と
しての１０００〜２０００Å厚の第１の窒化膜（窒化シ
リコン膜）５，第６の膜としての２０００〜４０００Å
厚の多結晶シリコン膜６，第７の膜としての１０００〜
２０００Å厚の第２の窒化膜（窒化シリコン膜）７，第
８の膜としての１０００〜２０００Å厚のCVD酸化膜８
を順次堆積したものである。なお、埋込拡散層２を有す
るシリコン基板１とエピタキシヤル層３によりシリコン
基体（半導体基体）が構成される。First, in FIG. 1 (a), an N ⁺ type buried diffusion layer 2 having a thickness of 1 to 2 μ is formed on the entire surface of a P type silicon substrate 1, and 1 to 2 are formed on the N ⁺ type buried diffusion layer 2.
2 μm thick N ⁻ type epitaxial layer 3 is formed, and further 2
First buffer oxide film having a thickness of 0 to 500Å 4, first nitride film (silicon nitride film) having a thickness of 1000 to 2000Å as a first film 5, 2000 to 4000Å as a sixth film
Thick polycrystalline silicon film 6, 1000 as the seventh film
2000 Å-thick second nitride film (silicon nitride film) 7 and 1000-2000 Å-thick CVD oxide film 8 as the eighth film
Are sequentially deposited. A silicon substrate (semiconductor substrate) is composed of the silicon substrate 1 having the buried diffusion layer 2 and the epitaxial layer 3.

次に、第１図(b)に示すように、通常の写真食刻法によ
り、レジスト層９及び９′をマスクとしてCVD酸化膜８
および第２の窒化膜７に開口部１０を形成し、更にその
開口部１０の多結晶シリコン膜６を途中まで（１０００
〜２０００Å）エツチング除去する。これにより、多結
晶シリコン膜６は、膜厚の異なる２つの領域を有するこ
とになる。なお、ここで、レジスト９によりマスクされ
た領域は幅の狭い素子分離領域を形成すべき領域であ
り、レジスト層９′によりマスクされた領域は幅の広い
フイールド領域を形成すべき領域とする。Next, as shown in FIG. 1 (b), the CVD oxide film 8 is formed by the ordinary photolithography method using the resist layers 9 and 9'as masks.
And an opening 10 is formed in the second nitride film 7, and the polycrystalline silicon film 6 in the opening 10 is partially (1000
~ 2000Å) Etching removal. As a result, the polycrystalline silicon film 6 has two regions having different film thicknesses. Here, the region masked by the resist 9 is a region where a narrow element isolation region is to be formed, and the region masked by the resist layer 9'is a region where a wide field region is to be formed.

その後、第１図(c)に示すように、、同じくレジスト層
９及び９′をマスクとして、CVD酸化膜８の側壁に対し
て等方性エツチングにより、適当な量（１〜２μ）のサ
イドエツチングを行なう。この際のサイドエツチング量
は、幅の狭い素子分離領域において、第２の窒化膜７上
のCVD酸化膜８が少なくとも完全に除去されるまでエツ
チングを行なうものとする。Then, as shown in FIG. 1 (c), an appropriate amount of side walls (1 to 2 μ) is formed by isotropic etching with respect to the side wall of the CVD oxide film 8 using the resist layers 9 and 9'as a mask. Etching. The side etching amount at this time is such that etching is performed until the CVD oxide film 8 on the second nitride film 7 is at least completely removed in the narrow element isolation region.

続いて、レジスト層９及び９′を除去した後、第１図
(d)に示すように、CVD酸化膜８をマスクとして、露出し
ている第２の酸化膜７をエツチング除去する。これによ
り、第２の窒化膜７は、多結晶シリコン膜６の前記フイ
ールド領域における膜厚の厚い部分の選択された表面上
にのみ残る。Then, after removing the resist layers 9 and 9 ', FIG.
As shown in (d), the exposed second oxide film 7 is removed by etching using the CVD oxide film 8 as a mask. As a result, the second nitride film 7 remains only on the selected surface of the thick portion of the polycrystalline silicon film 6 in the field region.

次に、CVD酸化膜８を除去した後、第１図(e)に示すよう
に第２の窒化膜７をマスクとして、露出している多結晶
シリコン膜６を酸化し、膜厚の異なる熱酸化膜１１及び
１２（第２の膜）に変換する。Next, after removing the CVD oxide film 8, the exposed polycrystalline silicon film 6 is oxidized by using the second nitride film 7 as a mask as shown in FIG. Converted to oxide films 11 and 12 (second film).

その後、熱酸化膜１１１と１２をマスクとして、フイー
ルド領域となるべき領域上の第２の窒化膜７，多結晶シ
リコン膜６，第１の窒化膜５並びに第１の緩衝用酸化膜
４を選択的に除去し、更に第１図(f)に示すように同領
域のエピタキシヤル層３に適当な深さ（０．５〜１μ）
の溝１３（第１の溝）を形成する。Then, using the thermal oxide films 111 and 12 as masks, the second nitride film 7, the polycrystalline silicon film 6, the first nitride film 5 and the first buffer oxide film 4 on the region to be the field region are selected. Of the epitaxial layer 3 in the same region as shown in FIG. 1 (f).
The groove 13 (first groove) is formed.

次に、全面に第３の窒化膜を５００〜１０００Å厚に形
成した後、第１図(g)に示すように、RIE法を用いて溝１
３の側壁にのみ第３の窒化膜１４（第３の膜）を残存形
成する。この時、必要があれば、溝１３の内壁に第２の
緩衝用酸化膜を設けてもよい。Next, after forming a third nitride film on the entire surface to a thickness of 500 to 1000 Å, as shown in FIG. 1 (g), the groove 1 is formed by using the RIE method.
The third nitride film 14 (third film) is left and formed only on the side wall of No. 3. At this time, if necessary, a second buffer oxide film may be provided on the inner wall of the groove 13.

続いて、第１図(h)に示すように、第１の窒化膜５及び
第３の窒化膜１４をマスクとして、フイールド領域とな
るべき溝部のエピタキシヤル層３を１〜２μの厚いシリ
コン酸化膜１５（第４の膜）に変換して体積の増大によ
り表面を概ね平坦化する。Then, as shown in FIG. 1 (h), the epitaxial layer 3 of the groove portion to be the field region is thickly oxidized with a thickness of 1 to 2 μm using the first nitride film 5 and the third nitride film 14 as a mask. The film is converted to the film 15 (fourth film) and the volume is increased to flatten the surface.

次に、第１図(i)に示すように、熱酸化膜１１と１２の
膜厚差を利用して熱酸化膜１１のみ除去し、熱酸化膜１
２を残存させる。Next, as shown in FIG. 1 (i), only the thermal oxide film 11 is removed by utilizing the film thickness difference between the thermal oxide films 11 and 12.
2 is left.

その後、第１図(j)に示すように、露出している第１の
窒化膜５及び第３の窒化膜１４を除去し、第１の窒化膜
５に開口部１６を形成する。これにより、先に熱酸化膜
１１が形成されていた領域のエピタキシヤル層３（正確
には第１の緩衝用酸化膜４）が露出する。Thereafter, as shown in FIG. 1 (j), the exposed first nitride film 5 and third nitride film 14 are removed, and an opening 16 is formed in the first nitride film 5. As a result, the epitaxial layer 3 (more precisely, the first buffer oxide film 4) in the region where the thermal oxide film 11 was previously formed is exposed.

続いて、熱酸化膜１２を除去した後、第１図(k)に示す
ように、第１の窒化膜５をマスクとして、開口部１６の
（前記露出部の）エピタキシヤル層３を酸化し、３００
０〜５０００Å厚の熱酸化膜１７（第５の膜）を形成す
る。Then, after removing the thermal oxide film 12, as shown in FIG. 1 (k), the first nitride film 5 is used as a mask to oxidize the epitaxial layer 3 (in the exposed part) of the opening 16. , 300
A thermal oxide film 17 (fifth film) having a thickness of 0 to 5000Å is formed.

その後、第１の窒化膜５を除去した後、酸化膜１５と１
７をマスクとして、第１図(l)に示すように、シリコン
基体表面に対して垂直にエピタキシヤル層３および埋込
拡散層２を貫通してＰ^-型シリコン基板１に達する４〜
６μ幅の溝１８（第２の溝）を形成する。ここで、必要
があれば、溝１８の底部に自己整合によりチヤンネルス
トツプ用のボロンイオンを注入し、Ｐ⁺型層を形成して
おく。Then, after removing the first nitride film 5, the oxide films 15 and 1 are removed.
With the mask 7 as a mask, as shown in FIG. 1 (l), the epitaxial layer 3 and the buried diffusion layer 2 are penetrated perpendicularly to the surface of the silicon substrate to reach the P ⁻ -type silicon substrate 1.
A 6 μ wide groove 18 (second groove) is formed. Here, if necessary, boron ions for channel stop are implanted into the bottom of the groove 18 by self-alignment to form a P ⁺ -type layer.

次に、第１図(m)に示すように、溝１８の内壁に５００
〜１０００Å厚の熱酸化膜１９を形成した後、全表面に
第４の窒化膜２０を５００〜1000Å堆積し、更に埋込み
材料としての多結晶シリコン２１を厚く（４〜６μ）全
面に堆積して溝１８を埋める。Next, as shown in FIG. 1 (m), 500
After forming the thermal oxide film 19 having a thickness of up to 1000 Å, a fourth nitride film 20 is deposited on the entire surface by 500 to 1000 Å, and further, polycrystalline silicon 21 as an embedding material is thickly deposited (4 to 6 μ) on the entire surface. Fill the groove 18.

続いて、第１図(n)に示すように、公知の方法により、
多結晶シリコン２１をエツチバツクする。エツチバツク
の深さは、最終工程において、シリコン基体の素子形成
領域２３および素子分離領域が平坦となるような適当な
深さとする。Then, as shown in FIG. 1 (n), by a known method,
The polycrystalline silicon 21 is etched back. The etching depth is set to an appropriate depth so that the element forming region 23 and the element isolation region of the silicon base become flat in the final step.

その後、第４の窒化膜２０をマスクとして溝１８内の多
結晶シリコン２１の表面を第１図(o)に示すように酸化
膜２２に変換し、更に同図に示すように素子形成領域２
３上及びフイールド領域のシリコン酸化膜１５上の第４
の窒化膜２０及び熱酸化膜１７を除去する。その後、素
子形成領域２３に素子を形成し、半導体集積回路装置と
する。Then, using the fourth nitride film 20 as a mask, the surface of the polycrystalline silicon 21 in the groove 18 is converted into an oxide film 22 as shown in FIG. 1 (o), and further, as shown in FIG.
4 on the silicon oxide film 15 in the field region and the field region
The nitride film 20 and the thermal oxide film 17 are removed. After that, an element is formed in the element formation region 23 to form a semiconductor integrated circuit device.

以上説明したように、第１の実施例では、素子形成領域
２３，素子形成領域周囲の幅が狭くかつ深い素子分離領
域（溝１８形成部）および厚い酸化膜１５よりなる幅の
広いフイールド領域の三領域を自己整合的に形成するこ
とができ、しかも、これら三領域を平坦化用マスクを使
用することなく同時に平坦化することが可能となる。し
たがって、マスクを使用する場合の厳しいマスク合わせ
精度から解放され、合わせ余裕をとる必要がなくなり、
一層の微細化が可能となる。この結果、マスク合わせ工
程を追加することなく、溝堀り法の利点と選択酸化法の
利点とを同時に活かすことができるようになる。即ち、
幅が狭くかつ深い分離用の溝１８を形成することによ
り、トランジスタ間の距離の縮小はもちろんのこと、埋
込拡散用のマスクを省略でき、更に、チヤンネルストツ
プ用のＰ⁺型層（必ずしも必要としない）とＮ⁺型埋込拡
散層２を完全に分離でき、かつ、素子形成領域２３に対
してＮ⁺型埋込拡散層２の横方向拡がりがないため素子
領域−基板間の寄生容量を極めて小さくできる。また、
選択酸化により広く均一なフイールド酸化膜領域が得ら
れるため、配線−基板間の静電容量も大幅に低減するこ
とができる。As described above, in the first embodiment, the element forming region 23, the element separating region (the groove 18 forming portion) having a narrow width around the element forming region and the deep field region including the thick oxide film 15 are formed. It is possible to form the three regions in a self-aligning manner, and it is possible to planarize the three regions at the same time without using a planarizing mask. Therefore, it is freed from the strict mask alignment accuracy when using a mask, and there is no need to secure alignment margin,
Further miniaturization is possible. As a result, the advantage of the trench digging method and the advantage of the selective oxidation method can be simultaneously utilized without adding a mask aligning step. That is,
By forming the trench 18 having a narrow width and a deep depth, not only the distance between the transistors can be reduced but also the mask for the buried diffusion can be omitted, and further, the P ⁺ -type layer for the channel stopper (not necessarily (Not required) and the N ⁺ -type buried diffusion layer 2 can be completely separated, and the N ⁺ -type buried diffusion layer 2 does not spread laterally with respect to the element forming region 23, so that it is parasitic between the element region and the substrate. The capacity can be made extremely small. Also,
Since a wide and uniform field oxide film region is obtained by the selective oxidation, the capacitance between the wiring and the substrate can be significantly reduced.

更に、フイールド酸化膜（酸化膜１５）形成後に素子分
離用の溝１８を形成するため、通常選択酸化法で問題と
なる素子形成領域側壁の欠陥が発生しやすい領域は溝堀
り工程で除去され、素子形成領域への欠陥の影響を回避
することができる利点も有している。Further, since the trench 18 for element isolation is formed after the field oxide film (oxide film 15) is formed, a region where a defect on the side wall of the element formation region, which is usually a problem in the selective oxidation method, is likely to occur is removed in the trenching step. It also has an advantage that the influence of defects on the element formation region can be avoided.

第１の実施例は、深い溝の埋込み材料として多結晶シリ
コンを利用したが、CVD酸化膜を利用することにより、
更に表面の完全な平坦化が可能となる。第２図(a)〜(b)
は、この発明の第２の実施例を示す工程断面図であり、
溝の埋込み材料としてCVD酸化膜を利用している。第２
図により第２の実施例を説明する。In the first embodiment, polycrystalline silicon was used as the material for filling the deep groove, but by using the CVD oxide film,
Furthermore, it becomes possible to completely flatten the surface. Figure 2 (a) ~ (b)
FIG. 4 is a process sectional view showing a second embodiment of the present invention,
A CVD oxide film is used as a trench filling material. Second
A second embodiment will be described with reference to the drawings.

第２の実施例では、第１図(l)までは第１の実施例と同
一工程である。In the second embodiment, the steps up to FIG. 1 (l) are the same as those in the first embodiment.

第１図(l)に引き続き、第２図(a)に示すように、溝１８
の内壁に熱酸化膜１９を形成した後、CVD酸化膜２４を
全面に厚く堆積させ、溝１８を完全に埋める。Following FIG. 1 (l), as shown in FIG. 2 (a), the groove 18
After the thermal oxide film 19 is formed on the inner wall of, the CVD oxide film 24 is thickly deposited on the entire surface to completely fill the groove 18.

続いて、第２図(b)に示すように、公知の方法により、C
VD酸化膜２４および熱酸化膜１７をエツチバツクし、素
子形成領域であるエピタキシヤル層３が露出した時点で
エツチングを停止する。その後、素子を形成し、半導体
集積回路装置とする。Then, as shown in FIG. 2 (b), C
The VD oxide film 24 and the thermal oxide film 17 are etched back, and etching is stopped when the epitaxial layer 3 which is the element formation region is exposed. After that, elements are formed to obtain a semiconductor integrated circuit device.

以上説明したように、第２の実施例では、素子分離領域
がすべてシリコン酸化膜で構成されるため、選択酸化工
程（第１図(h)）でわずかに生じるい選択酸化膜（シリ
コン酸化膜１５）上の表面段差も、CVD酸化膜２４によ
る埋込みおよびエツチバツクにより同時に完全に平坦化
することが可能となる。更に、素子形成の際、酸化膜分
離法の利点であるセルフアラインプロセスを積極的に採
用できる構造とすることができる。As described above, in the second embodiment, since the element isolation region is entirely composed of the silicon oxide film, the selective oxide film (silicon oxide film) slightly generated in the selective oxidation step (FIG. 1 (h)) is generated. 15) The upper surface step can also be completely planarized at the same time by burying with the CVD oxide film 24 and etching. Further, the self-alignment process, which is an advantage of the oxide film separation method, can be positively adopted when forming the element.

（発明の効果） 以上、実施例により詳細に説明したように、この発明の
方法によれば、素子形成領域，素子分離領域及びフイー
ルド領域の三領域を自己整合的に形成することができ、
厳しいマスク合わせ精度が不要となり、工程が簡単にな
る。また、フイールド酸化膜領域形成後、素子分離領域
を形成するため、エツチバツク工程において、フイール
ド領域を含めた分離領域全体を同時に平坦化することが
できる。しかも、本発明によれば、上記のようなマスク
を必要としない簡単なプロセスで、溝堀り法と選択酸化
法の両者の利点を充分に活かした結合を可能とし、寄生
容量を大幅に低減した微細で平坦な分離構造を得ること
ができる。(Effect of the Invention) As described above in detail with reference to the embodiments, according to the method of the present invention, the three regions of the element formation region, the element isolation region, and the field region can be formed in a self-aligned manner,
The need for strict mask alignment accuracy is eliminated and the process is simplified. Further, since the element isolation region is formed after the field oxide film region is formed, the entire isolation region including the field region can be planarized at the same time in the etching back process. Moreover, according to the present invention, a simple process that does not require a mask as described above enables a coupling that makes full use of the advantages of both the trenching method and the selective oxidation method, and the parasitic capacitance is significantly reduced. A fine and flat isolation structure can be obtained.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明の半導体集積回路装置の製造方法の第
１の実施例を説明するための工程断面図、第２図はこの
発明の方法の第２の実施例を説明するための工程断面図
である。 １……Ｐ^-型シリコン基板（半導体基体）、３……Ｎ^-型
エピタキシヤル層（半導体基体）、５……第１の窒化膜
（第１の膜）、６……多結晶シリコン膜（第６の膜）、
７……第２の窒化膜（第７の膜）、８……ＣＶＤ酸化膜
（第８の８）、１１，１２……熱酸化膜（第２の膜）、
１３……溝（第１の溝）、１４……第３の窒化膜（第３
の膜）、１５……シリコン酸化膜（第４の膜）、１７…
…熱酸化膜（第５の膜）、１８……溝（第２の溝）、２
１……多結晶シリコン（埋込み材料）、２４……CVD酸
化膜（埋込み材料）。FIG. 1 is a process sectional view for explaining a first embodiment of a method for manufacturing a semiconductor integrated circuit device of the present invention, and FIG. 2 is a process sectional view for explaining a second embodiment of the method of the present invention. It is a figure. 1 ... P ^- type silicon substrate (semiconductor substrate), 3 ... N ^- type epitaxial layer (semiconductor substrate), 5 ... First nitride film (first film), 6 ... Polycrystalline silicon film ( Sixth membrane),
7 ... Second nitride film (seventh film), 8 ... CVD oxide film (eighth eighth), 11, 12 ... Thermal oxide film (second film),
13 ... Groove (first groove), 14 ... Third nitride film (third groove)
Film), 15 ... Silicon oxide film (fourth film), 17 ...
... Thermal oxide film (fifth film), 18 ... Groove (second groove), 2
1 ... Polycrystalline silicon (embedding material), 24 ... CVD oxide film (embedding material).

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】半導体基体上の全面に耐酸化性の第１の膜
を形成する工程と、 この第１の膜上の一部に、第１領域において第１の厚さ
を有し、第２領域において前記第１の厚さとは異なる第
２の厚さを有する第２の膜を形成する工程と、 この第２の膜をマスクとして、前記半導体基体に第１の
溝を形成する工程と、 この第１の溝の側壁上に耐酸化性の第３の膜を形成する
工程と、 前記第１および第３の膜をマスクとして、前記半導体基
体を酸化し、前記第１の溝内に半導体酸化物からなる第
４の膜を形成する工程と、 前記第２の膜の厚さの差を利用して、前記第１の膜を前
記第１領域のみに残存させる工程と、 この残存した第１の膜および前記第４の膜をマスクとし
て、前記半導体基体を酸化し、前記第２領域に半導体酸
化物からなる第５の膜を形成する工程と、 前記残存した第１の膜を除去後、前記第４の膜および第
５の膜をマスクとして、前記半導体基体に第２の溝を形
成する工程と、 この第２の溝を埋め込み材料で埋め戻す工程とを有する
半導体集積回路装置の製造方法。1. A step of forming an oxidation-resistant first film on the entire surface of a semiconductor substrate, and a part of the first film having a first thickness in a first region, Forming a second film having a second thickness different from the first thickness in the two regions, and forming a first groove in the semiconductor substrate using the second film as a mask. A step of forming an oxidation resistant third film on the side wall of the first groove, and the step of oxidizing the semiconductor substrate using the first and third films as a mask to form a film in the first groove. A step of forming a fourth film made of a semiconductor oxide, a step of leaving the first film only in the first region by utilizing a difference in thickness of the second film, and the step of remaining A fifth layer formed by oxidizing the semiconductor substrate using the first film and the fourth film as a mask and forming a semiconductor oxide in the second region. A step of forming a film, a step of removing the remaining first film, and then forming a second groove in the semiconductor substrate using the fourth film and the fifth film as a mask, and And a step of backfilling the groove with a filling material. 【請求項２】前記第２の膜を形成する工程は、 前記第１の膜上全面に半導体材料から成る第６の膜、耐
酸化性の第７の膜、第８の膜およびレジスト層を順次形
成する工程と、 前記第２の領域にあるレジスト層を選択的に除去する工
程と、 この工程により残存したレジスト層をマスクとして、前
記第２領域の前記第８の膜、前記第７の膜および前記第
６の膜の表面部分を除去する工程と、 前記第８の膜を前記工程により露出した側面から等方的
にエッチングして、前記第１領域上の前記第８の膜を除
去する工程と、 この後、前記レジスト層を除去し、さらに前記第８の膜
をマスクとして前記第６の膜を酸化することにより前記
第２の膜とする工程とからなることを特徴とする特許請
求の範囲第１項記載の半導体集積回路装置の製造方法。2. The step of forming the second film comprises forming a sixth film made of a semiconductor material, an oxidation-resistant seventh film, an eighth film and a resist layer on the entire surface of the first film. A step of sequentially forming, a step of selectively removing the resist layer in the second region, and a step of using the resist layer remaining in this step as a mask, the eighth film in the second region, the seventh film Removing the film and the surface portion of the sixth film, and removing the eighth film on the first region by isotropically etching the eighth film from the side surface exposed in the process. And a step of thereafter removing the resist layer and oxidizing the sixth film by using the eighth film as a mask to form the second film. A method of manufacturing a semiconductor integrated circuit device according to claim 1.