JPS61201445A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体集積回路装置の製造方法に係り、特に
素子分離に関するものである。

（従来の技術） バイポーラ型半導体集積回路装置の素子分離は、古くは
ＰＮ接合分ｇＩ法によっていたが、素子が微細孔され、
集積度が増大するにつれ、分ｍ領域の面積を削除する必
要が生じ、シリコン基板の選択酸化による厚いシリコン
酸化膜を利用した酸化膜分離法（いわゆるアイソプレー
ナ）に移行していった０ 酸化膜分離法は、ＰＮ接合分離法に比べて著しく分離領
域を減少させるのみならず、素子形成領域以外のすべて
の領域（以下フィールド領域と呼ぶ）を厚い酸化膜に変
換するため、配線一基板間の浮遊容量が減少し、高速化
にも寄与する効果的な方法であった。

酸化膜分離法は、素子形成領域を、薄いシリコン酸化膜
上にシリコン窒化膜を積層した２層よりなる耐酸化性マ
スクで覆い、厚い酸化膜を形成する領域に、酸化による
体積の増大を補正するための導を形成した後、熱酸化し
、素子形成領域と分離領域をほぼ平坦面とする方法であ
る。

したがって、溝の側面方法にも酸化が進み、分離領域の
幅は、写真食刻によって規定される幅よりも必らず太く
なり、約ｌＯμ腫程度が限界となる。

さらに、素子形成領域のシリコン基板と耐酸化性マスク
層との間には、分離領域からくさび状に張り出した酸化
膜、すなわち、バーズ・ピークが形成されることおよび
素子形成領域の周囲での酸化膜の盛り上り、すなわち、
バーズ・ヘッドが形成され、完全な平坦表面が得られな
いという欠点があった。

一方、素子の微細化けさらに進み、高集積のためには更
に分離領域の面積を縮小する必要が生じた。

最近になって、基板面に対して垂直に膜をエツチングす
る異方性エツチング技術である反応性イオンエッチ（以
下ＲＩＥと呼ぶ）が実用化され、酸化膜分離法に替わる
新たな素子分離法が開発されつつある。

これまでに提案された種々の新分離技術を大別すると、
以下の二つに分類される。

その一つは、ＲＩＥによって深い溝を堀り、二酸化シリ
コンや多結晶シリコンなどによって埋め戻して平坦化す
る方法（以下溝堀り法と呼ぶ）であり、もう一つは、素
子領域の表面のみならず、溝の側壁も耐酸化性マスク層
で被覆し、横方向酸化による分離領域幅の増大とバーズ
・ピーク、バーズ・ヘッドの形成を防止する方法（以下
改良型選択酸化法と呼ぶ）である。

（発明が解決しようとする問題点） 溝堀り法は、溝の形成後、二酸化シリコンなどの絶縁物
を溝内壁に形成した後、多結晶シリコンなどを厚く堆積
し、エッチパックして平坦化するものであり、バイポー
ラ型集積回路装置に適用する場合には、基板全面に形成
した埋込拡散層を貫く深い溝を形成して埋込拡散用のマ
スクを省略できる利点があるが、素子間分離用の幅の狭
い溝と幅の広いフィールド領域の溝とを同時に平坦化す
ることが困難である。

このため、平坦化用のマスクが必要となり、厳しい合わ
せ精度が要求され、さらに工程も複雑化するという欠点
があった。

一方、改良型選択酸化法は分離幅によらず平坦化が可能
であゆ、工程も比較的簡単であるが、埋込拡散層を貫く
分離は実用的には不可能であるため、埋込拡散用マスク
を必要とし、分離領域が狭くなるほど埋込拡散と分離の
マスク合わせ精度が厳しくなるので、溝堀り法はど分離
領域幅を狭められない。

また、選択酸化膜直下に設けるチャンネルストップ用の
ｖ層がＮ＋層埋込層と接触するため、寄生容量が溝堀り
法に比べて大きいという欠点がある。

さらに、横方向酸化が少ないため、チャンネルストップ
用２１層が拡散により分離酸化膜の外側に広がり、リー
クや耐圧低下の原因となるおそれがある。

この発明は上記の点に鑑みなされたもので、マスクを必
要としない簡単なプロセスにより、溝堀り法と選択酸化
法の利点を活かして分離構造を形成できる半導体集積回
路装置の製造方法を提供することを目的とする。

（問題点を解決するための手段） この発明の半導体集積回路装置の製造方法では、半導体
基体の一生面に耐酸化性の第１の膜を形成した後、その
全面に膜厚の異なる２つの領域を有する多結晶半導体材
料による第２の膜を形成し、その第２の膜の膜厚の厚い
領域上の選択された表面上に耐酸化性の第３の膜を形成
し、その第３の膜を表面上に有しない領域の第２の膜を
、膜厚の異なる２つの領域を有する酸化膜である第４の
膜に変換し、その第４の膜を表面上に有しない領域の半
導体基体の表面を露出させ、同領域の半導体基体の表面
を酸化膜である第５の膜に変換し、さらに第４の膜の膜
厚の薄い領域を表面上に有する領域の半導体基体の表面
を露出させた後、同領域の半導体基体の表面を酸化膜で
ある第６の膜に変換し、この第６の膜及び第５の膜を表
面上に有しない領域の半導体基体に概ね垂直な側壁を持
つ溝を形成し、更に全面に埋込み材料を被着させて溝を
埋めた後、埋込み材料を半導体基体の表面と概ね等しい
面まで継続的に除去し、表面を平坦化させるものである
。

（作　用） 乙のようにすると、素子形成領域２幅が狭く深い素子分
離領域および厚い酸化膜（第５の膜ンよりなる幅の広い
フィールド領域の王者を、必要な領域に、自己整合的に
形成することができる。また、上記王者を同時に平坦化
することも可能となる。

（実施例） 以下、この発明の半導体集積回路装置の製造方法の実施
例について図面に基づき説明する。第１図（ａ）〜（０
１は第１の実施例の工程説明図である。

この図示の実施例は、この発明をバイポーラ型半導体集
積回路装置に適用したものであるが、この発明の適用範
囲はこれに限るものではなく、ＭＯＳ型、その他の半導
体集積回路装置に適用することも可能である。

まず、第１図（ａ）は、Ｐ型シリコン基板１の全面に厚
み１〜２μのＮ＋型型埋抵拡散層２形成し、その上に１
〜２μ厚のＮ−型エピタキシャル層３を形成し、さらに
２００〜５００人厚の第１の緩衝用酸化膜４．第１の膜
としての１０００〜２０００人厚の第１の窒化膜（窒化
シリコン膜）５．第２の膜としての２０００〜４０００
人厚の多結晶シリコン膜６．第３の膜としての１０００
〜２０００人厚の第２の窒化膜（窒化シリコン膜）７．
１０００〜２０００人厚のＣＶＤ酸化膜８を順次堆積し
たものである。なお、埋込拡散層２を有するシリコン基
板１とエピタキシャル層３によりシリコン基体（半導体
基体）が構成される。

次に、第１図（ｂ）に示すように、通常の写真食刻法に
より、レジスト層９及び９′をマスクとしてＣＶＤ酸化
膜８および第２の窒化膜７に開口部１０を形成し、更に
その開口部１０の多結晶シリコンＭ６を途中まで（１０
００〜２０００人）エツチング除去する。これにより、
多結晶シリコン膜６は、膜厚の異なる２つの領域を有す
ることになる。

なお、ここで、レジスト９によりマスクされた領域は幅
の狭い素子分離領域を形成すべき領域であり、レジスト
層９′によりマスクされた領域は幅の広いフィールド領
域を形成すべき領域とする。

その後、第１図（Ｃ１に示すように、同じくレジスト層
９及び９′をマスクとして、ＣＶＤ酸化膜８の５ｍ壁に
対して等方性エツチングにより、適当な量（１〜２μ）
のサイドエツチングを行なう。この際のサイドエツチン
グ量は、幅の狭い素子弁１ｍ領域において、第２の窒化
膜７上のＣＶＤ酸化膜８が少ナクとも完全に除去される
までエツチングを行なうものとする。

続いて、レジスト層９及び９′を除去した後、第１図（
ｄ）に示すように、ＣＶＤ酸化膜８をマスクとして、露
出している第２の窒化ｊｌＩ７をエツチング除去する。

これにより、第２の窒化＠７は、多結晶シリコン膜６の
前記フィールド領域における膜厚の厚い部分の選択され
た表面上にのみ残る。

次に、ＣＶＤ酸化膜８を除去した後、第１図（ｅ）に示
すように第２の窒化膜７をマスクとして、露出している
多結晶シリコン膜６を酸化し、膜厚の異なる熱酸化膜１
１及び１２（第４の膜）に変換する。

その後、熱酸化膜１１と１２をマスクとして、フィール
ド領域となるべき領域上の第２の窒化膜７、多結晶シリ
コン膜６．第１の窒化膜５並びに第１の緩衝用酸化膜４
を選択的に除去し、更に第１図（ｆ）に示すように同領
域のエピタキシャル層３に適当な深さく０．５〜１μ）
の溝１３を形成する。

次に、全面に第３の窒化膜を５００−１００ＯＡ厚に形
成した後、第１図（ｇ）に示すように、ＲＩＥ法を用い
て溝１３の側壁にのみ第３の窒化膜１４を残存形成する
。この時、必要があれば、溝１３の内壁に第２の緩衝用
酸化膜を設けてもよい。

続いて、第１図（ｈ）に示すように、第１の窒化膜５及
び第３の窒化膜１４をマスクとして、フィールド１１域
となるべき溝部のエピタキシャル層３を１〜２μの厚い
シリコン酸化膜１５（第５の膜）に変換して体積の増大
により表面を概ね平坦化する。

次に、第１図（ｉ）に示すように、熱酸化膜１１と１２
の膜厚差を利用して熱酸化膜１１のみ除去し、熱酸化膜
１２を残存させる。

その後、第１図（ｊ）に示すように、露出している第１
の窒化膜５及び第３の窒化膜１４を除去し、第１の窒化
膜５に開口部１６を形成する。これにより、先に熱酸化
膜１１が形成されていた領域のエピタキシャル層３（正
確には第１の緩衝用酸化膜４）が露出する。

続いて、熱酸化膜１２を除去した後、第１図（ｋ）に示
すように、第１の窒化膜５をマスクとして、開口部１６
の（前記露出部の）エピタキシャル層３を酸化し、３０
００〜５０００Ａ厚の熱酸化膜１７（第６の膜）を形成
する。

その後、第１の窒化膜５を除去した後、酸化膜１５と１
７をマスクとして、第１図（１）に示すように、シリコ
ン基体表面に対して垂直にエピタキシャル層３および埋
込拡散層２を貫通してＰ−型シリコン基板１に達する４
〜６μ幅の溝１８を形成する。ここで、必要があれば、
溝１８の底部に自己ｖｔ合によりチャンネルストップ用
のボロンイオンを注入し、ビ型層を形成してお（。

次に、第１図ｈｌに示すように、溝１８の内壁に５００
〜１０００人厚の熱酸化膜１９を形成した後、全表面に
第４の窒化膜２０を５００〜１０００人堆積し、更に埋
込み材料としての多結晶シリコン２１を厚く　（４〜６
μ）全面に堆積して溝１８を埋める。

続いて、第１図（ｎ）に示すように、公知の方法により
、多結晶シリコン２１をエッチバックする。

エッチバックの深さは、最終工程において、シリコン基
体の素子形成領域２３および素子分離領域が平坦となる
ような適当な深さとする。

その後、第４の窒化膜２０をマスクとして？１１１８内
の多結晶シリコン２１の表面を第１図（０）に示すよう
に酸化膜２２に変換し、更に同図に示すように素子形成
領域２３上及びフィールド領域のシリコン酸化膜１５上
の第４の窒化膜２０及び熱酸化膜１７を除去する。その
後、素子形成領域２３に素子を形成し、半導体集積回路
装置とする。

以上説明したように、第１の実施例では、素子形成領域
２３．素子形成領域周囲の幅が狭くかつ深い素子分離領
域（溝１８形成部）および厚い酸化膜１５よりなる幅の
広いフィールド領域の三領域を自己整合的に形成するこ
とができ、しかも、これら三領域を平坦化用マスクを使
用することなく同時に平坦化することが可能となる。し
たがって、マスクを使用する場合の厳しいマスク合わせ
精度から解放され、合わせ余裕をとる必要がなくなり、
一層の微細化が可能となる。この結果、マスク合わせ工
程を追加することなく、溝堀り法の利点と選択酸化法の
利点とを同時に活かすことができるようになる。即ち、
幅が狭くかつ深い分離用の溝１８を形成することにより
、トランジスタ刑の距離の縮小はもちろんのこと、埋込
拡散用のマスクを省略でき、更に、チャンネルストップ
用のビ型層（必ずしも必要としない）とＮ＋型埋込拡散
層２を完全に分離でき、かつ、素子形成領域２３に対し
てＮ＋型埋込拡散層２の横方内拡がりがないため素子領
域一基板間の寄生容量を極めて小さくできる。また、選
択酸化により広く均一なフィールド酸化膜領域が得られ
るため、配線一基板間の静電容量も大幅に低減すること
ができる。

更に、フィールド酸化膜（酸化膜１５）形成後に素子分
離用の溝１８を形成するため、通常選択酸化法で問題と
なる素子形成領域側壁の欠陥が発生しやすい領域は溝堀
り工程で除去され、素子形成領域への欠陥の影響を回避
することができる利点も有している。

第１の実施例は、深い溝の埋込み材料として多結晶シリ
コンを利用したが、ＣＶＤ酸化膜を利用することにより
、更に表面の完全な平坦化が可能となる。第２図（ｆｌ
）〜（ｂ）は、この発明の第２の実施例を示す工程断面
図であり、溝の埋込み材料としてＣＶＤ酸化膜を利用し
ている。第２図により第２の実施例を説明する。

第２の実施例では、第１図（１）までは第１の実施例と
同一工程である。

第１図（１）に引き続き、第２図（ａｌに示すように、
溝１８の内壁に熱酸化膜１９を形成した後、ＣＶＤ酸化
膜２４を全面に厚く堆積させ、溝１８を完全に埋める。

続いて、第２図（ｂ）に示すように、公知の方法により
、ＣＶＤ酸化膜２４および熱酸化膜１７をエッチバック
し、素子形成領域であるエピタキシャル層３が露出した
時点でエツチングを停止する。その後、素子を形成し、
半導体集積回路装置とする。

以上説明したように、第２の実施例では、素子分離領域
がすべてシリコン酸化膜で構成されるため、選択酸化工
程（第１図（ｈ））でわずかに生じる選択酸化膜（シリ
コン酸化膜１５）上の表面段差も、ＣＶＤ酸化膜２４に
よる埋込みおよびエッチバックにより同時に完全に平坦
化することが可能となる。更に、素子形成の際、酸化膜
分離法の利点であるセルファラインプロセスを積極的に
採用できる構造とすることができる。

（発明の効果） 以上、実施例により詳細に説明したように、この発明の
方法によれば、素子形成領域、素子分離領域及びフィー
ルド領域の三領域を自己整合的に形成することができ、
厳しいマスク合わせ精度が不要となり、工程が簡単にな
る。また、フィールド酸化膜領域形成後、素子分離領域
を形成するため、エッチバック工程において、フィール
ド領域を含めた分離領域全体を同時に平坦化することが
できる。しかも、本発明によれば、上記のようなマスク
を必要としない簡単なプロセスで、溝堀り法と選択酸化
法の両者の利点を充分に活かした結合を可能とし、寄生
容量を大幅に低減した微細で平坦な分離構造を得ること
ができる。

【図面の簡単な説明】

第１図はこの発明の半導体集積回路装置の製造方法の第
１の実施例を説明するための工程断面図、第２図はこの
発明の方法の第２の実施例を説明するための工程断面図
である。 １・・・Ｐ−型シリコン基板（半導体基体）、３・・・
Ｎ−型エピタキシャル層（半導体基体）、５・・・第１
の窒化膜（第１の膜）、６・・・多結晶シリコン膜（第
２の膜）、７・・第２の窒化膜（第３の膜）、１１゜１
２・・熱酸化膜（第４の膜）、１５・・・シリコン酸化
膜（第５の膜）、１７・・・熱酸化膜（第６の膜）、１
８・・溝、２１・・・多結晶シリコン（埋込み材料）、
２４・・・ＣＶＤ酸化膜（埋込み材料）。 第１図 ５ニー１のｉ化ＩＩＩ（第１の１０　　　　　　　　ヨ
０・閑口臂第１図 第１図 Ｉ３二；に 第１図 １５：シリコンＯ費イＬ１痺（メｔのＩＩ梼）第１図 １６：閘−舒 第１図 ＋８　、再 第１図 ２３：零１丹〉ｌ兄４ｐノへ

Claims (1)

【特許請求の範囲】
1. 半導体基体の一主面に耐酸化性の第１の膜を形成し、そ
   の全面に膜厚の異なる２つの領域を有する多結晶半導体
   材料による第２の膜を形成する工程と、その第２の膜の
   膜厚の厚い領域上の選択された表面上に耐酸化性の第３
   の膜を形成する工程と、その第３の膜を表面上に有しな
   い領域の前記第２の膜を、膜厚の異なる２つの領域を有
   する酸化膜である第４の膜に変換する工程と、その第４
   の膜を表面上に有しない領域の前記半導体基体の表面を
   露出する工程と、これにより露出した前記半導体基体の
   表面を酸化膜である第５の膜に変換する工程と、その後
   、前記第４の膜の膜厚の薄い領域を表面上に有する領域
   の前記半導体基体の表面を露出する工程と、これにより
   露出した前記半導体基体の表面を酸化膜である第６の膜
   に変換する工程と、その第６の膜及び前記第５の膜を表
   面上に有しない領域の前記半導体基体に概ね垂直な側壁
   を持つ溝を形成する工程と、その後、前記半導体基体上
   の全面に埋込み材料を被着させて前記溝を埋める工程と
   、その埋込み材料を前記半導体基体の表面と概ね等しい
   面まで継続的に除去する工程とを有することを特徴とす
   る半導体集積回路装置の製造方法。