JPS6358851A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法に係シ、特に素
子分離技術に関するものである。

〔従来の技術〕

半導体集積回路装置の素子分離は、古くはＰＮ接合分離
法が主流となっていたが、このＰＮ接合分離法ではＰＮ
接合の形成が拡散窓７Ｊ）ら等方的に行われる為面積的
な拡が９が大きく、エピタキシャル層の厚みが増加する
とそれに対応して拡大するという欠点があった。この為
、素子が微細化され、集積度が均大するにつれ、素子分
離領域の幅、面積を縮小する必要が生じ、シリコン基板
の選択酸化による厚いシリコン酸化膜（Ｓ　ｉ　０２　
）を利用した酸化膜分離法（所謂、アイソプレーナ技術
）に移行していった。

酸化膜分離法は、ＰＮ接合分離法に比べて著しく素子分
離領域を減少させるのみならず、素子形成領域以外の全
ての領域（以下、フィールド領域と称する）を厚い酸化
膜に変換する為、配線−基板間の浮遊容量が減少し、高
速化にも寄与する効果的な方法であった。

また酸化膜分離法は、素子形成領域を、緩衝用の薄いシ
リコン酸化膜上に１ｉＩｌｔ酸化性のシリコン窒化膜（
ＳｉｓＮ＜）を積層して得られる２層膜よシ成る耐酸化
性マスクでへりと共に、厚い酸化膜を形成する領域に酸
化による体積の増大ｔ−調整する為の溝を形成した後、
熱酸化ｔ−施し、素子形成領域と素子分離領域を略平坦
面とする方法である。

この為、溝の側面方向にも酸化が進み、素子分離領域の
幅は、写真食刻によって規定される幅よシも必らず太く
なυ、寸法的には約１０μｍ程度が限界となる。

更に、素子形成領域のシリコン基板と耐酸化性マスクと
の間には、素子分離領域からの酸化膜のくさび状の張シ
出し、所謂ノ々−ズ・ビークが形成されること、及び素
子形成領域の周囲での酸化膜の盛υ上がシ、所謂ノ々−
ズ・ヘッドが形成され、完全な平坦表面が得られないと
いう欠点があった。

一方、近年素子の微細化はさらに進み、高集積化の為に
はよシー層素子分離領域の幅、面積を縮小する必要が生
じてきている。

最近になって、基板面に対して垂直に膜をエツチングす
る異方性エツチング技術として反応性イオンエツチング
（以下、ＲＩＥと称する）が実用化され、上述した酸化
膜分離法に代わる新たな素子分離技術が開発これつつあ
る。

これ迄に提案された種々の新しい素子分離技術を大別す
ると、以下の二つに分類される。

その一つは、ＲＩＥによってシリコン基板に深い溝を堀
り、二酸化シリコン等の酸化膜を溝内壁に形成した後、
多結晶シリコン等を厚く堆積し、更にエツチノ々ツクし
て平坦化するものである。この為、バイポーラ型集積回
路装置に使用する場合には、基板全面に形成した埋込拡
散層を貫く深い溝を形成して埋込拡散用のマスク全省略
できるという第１」点がある（以下、溝堀り法と称する
）。

もう一つは素子形成領域の表面のみならず、溝の側壁も
耐酸化性マスクで被覆して、横方向酸化による素子分離
領域幅の増大と、ノ々−ズ・ピーク、ノ々−ズ・ヘッド
の形成を防止する方法である（以下、改良型選択酸化法
と称する）。この改良型選択酸化法は分離幅によらず平
坦化が可能であり、工程も比較的簡単であるという利点
を有する（ジャーナル　オブ　エレクトロケミカル　ン
サエライ：ソリッドーステート　サイエンス　アンドテ
クノロジー（Ｊ、　Ｅｌｅｃｔｒｏｃｈｅｍ、　Ｓｏｃ
、　：５ＯＬＩＤ−８ＴＡＴＥ　５ＣＩＥＮＣＥ　ＡＮ
Ｄ　ＴＥＣＨＮＯＬＯＧＹ　）　１３２巻７号１９８５
年７月Ｐ、１７０５〜１７０７参照）。

〔発明が解決しようとする問題点〕

しかしながら、上記溝堀シ法においては、巣子間分離用
の幅の狭い溝と幅の広いフィールド領域の溝と全同時に
平坦化することが困難であり、この為平坦化用のマスク
が必要となり、厳しいマスク合わせ精度が要求され、更
に工程も複雑化するという問題があった。

一方、上記改良型選択酸化法は、埋込拡散７＃　ｋ貫く
分離は実用的に不可能である為、埋込拡散用マスクを必
要とし、素子分離領域が狭くなるほど埋込拡散と分離の
マスク合わせ精度が厳しくなるので、上記溝堀シ法はど
分離領域幅を狭めることはできない。

また、選択酸化膜直下に設けるチャンネルストップ用の
Ｐ＋層が？埋込層と接触する為、寄生容ｔが溝堀シ法に
比べて大きいという問題がある。

更に、横方向酸化が少ない為、チャンネルストップ用Ｐ
＋層が拡散により分離酸化膜の外側に広がシ、リークや
耐圧低下の原因となる恐れがある。

また史に、一般の選択酸化法の場合にも言えることであ
るが、長時間の酸化によシ素子分離の為の厚いシリコン
酸化膜全形成する必要上等から、素子形成領域側壁に欠
陥が発生し易いという問題もある。

本発明は上記の廓に鑑みてなされたもので、マスクを必
要としない簡単なプロセスによシ、溝堀シ法と選択酸化
法の利点を生かして素子分離構造全形成できる半導体集
積回路装置の製造方法を提供することを目的とする。

〔問題点を解決するための手段〕

本発明に係る半導体集積回路装置の製造方法は、（ａ）
半導体基体の一主面に緩衝用被膜、耐酸化性の第１の窒
化膜、エツチングマスク材料、耐酸化性の第２の窒化膜
及び多結晶半導体膜を順次形成する工程と、 （ｂ）上記多結晶半導体膜、第２の窒化膜及びエツチン
グマスク材料の３層膜を選択的にノ々ターニングして、
幅の広い第１の開口部と幅の狭い第２の開口部とを形成
する工程と、 （ｃ）上記パターニングされ念多結晶半導体膜全酸化し
て、此部全有する半１体酸化膜に改質する工程と、 （ｄ）上記庇部を有する半導体酸化膜ヲマスクとして、
上記＠１の開口部内の少なくとも上記第１の窒化膜と緩
衝用被膜全選択的にエツチング除去して第１の＠を形成
する工程と、 （ｅ）この後、少なくとも上記第１及びノ々ターニング
された第２の窒化膜をマスクとして酸化し、上記第１の
溝に選択的にフィールド酸化膜を形成する工程と、 （ｆ）上記フィールド酸化膜を有しない第１の開口部、
及び第２の島口部の上記半導体基体表面を露出させた後
、上記フィールド酸化膜及びパターニングされたエツチ
ングマスク材料をマスクとして、上記半導体基体に対し
略垂直方向に第２の溝を形成する工程と、 （ｇ））上記第２の溝の内壁部に半導体酸化膜を形成し
た後、基体全面に埋込み材料を堆積して上記第２の清音
埋込む工程と、 卸上記埋込み材料を上記半導体基体の表面と略等しい面
まで継続的に除去すると共に上記パターニングされたエ
ツチングマスク材料を除去し、上記第２の瀦の少なくと
も内権部及び上面部が絶縁された素子分離領域と、この
素子分離領域で囲まれた素子形成領域とを形成する工程
と、（ｉｔこの後、上記第１の窒化膜及び緩衝用被膜を
除去して上記素子シ成領域の表面を露出する工程とを含
むようにしたものである。

〔作　用〕

以上のように、本発明によれば、少なくとｔパターニン
グされた第１及び第２の窒化膜をマスクとして、選択酸
化により第１の海内に幅の広いフィールド酸化膜を自ピ
整合的に形成できる。ま念、フィールド酸化膜及びパタ
ーニング塾ｔたエツチングマスク材料をマスクとして半
導体基体に対し略垂直に第２の浦全形成すると共に、こ
の第２の溝を埋込み材料で埋込み、更にエッチパック等
により継続的レヒ基体表面を平坦化するようにしている
ので、幅の狭い素子分離領域と、素子形成領域をも自己
整置的に形成できる。

しかも、これらフィールド酸化膜、素子分離領域及び素
子形成領域の３領域を平坦化用マスクを使用することな
く同時に平坦化することができるので、マスクを使用す
る場合の厳しいマスク合せ精度から解放てれ、合せ余裕
をとる必要がなくなり、−層の微細化が可能となる。

更に、幅が狭くかつ深い分能用の第２の溝全形成できる
ので、従来の溝堀り法と改良型退択酸化法の利点全同時
に満たすことができる。即ち、トランジスタ間の縮小は
勿論のこと、ノぐイボーラ型では埋込拡散用マスク全省
略できると共に、チャンネルストップ用のＰ＋層（必ず
しも必要としない）と炉型埋込拡散層の接触等の回避か
ら素子形成領域−基体間の容、ｔ！に極めて小さくでき
る。しかも、ＭＯＳ型等の他の半導体集積回路装置にお
いても、広く均一なフィールド酸化膜が得られる為、配
線−基体間の容址も十分低減できる。

また更に、フィールド酸化膜形成後に素子分離用の第２
の溝を形成するようにしているので、通常選択酸化法で
問題となる素子形成領域側壁部の欠陥が発生し易い領域
は、溝堀少工程で除去され、素子形成領域への欠陥の影
響を回避することもできる。

〔実施例〕

以下、第１図及び第２図に基き、本発明１−ノ々イボー
ラ型半導体集積回路装置に適用した場合の実施例につい
て詳細に説明する。

最初、第１図について第１の実施例を説明する。

まず第１図（Ａ）に示す如く、Ｐ−型シリコン基板１１
ａの全面にＮ＋型埋込層１１ｂを１〜２μｍ程度形成し
、この上にＮ−型エピタキシャル層１１ｃを１〜２μｍ
８度形成する。これらＰ−型シリコン基板１１ａ、Ｎ＋
型埋込Ｍｌｌｂ、及びＮ−型エピタキシャル層１１ｃと
によシリコン酸化から成る半導体基体１１か構成される
。

続いてこのシリコン基体１１上に、シリコン酸化膜（Ｓ
ｉｇｈ）から成る緩衝用被膜１２に２００〜５００Ａ程
度、シリコン窒化膜（ＳｉｓＮ４）から成る第１の窒化
膜１３を１０００〜２０００′Ａ程度、ＣＶＤシリコン
酸化＠　（ＣＶＤ　−Ｓ　ｉ　Ｏ２１から成るエツチン
グマスク材料１４に２０００〜５０００Ａ程度、更にシ
リコン窒化膜（Ｓｉ３Ｎ４）から成る第２の窒化膜１５
ｔ−１０００〜２００ＯＡ程度順次堆積する。しかる後
に、多結晶シリコン膜（Ｐｏｌｙ−３ｉ）から成る多結
晶半導体膜１６　’ｋ　５０００〜１００００′Ａ程度
堆積する。

次に第１図（Ｂ）の如く、通常の写真食刻法によシ多結
晶シリコン膜１６、シリコン窒化膜１５及びＣＶＤシリ
コン酸化膜１４を選択的にエツチング除去し、フィール
ド領域を主に形成する為の幅の広い第１の開口部１７と
素子分離領域を形成する為の幅の狭い第２の開口部（幅
０．５〜２．０μｍ程度）１７ａを形成する。

次いで第１図（Ｃ）の如く、多結晶シリコン膜１６に熱
酸化を施して１〜２μｍ厚程度のシリコン酸化ｋ（Ｓｉ
０２）から成る半導体酸化膜１８に改質する。この際、
シリコン酸化膜１８に改質されると体積は略２倍増加す
るので、横方向への膨みから庇部１８ａが張シ呂して形
成される。特に幅の狭い第２の開口部１７ａでは、隣シ
合うシリコン酸化膜１８の庇部１８ａ同志が接触した状
態となるので、中空部１９が形成ちれる。ここで、庇部
１８ａの横方向への張り出し借は、多結晶シリコン膜１
６の膜厚をコントロールすることにょシ制御される。

続いて第１図（Ｄ）に示すように、庇部１８ａを有する
シリコン酸化膜１８をマスクとして、異方性エツチング
技術を用いフィールド領域を形成する為の幅の広い第１
の開口部１７にエツチングを施す。即ち、第１の開口部
１７のシリコン窒化膜１３及びシリコン酸化膜１２を選
択的にエツチング除去し、更にＮ−型エピタキシャル層
１１ｃに０．５〜１．０μｍ程度の適当な深さ？有する
幅のある第１の溝２０を形成する。

次に、シリコン酸化膜１８を除去し、基体全面にシリコ
ン窒化膜（Ｓｉ３Ｎ４）から成る第３の窒化Ｍ２１を５
００〜１００ＯＡ程度被着した後、異方性エツチング技
術を用いてこれにエツチングを施すことによシ、第１図
（Ｅ）に示す如く第１の溝２０の側壁部、及び＠１の開
口部１７と第２の開口部１７ａの各側壁部とに上記シリ
コン窒化膜２１を残存形成するようにする。なお図示し
てはいないが、シリコン酸化膜１８は、第１の溝２０の
側壁部に第３の窒化膜２１を形成した後に除去しても良
い。また必要があれば、第１の溝２０の内壁部にシリコ
ン酸化膜（ＳｉＯｚ３から成る第２の緩衝用被膜を設け
るようにしても良い。

次いで第１図（Ｆ）の如く、シリコン窒化膜１３゜１５
．２１をマスクとして基体に熱酸化処理を施すことによ
シ、フィールド領域２２ａとなるフィールド酸化膜（Ｓ
ｉＯｚ）２２を形成する。このフィールド酸化膜２２は
炉−型埋込層１１ｂに渡って成長すると共に、この成長
時の体積増加によシ基体表面は概ね平坦化される。

しかる後に第１図（Ｇ）の如く、基体表面のシリコン窒
化膜１５、シリコン窒化膜１３で第１の開口部１７に残
存するものと第２の開口部１７ａ内のもの、それに第１
及びｗＩ、２の開口部１７．１７ａの側壁部のシリコン
窒化膜２１を夫々エツチング除去し、更に第１及び第２
の開口部１７．１７ａよシ漏出した緩衝用のシリコン酸
化膜１２をエツチング除去して、Ｎ−型エピタキシャル
層１１ｃの表面全露出さセーる。

次に第１図（Ｈ）の如く、ＣＶＤシリコン酸化膜１４及
びフィールド酸化膜２２をマスクとしてシリコン基体１
１表面に対して垂直に異方性エツチング１−［し−１Ｎ
−型エピタキシャル層１１Ｃ及び炉型埋込Ｊｉ！＋１１
ｂｉｘ通してＰ″″型シ１１コン基板１１ａに達する、
４〜６μｍ程度の深さを有する幅の狭い第２の溝２３を
形成する。なお、ここで必要とあれば、第２の溝２３の
底部に自己整合によシボロンイオン（Ｂ）ｆ、注入して
Ｐ型チャンネルストップ層（図示せず）を形成しておく
。

次いで第１図ＣＩ）の如く、第２の溝２３の内壁部に１
０００〜３０００人厚程度の熱酸化膜（Ｓｉｇｈ）から
成る半導体酸化膜２４を形成した後、基体全面に多結晶
シリコン膜から成る埋込み材料２５を４〜６μｍ程度と
厚く堆粕して、上記第２の溝丁゛を埋め込む。

続いて、公知技術により多結晶シリコン膜２５をエツチ
ノ々ツクする。このエッチパックの深さは基体表面と概
ね等しい面までとし、最終工程）ておいて素子形成領域
２６及び素子分離領域２６ａが平坦となるような適当な
深さとする。更にＣＶＤシリコン酸化膜１４を除去し、
シリコン窒化Ｉｉ２．１３をマスクとして第２の溝２３
内の多結晶シリコン膜２５の表面を熱酸化膜（Ｓｉ（ｈ
ｌから成る半導体酸化膜２５ａに改質すると、第１図（
Ｊ）に示す如き断面構造となる。

最後に第１図（Ｋ）に示すように、シリコン窒化膜１３
及びシリコン酸化膜１２を順欠除去し、この後素子形成
領域２６に所望の素子を形成することによりノ々イポー
ラ型半導体集積回路装置を得る。

このように、不発ＥＡ′ｆｔバイポーラ型半導体集積回
路装置に適用した場合、幅が狭く深さのある素子分離用
の第２の溝２３を自己整合的に形成できるので、トラン
ジスタ間の縮小は勿論のこと、埋込拡散用のマスクを省
略できる。しかもＰ＋型チャンネルストップ層を形成す
る場合には、とのＰ＋型チャンネルストップ層とす型埋
込拡散層１１ｂの横方内拡がりが無く、両者の接触が回
避できるので、素子形成領域２６−基体間の寄生容量を
極めて小さくできる。

次に第２図について、本発明の第２の実施例を説明する
。なお、上述した第１の実施例とは第１図（Ｈ）に示す
深さのある第２の溝２３の形成工程までは同一工程であ
る為、その説明全省略し、以後の工程について同一また
は相幽個所に同一符号を付して述べることとする。

第１図（Ｈ）に引き続き、第２図（Ａ）に示すように第
２の溝２３の内壁部に熱酸化膜（Ｓｔ（ｈｌから成る半
導体酸化膜２４を形成した後、基体全面にＣＶＤシリコ
ン酸化膜（ＣＶＤ−３１Ｏ２）から成る埋込み材料２５
全厚く堆頼して、第２の溝２３を先金に埋め込む。

続いて第２図ＣＢ）の如く、公知技術に’　１）ＣＶＤ
シリコン酸化膜２５をエッチパックして、シリコン窒化
膜（Ｓｉ３Ｎ４）から成る第１の窒化膜１３が露出し念
時点でエツチングを停止する。図中、２６は素子形成領
域、２６ａは素子分離領域である。

この後、第２図（Ｃ）の如くシリコン窒化膜１３及びシ
リコン酸化膜（ＳｉＯｚ）から成る緩衝用破膜１２を除
去し、しかる後に素子形成領域２６に所望の素子を作シ
込んでノ々イボーラ型半導体集積画路装置とする。

この第２の実８１例によれば、第１の実２ａ例のように
エッチパック工程後の埋込み材料２５表面の酸化工程（
第１図（Ｊ）参照）が３太となり、工程が短縮されるば
かシでなく、同工程で形成される素子形成領域２６での
ノ々−ズビークの影響を完全に抑制することができる。

また第２の実施例では、素子分離領域２６ａが全てシリ
コン酸化膜で構成される為、選択酸化工程（第１図（Ｆ
）参照）で僅かに生ずるフィールド酸化膜２２上の表面
段差も、ＣＶＤシリコン酸化膜２５による埋込み及びエ
ッチノ々ツクにょシ同時に完全に平坦化することが可能
となる。更に、素子形成の際、酸化膜分離法の利点であ
る自己整合的プロセスｋａ極的に採用できる構造とする
ことができる。

ここにおいて、上述した各実施例では、本発明をノ々イ
ポーラ型半導体集積回路装置に適用した場合について述
べているが、本発明の適用範囲はこれて限定されるもの
ではなく、ＭＯＳ型、その他の半導体集積回路装置に広
く適用することができる。

〔発明の効果〕

以上、詳細に説明したように、本発明によればフィール
ド酸化膜、素子形成領域及び素子分離領域の３領域を自
己整合的に形成すると共に、フィールド酸化膜形成後に
素子分離領域？形成しエッチパック工程で亀の広いフィ
ールミ′酸化膜と幅の狭い素子分離領域とを同時に平坦
化するようＶＣしている。

従って、平坦化用マスク等のマスクｆ：ｆ要とし、厳し
いマスク合せ精度から解放され、合せ余裕をとる必要が
なく、工程の簡略化と共に累子形成領堵への欠陥の影響
を回避しつつよシー層の素子の微細化が実現できるとい
う効果がある。

更に本発明によれば、上記のようなマスクに必要としな
い簡単な工程で、従来の溝堀シ法と選択酸化法の両者の
利点を充分に生かした結合を可能とし、寄生容：ｉｋ大
幅に低減すると共に微細で高平坦性を有する優れた素子
分離構造を得ることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を説明する工程断面図、
第２図は本発明の第２の実施例を説明する工程断面図で
ある。 １１・・・半導体基体、１２・・・緩衝用被膜、１３・
・・第１の窒化膜、１４・・・エツチングマスク材料、
１５・・・第２の窒化膜、１６・・・多結晶半導体膜、
１７・・・第１の開口部、１７ａ・・・第２の開口部、
１８・・・半導体酸化膜、１８ａ・・・庇部、２０・・
・第１の溝、２１・・・第３の窒化膜、２２・・・フィ
ールド酸化膜、２２ａ・・・フィールド領域、２３・・
・第２の溝、２４・・・半導体酸化膜、２５・・・埋込
み材料、２６・・・菓子形成領域、２６　ａ・・・素子
分離領域。 特許出願人　沖電気工業株式会社 ＋７’２１１１聞ロ訃１７６　第２＠間０並１８　　千
４体酸化腰（Ｓｔｅｌｌ　　１８０　：　Ａ　ｅｎ不茫
明のオ潤文オセ１列ｔＬ！ｔｉＦｌする工丁工断ｉ囚第
１図 ２０　才１ｌｌｔ＾ ２Ｉ゛シト３１１′ｉ１イＬハ１１（Ｓ轟ＪＮ４）２２
７１−ルドｅＪＺＡＬｍ　Ｌ５ｔｈ＋　　２２６：　１
＜−ルドや東ｊ龜４（発シ門ので計）の１５姥イダ’＋
ｔａｉ門Ｊする工Ｔ工断６０図第１図 ２３　第２の２Ａ ２４牛塩’＆１１＆＋ｈＭ（５，ＯＪ）　　２５：ｊ！
ｊＡ７＋＋４’７廿ｆｒａｌｙ−ｊ＝）不死！１７′１
ｅｊｌｎ？、ＱＦＩ　！４を明す４工ＴＨＷｊｒｆｎＰ
第１図 ２６　＃千ｆ１５戚４負を戒　　　　２６ａ素子今熟亀
傾上へ：Ｆ−円−ロー９７：ｌ１の支方士＝イデ１乞姦
兇Ｂハす３工Ｔ￥止な６ｂし］第１図 ２４４傳４＃緘イしハ４１（δａＯｚ）２５．）”ＩＡ
呵２ＮＩＣ’ＪＤ−５ｉ０１）２６儀＋乃＾牟１磯　　
　　　　２６０　　本子弄亀４い歳＋Ｑ　鯛の２２　の
’１　方ｔｆｆ’ｌＥ喜フｊｖＭＴろ工Ｔｉ１ｔ’ｒ面
［Ｊ第２図

Claims (1)

【特許請求の範囲】
1. （１）（ａ）半導体基体の一主面に緩衝用被膜、耐酸化
   性の第１の窒化膜、エッチングマスク材料、耐酸化性の
   第２の窒化膜及び多結晶半導体膜を順次形成する工程と
   、 （ｂ）上記多結晶半導体膜、第２の窒化膜及びエッチン
   グマスク材料の３層膜を選択的にパターニングして、幅
   の広い第１の開口部と幅の狭い第２の開口部とを形成す
   る工程と、 （ｃ）上記パターニングされた多結晶半導体膜を酸化し
   て、庇部を有する半導体酸化膜に改質する工程と、 （ｄ）上記庇部を有する半導体酸化膜をマスクとして、
   上記第１の開口部内の少なくとも上記第１の窒化膜と緩
   衝用被膜を選択的にエッチング除去して第１の溝を形成
   する工程と、 （ｅ）この後、少なくとも上記第１及びパターニングさ
   れた第２の窒化膜をマスクとして酸化し、上記第１の溝
   に選択的にフィールド酸化膜を形成する工程と、 （ｆ）上記フィールド酸化膜を有しない第１の開口部、
   及び第２の開口部の上記半導体基体表面を露出させた後
   、上記フィールド酸化膜及びパターニングされたエッチ
   ングマスク材料をマスクとして、上記半導体基体に対し
   略垂直方向に第２の溝を形成する工程と、 （ｇ）上記第２の溝の内壁部に半導体酸化膜を形成した
   後、基体全面に埋込み材料を堆積して上記第２の溝を埋
   込む工程と、 （ｈ）上記埋込み材料を上記半導体基体の表面と略等し
   い面まで継続的に除去すると共に上記パターニングされ
   たエッチングマスク材料を除去し、上記第２の溝の少な
   くとも内壁部及び上面部が絶縁された素子分離領域と、
   この素子分離領域で囲まれた素子形成領域とを形成する
   工程と、 （ｉ）この後、上記第１の窒化膜及び緩衝用被膜を除去
   して上記素子形成領域の表面を露出する工程 とを含むことを特徴とする半導体集積回路装置の製造方
   法。