JPH0624179B2 - 半導体シリコンウェーハおよびその製造方法 - Google Patents
半導体シリコンウェーハおよびその製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路の形成に用いられる半導体シ
リコンウェーハ（ＩＣ用半導体シリコンウェーハ）に関
するものである。
リコンウェーハ（ＩＣ用半導体シリコンウェーハ）に関
するものである。
［従来の技術］ 第３図には、表裏面に対称形状の面取り部２１ａ，２１
ｂを形成したＩＣ用半導体シリコンウェーハが示されて
いる。
ｂを形成したＩＣ用半導体シリコンウェーハが示されて
いる。
この半導体シリコンウェーハ２１の面取り部２１ａ，２
１ｂは次のように構成されている。表面側の面取り部２
１ａの面取り幅をｗ1、面取り深さをｄ1とし、裏面側の
面取り部２１ｂの面取り幅をｗ2、面取りの深さをｄ2と
すれば、ｗ1＝ｗ2，ｄ1＝ｄ2で、表面側の面取り部２１
ａの傾斜面と主面のなす角度θ1＝ａｒｃ ｔａｎ（ｄ1
／ｗ1）と、裏面側の面取り部２１ｂの傾斜面と主面と
のなす角度θ2＝ａｒｃ ｔａｎ（ｄ2／ｗ2）とは互いに
等しくなるように構成されている。なお、この場合、表
面側の面取り部２１ａの面取り幅ｗ1および表面側の面
取り角度θ1は、その後のレジスト塗布やエピタキシャ
ル層の形成の際にクラウンが発生しないような値に設定
されている。
１ｂは次のように構成されている。表面側の面取り部２
１ａの面取り幅をｗ1、面取り深さをｄ1とし、裏面側の
面取り部２１ｂの面取り幅をｗ2、面取りの深さをｄ2と
すれば、ｗ1＝ｗ2，ｄ1＝ｄ2で、表面側の面取り部２１
ａの傾斜面と主面のなす角度θ1＝ａｒｃ ｔａｎ（ｄ1
／ｗ1）と、裏面側の面取り部２１ｂの傾斜面と主面と
のなす角度θ2＝ａｒｃ ｔａｎ（ｄ2／ｗ2）とは互いに
等しくなるように構成されている。なお、この場合、表
面側の面取り部２１ａの面取り幅ｗ1および表面側の面
取り角度θ1は、その後のレジスト塗布やエピタキシャ
ル層の形成の際にクラウンが発生しないような値に設定
されている。
［発明が解決しようとする課題］ ところが、上記技術にあっては、次のような問題があっ
た。
た。
即ち、上記半導体シリコンウェーハ２１によれば、その
後のレジスト塗布やエピタキシャル層の形成の際にその
周縁部にクラウンが発生しないように、表面側の面取り
部２１ａの面取り幅ｗ1は、上述の如く、ある一定以上
の幅に設定されると共に、表面側の面取り角度θ1もあ
る一定値以下の値に設定されている。かかる事情の下、
ｗ1＝ｗ2，ｄ1＝ｄ2とし、表裏面において対称形状の面
取りを行なっているので、表面側の面取りの効果は別と
して、裏面側の面取り効果が小さい。
後のレジスト塗布やエピタキシャル層の形成の際にその
周縁部にクラウンが発生しないように、表面側の面取り
部２１ａの面取り幅ｗ1は、上述の如く、ある一定以上
の幅に設定されると共に、表面側の面取り角度θ1もあ
る一定値以下の値に設定されている。かかる事情の下、
ｗ1＝ｗ2，ｄ1＝ｄ2とし、表裏面において対称形状の面
取りを行なっているので、表面側の面取りの効果は別と
して、裏面側の面取り効果が小さい。
即ち、該θ１が小さい場合例えば約２０゜以下の場合、
その断面形状においてウェーハ外周端は、鋭角な楔状と
なったり、あるいは面取り部のテーパ面と、ウェーハ外
周との角度がほぼ直角なために、後の工程において、半
導体シリコンウェーハ２１が欠けやすいという問題があ
った。該θ１は、レジスト塗布やエピタキシャル層の形
成の際のクラウン発生防止のためには、小さい方が良
い。しかし、あまり小さくすると、ウェーハ外周端の角
部における一種のクラウン現象により、レジスト塗布層
またはエピタキシャル層がウェーハ全面において平坦に
形成することができなくなる。このため、該θ１には、
所定の下限がある。
その断面形状においてウェーハ外周端は、鋭角な楔状と
なったり、あるいは面取り部のテーパ面と、ウェーハ外
周との角度がほぼ直角なために、後の工程において、半
導体シリコンウェーハ２１が欠けやすいという問題があ
った。該θ１は、レジスト塗布やエピタキシャル層の形
成の際のクラウン発生防止のためには、小さい方が良
い。しかし、あまり小さくすると、ウェーハ外周端の角
部における一種のクラウン現象により、レジスト塗布層
またはエピタキシャル層がウェーハ全面において平坦に
形成することができなくなる。このため、該θ１には、
所定の下限がある。
本発明は、かかる問題点に鑑みなされたものであり、半
導体シリコンウェーハの欠けや、レジスト塗布の際等に
おけるクラウンの発生を、効果的に防止できる技術を提
供することを目的としている。
導体シリコンウェーハの欠けや、レジスト塗布の際等に
おけるクラウンの発生を、効果的に防止できる技術を提
供することを目的としている。
この発明のそのほかの目的と新規な特徴については、本
明細書の記述および添附図面から明らかになるであろ
う。
明細書の記述および添附図面から明らかになるであろ
う。
［課題を解決するための手段］ 上記目的を達成するため、第１の発明は、表裏面の周縁
部に形成される面取り部が互いに非対称に構成されたＩ
Ｃ用半導体シリコンウェーハにおいて、表面側の面取り
部の傾斜面と主面とのなす角度を約２０゜以下にすると
共に、裏面側の面取り部の傾斜面と主面とのなす角度を
表面側の面取り部のそれよりも大きくしたものである。
部に形成される面取り部が互いに非対称に構成されたＩ
Ｃ用半導体シリコンウェーハにおいて、表面側の面取り
部の傾斜面と主面とのなす角度を約２０゜以下にすると
共に、裏面側の面取り部の傾斜面と主面とのなす角度を
表面側の面取り部のそれよりも大きくしたものである。
また、第２の発明は、上記の第１の発明において、その
裏面側の面取り深さを表面側の面取り深さよりも深く
し、かつ、表裏面に形成される面取り部の面取り幅が同
じとなるように上記各角度を設定したものである。
裏面側の面取り深さを表面側の面取り深さよりも深く
し、かつ、表裏面に形成される面取り部の面取り幅が同
じとなるように上記各角度を設定したものである。
さらに、第３の発明は、上記第２の発明に係る半導体シ
リコンウェーハの製造にあたり、その製造後の半導体シ
リコンウェーハの周縁部と嵌合する形状の研削面を持つ
砥石で、表裏面の面取り部を同時に形成するようにした
ものである。
リコンウェーハの製造にあたり、その製造後の半導体シ
リコンウェーハの周縁部と嵌合する形状の研削面を持つ
砥石で、表裏面の面取り部を同時に形成するようにした
ものである。
［作用］ 上記第１の発明によれば、表面側の面取り部の傾斜面と
主面とのなす角度を約２０゜以下にすると共に、裏面側
の面取り部の傾斜面と主面とのなす角度を表面側の面取
り部のそれよりも大きくすることにより、表裏の面取り
部を非対称としたので、表面側の面取り部はクラウンの
発生の防止が十分図れるように、一方、裏面側の面取り
部は、半導体シリコンウェーハの欠けが防止できるよう
に独立に構成することができる。
主面とのなす角度を約２０゜以下にすると共に、裏面側
の面取り部の傾斜面と主面とのなす角度を表面側の面取
り部のそれよりも大きくすることにより、表裏の面取り
部を非対称としたので、表面側の面取り部はクラウンの
発生の防止が十分図れるように、一方、裏面側の面取り
部は、半導体シリコンウェーハの欠けが防止できるよう
に独立に構成することができる。
また、上記第２の発明によれば、表裏面に形成される面
取り部の面取り幅を同じとしているので、製造後の半導
体シリコンウェーハの周縁部と嵌合する研削面を持つ砥
石で表裏面の面取り部を同時に形成する場合、表裏面の
角隅部が同時に砥石の研削面に突き当たり、同時に加工
が進行すると共に同時に加工が終了することとなる。そ
の結果、面取り部の加工中、一方の研削面から受ける反
力は、常に、他方の研削面によってサポートされことと
なり、加工歪の発生および半導体シリコンウェーハの欠
けの発生が防止できる。
取り部の面取り幅を同じとしているので、製造後の半導
体シリコンウェーハの周縁部と嵌合する研削面を持つ砥
石で表裏面の面取り部を同時に形成する場合、表裏面の
角隅部が同時に砥石の研削面に突き当たり、同時に加工
が進行すると共に同時に加工が終了することとなる。そ
の結果、面取り部の加工中、一方の研削面から受ける反
力は、常に、他方の研削面によってサポートされことと
なり、加工歪の発生および半導体シリコンウェーハの欠
けの発生が防止できる。
また、上記第３の発明によれば、製造後の半導体シリコ
ンウェーハの周縁部と嵌合する研削面を持つ砥石で表裏
面の面取り部を同時に形成しているので、表裏面の角隅
部を同時に砥石の研削面に突き当てることができ、さら
に同時に加工を進行させると共に同時に加工を終了させ
ることができる。その結果、第２の発明と同様な効果が
得られる。
ンウェーハの周縁部と嵌合する研削面を持つ砥石で表裏
面の面取り部を同時に形成しているので、表裏面の角隅
部を同時に砥石の研削面に突き当てることができ、さら
に同時に加工を進行させると共に同時に加工を終了させ
ることができる。その結果、第２の発明と同様な効果が
得られる。
［実施例］ 以下、本発明に係る半導体シリコンウェーハの実施例を
図面に基づいて説明する。
図面に基づいて説明する。
第１図には実施例の半導体シリコンウェーハが示されて
いる。
いる。
同図において符号１は半導体シリコンウェーハを示して
おり、この半導体シリコンウェーハ１の周縁には面取り
部１ａ，１ｂが形成されている。この半導体シリコンウ
ェーハ１は例えば半導体集積回路の形成に用いられるＩ
Ｃ用半導体シリコンウェーハであって、面取り部１ａ，
１ｂは非対称に構成されている。
おり、この半導体シリコンウェーハ１の周縁には面取り
部１ａ，１ｂが形成されている。この半導体シリコンウ
ェーハ１は例えば半導体集積回路の形成に用いられるＩ
Ｃ用半導体シリコンウェーハであって、面取り部１ａ，
１ｂは非対称に構成されている。
即ち、この実施例の半導体シリコンウェーハ１にあって
は、表面側の面取り部１ａの面取り幅ｗ3と、裏面側の
面取り部１ｂの面取り幅ｗ4とが同じとされ、表面側の
面取り角度θ3＝ａｒｃ ｔａｎ(ｄ3／ｗ3)よりも、裏面
側の面取り角度θ4＝ａｒｃｔａｎ（ｄ4／ｗ4）の方が
大きくなるように設定されている。つまり、表面側の面
取り深さｄ3よりも裏面側の面取り深さｄ4の方が深くな
っている。
は、表面側の面取り部１ａの面取り幅ｗ3と、裏面側の
面取り部１ｂの面取り幅ｗ4とが同じとされ、表面側の
面取り角度θ3＝ａｒｃ ｔａｎ(ｄ3／ｗ3)よりも、裏面
側の面取り角度θ4＝ａｒｃｔａｎ（ｄ4／ｗ4）の方が
大きくなるように設定されている。つまり、表面側の面
取り深さｄ3よりも裏面側の面取り深さｄ4の方が深くな
っている。
そして、この面取り部１ａ，１ｂのウェーハ周縁部分に
は所定の曲率半径Ｒ1，Ｒ2を持つ丸みがつけられてい
る。これらのＲ1，Ｒ2は面取り加工と同時に機械的加工
によっても良いし、またその後のエッチング処理で形成
しても良い。
は所定の曲率半径Ｒ1，Ｒ2を持つ丸みがつけられてい
る。これらのＲ1，Ｒ2は面取り加工と同時に機械的加工
によっても良いし、またその後のエッチング処理で形成
しても良い。
ここで、表面側の面取り幅ｗ3と、面取り角度θ3＝ａｒ
ｃ ｔａｎ（ｄ3／ｗ3）とは、その後のレジスト塗布お
よびエピタキシャル層形成の際クラウンが発生しないよ
うな値に設定されている。また、裏面側の面取り深さｄ
4は、半導体シリコンウェーハ１の欠けが防止できる値
以上に設定されている。なお、上記θ3、ｗ3，ｄ3，
ｗ4，ｄ4の具体的数値を言えば、半導体シリコンウェー
ハ１の厚さＴが０．６ｍｍのとき、θ3は約１１゜、ｗ3
は３００μｍ，ｄ3は６０μｍ，ｗ4は３００μｍ，ｄ4
は３１０μｍである。また、Ｒ1は２００μｍ，Ｒ2は４
００μｍである。
ｃ ｔａｎ（ｄ3／ｗ3）とは、その後のレジスト塗布お
よびエピタキシャル層形成の際クラウンが発生しないよ
うな値に設定されている。また、裏面側の面取り深さｄ
4は、半導体シリコンウェーハ１の欠けが防止できる値
以上に設定されている。なお、上記θ3、ｗ3，ｄ3，
ｗ4，ｄ4の具体的数値を言えば、半導体シリコンウェー
ハ１の厚さＴが０．６ｍｍのとき、θ3は約１１゜、ｗ3
は３００μｍ，ｄ3は６０μｍ，ｗ4は３００μｍ，ｄ4
は３１０μｍである。また、Ｒ1は２００μｍ，Ｒ2は４
００μｍである。
続いて、上記半導体シリコンウェーハ１の製造方法を説
明する。
明する。
先ず、シリコン単結晶インゴットを輪切りにして所定の
深さを持つ半導体シリコンウェーハ１１（面取り部１
ａ，１ｂ形成後の半導体シリコンウェーハ１と区別する
ため、符号１１を用いる。）を製造する。次に、第２図
に示すような砥石２を用いて面取り部１ａ，１ｂを形成
する。
深さを持つ半導体シリコンウェーハ１１（面取り部１
ａ，１ｂ形成後の半導体シリコンウェーハ１と区別する
ため、符号１１を用いる。）を製造する。次に、第２図
に示すような砥石２を用いて面取り部１ａ，１ｂを形成
する。
ここで、第２図に示す回転砥石２の研削面２ａ，２ｂ，
２ｃについて説明すれば、砥石２の研削面２ａ，２ｂ，
２ｃの形状は、実施例の半導体シリコンウェーハ１の周
縁部の形状と相補的関係を有している。即ち、砥石２の
研削面２ａ，２ｂ，２ｃの形状は、実施例の半導体シリ
コンウェーハ１の周縁部が嵌合するような形状となって
いる。
２ｃについて説明すれば、砥石２の研削面２ａ，２ｂ，
２ｃの形状は、実施例の半導体シリコンウェーハ１の周
縁部の形状と相補的関係を有している。即ち、砥石２の
研削面２ａ，２ｂ，２ｃの形状は、実施例の半導体シリ
コンウェーハ１の周縁部が嵌合するような形状となって
いる。
この砥石２によって、上記半導体シリコンウェーハ１１
を加工するにあたっては、半導体シリコンウェーハ１１
を砥石２とは逆の方向に回転させつつ、漸次に砥石２に
接近する方向へ移動させ、これによって、半導体シリコ
ンウェーハ１１の周縁部に、面取り部１ａ，１ｂを形成
するようにする。
を加工するにあたっては、半導体シリコンウェーハ１１
を砥石２とは逆の方向に回転させつつ、漸次に砥石２に
接近する方向へ移動させ、これによって、半導体シリコ
ンウェーハ１１の周縁部に、面取り部１ａ，１ｂを形成
するようにする。
上記した実施例の半導体シリコンウェーハ１およびその
製造方法によれば、下記のような効果を得ることができ
る。
製造方法によれば、下記のような効果を得ることができ
る。
即ち、上記半導体シリコンウェーハ１によれば、表面側
の面取り部１ａの傾斜面と主面とのなす角度（表面側の
面取り角度）θ３を約２０゜以下にすると共に、裏面側
の面取り部１ｂの傾斜面と主面とのなす角度（裏面側の
面取り角度）θ４を表面側の面取り角度θ３よりも大き
くし、表裏の面取り部１ａ，１ｂを非対称としたので、
表面側の面取り部１ａはクラウンの発生の防止が十分図
れるように、一方、裏面側の面取り部１ｂは、半導体シ
リコンウェーハ１の欠けが防止できるように独立に構成
することができる。つまり、上記半導体シリコンウェー
ハ１によれば、従来のウェーハに比べて、半導体シリコ
ンウェーハの裏面側の面取り効果が増す分、後の工程で
の半導体シリコンウェーハ１の欠けの発生を効果的に防
止できることとなる。
の面取り部１ａの傾斜面と主面とのなす角度（表面側の
面取り角度）θ３を約２０゜以下にすると共に、裏面側
の面取り部１ｂの傾斜面と主面とのなす角度（裏面側の
面取り角度）θ４を表面側の面取り角度θ３よりも大き
くし、表裏の面取り部１ａ，１ｂを非対称としたので、
表面側の面取り部１ａはクラウンの発生の防止が十分図
れるように、一方、裏面側の面取り部１ｂは、半導体シ
リコンウェーハ１の欠けが防止できるように独立に構成
することができる。つまり、上記半導体シリコンウェー
ハ１によれば、従来のウェーハに比べて、半導体シリコ
ンウェーハの裏面側の面取り効果が増す分、後の工程で
の半導体シリコンウェーハ１の欠けの発生を効果的に防
止できることとなる。
また、表裏面に形成される面取り部１ａ，１ｂの面取り
幅ｗ3，ｗ4を同じとしているので、製造後の半導体シリ
コンウェーハ１の周縁部と嵌合する研削面２ａ，２ｂ，
２ｃを持つ砥石２で表裏面の面取り部１ａ，１ｂを同時
に形成する場合、表裏面の角隅部が同時に砥石２の研削
面２ａ，２ｃに突き当たり、同時に加工が進行すると共
に同時に加工が終了することとなる。その結果、面取り
部１ａ，１ｂの加工中、一方の研削面から受ける反力
は、常に、他方の研削面によってサポートされこととな
り、加工歪の発生および半導体シリコンウェーハの欠け
の発生が防止できる。
幅ｗ3，ｗ4を同じとしているので、製造後の半導体シリ
コンウェーハ１の周縁部と嵌合する研削面２ａ，２ｂ，
２ｃを持つ砥石２で表裏面の面取り部１ａ，１ｂを同時
に形成する場合、表裏面の角隅部が同時に砥石２の研削
面２ａ，２ｃに突き当たり、同時に加工が進行すると共
に同時に加工が終了することとなる。その結果、面取り
部１ａ，１ｂの加工中、一方の研削面から受ける反力
は、常に、他方の研削面によってサポートされこととな
り、加工歪の発生および半導体シリコンウェーハの欠け
の発生が防止できる。
また、上記の製造方法によれば、製造後の半導体シリコ
ンウェーハ１の周縁部と嵌合する研削面２ａ，２ｂ，２
ｃを持つ砥石２で表裏面の面取り部１ａ，１ｂを同時に
形成しているので、表裏面の角隅部を同時に砥石２の研
削面２ａ，２ｃに突き当てることができ、さらに同時に
加工を進行させると共に同時に加工を終了させることが
できる。その結果、加工歪の発生および半導体シリコン
ウェーハの欠けの発生が防止できる。
ンウェーハ１の周縁部と嵌合する研削面２ａ，２ｂ，２
ｃを持つ砥石２で表裏面の面取り部１ａ，１ｂを同時に
形成しているので、表裏面の角隅部を同時に砥石２の研
削面２ａ，２ｃに突き当てることができ、さらに同時に
加工を進行させると共に同時に加工を終了させることが
できる。その結果、加工歪の発生および半導体シリコン
ウェーハの欠けの発生が防止できる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
例えば、上記実施例では、面取り部１ａ，１ｂを構成す
る面を平面状に構成したが、当該面の一方または双方を
所定の曲率半径を持つ曲線で形成するようにしても良
い。その場合には、半導体シリコンウェーハ１の両主面
に形成される面取り部１ａ，１ｂは曲率半径の異なる曲
線から構成されることになる。
る面を平面状に構成したが、当該面の一方または双方を
所定の曲率半径を持つ曲線で形成するようにしても良
い。その場合には、半導体シリコンウェーハ１の両主面
に形成される面取り部１ａ，１ｂは曲率半径の異なる曲
線から構成されることになる。
［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりであ
る。
て得られる効果を簡単に説明すれば下記のとおりであ
る。
即ち、上記第１の発明によれば、表面側の面取り部の傾
斜面と主面とのなす角度を約２０゜以下にすると共に、
裏面側の面取り部の傾斜面と主面とのなす角度を表面側
の面取り部のそれよりも大きくすることにより、表裏の
面取り部を非対称としたので、表面側の面取り部はクラ
ウンの発生の防止が十分図れるように、一方、裏面側の
面取り部は、半導体シリコンウェーハの欠けが防止でき
るように独立に構成することができる。また、上記第２
の発明によれば、第１の発明において、両主面に形成さ
れる面取り部の面取り幅を同じとしているので、製造後
の半導体シリコンウェーハの周縁と嵌合する研削面を持
つ砥石で表裏面の面取り部を同時に形成する場合、表裏
面の角隅部が同時に砥石の研削面に突き当たり、同時に
加工が進行すると共に同時に加工が終了することとな
る。その結果、面取り部の加工中、一方の研削面から受
ける反力は、常に、他方の研削面によってサポートされ
こととなり、加工歪の発生および半導体シリコンウェー
ハの欠けの発生が防止できる。
斜面と主面とのなす角度を約２０゜以下にすると共に、
裏面側の面取り部の傾斜面と主面とのなす角度を表面側
の面取り部のそれよりも大きくすることにより、表裏の
面取り部を非対称としたので、表面側の面取り部はクラ
ウンの発生の防止が十分図れるように、一方、裏面側の
面取り部は、半導体シリコンウェーハの欠けが防止でき
るように独立に構成することができる。また、上記第２
の発明によれば、第１の発明において、両主面に形成さ
れる面取り部の面取り幅を同じとしているので、製造後
の半導体シリコンウェーハの周縁と嵌合する研削面を持
つ砥石で表裏面の面取り部を同時に形成する場合、表裏
面の角隅部が同時に砥石の研削面に突き当たり、同時に
加工が進行すると共に同時に加工が終了することとな
る。その結果、面取り部の加工中、一方の研削面から受
ける反力は、常に、他方の研削面によってサポートされ
こととなり、加工歪の発生および半導体シリコンウェー
ハの欠けの発生が防止できる。
また、上記第３の発明によれば、上記第２の発明に係る
半導体シリコンウェーハの製造にあたり、製造後の半導
体シリコンウェーハの周縁と嵌合する研削面を持つ砥石
で表裏面の面取り部を同時に形成しているので、表裏面
の角隅部を同時に砥石の研削面に突き当てることがで
き、さらに同時に加工を進行させると共に同時に加工を
終了させることができる。その結果、第２の発明と同様
な効果が得られる。
半導体シリコンウェーハの製造にあたり、製造後の半導
体シリコンウェーハの周縁と嵌合する研削面を持つ砥石
で表裏面の面取り部を同時に形成しているので、表裏面
の角隅部を同時に砥石の研削面に突き当てることがで
き、さらに同時に加工を進行させると共に同時に加工を
終了させることができる。その結果、第２の発明と同様
な効果が得られる。
第１図は本発明に係る半導体シリコンウェーハの実施例
の周縁部およびその近傍部分を示す図、 第２図は半導体シリコンウェーハとその加工に用いられ
る砥石の研削面近傍を示す図、 第３図は従来の半導体シリコンウェーハの実施例の周縁
部およびその近傍部分を示す図である。 １……半導体シリコンウェーハ、１ａ，１ｂ……面取り
部。
の周縁部およびその近傍部分を示す図、 第２図は半導体シリコンウェーハとその加工に用いられ
る砥石の研削面近傍を示す図、 第３図は従来の半導体シリコンウェーハの実施例の周縁
部およびその近傍部分を示す図である。 １……半導体シリコンウェーハ、１ａ，１ｂ……面取り
部。
Claims (3)
- 【請求項１】表裏面の周縁部に形成される面取り部が互
いに非対称に構成されたＩＣ用半導体シリコンウェーハ
において、表面側の面取り部の傾斜面と主面とのなす角
度を約２０゜以下にすると共に、裏面側の面取り部の傾
斜面と主面とのなす角度を表面側の面取り部のそれより
も大きくし、その周縁部の欠けを防止するようにしたこ
とを特徴とする半導体シリコンウェーハ。 - 【請求項２】裏面側の面取り深さを表面側の面取り深さ
よりも深くし、かつ、表裏面に形成される面取り部の面
取り幅が同じとなるように上記各角度を設定し、その周
縁部の欠けを防止するようにしたことを特徴とする請求
項１記載の半導体シリコンウェーハ。 - 【請求項３】請求項２記載の半導体シリコンウェーハの
製造にあたり、その製造後の半導体シリコンウェーハの
周縁部と嵌合する形状の研削面を持つ砥石で、表裏面の
面取り部を同時に形成するようにしたことを特徴とする
半導体シリコンウェーハの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097749A JPH0624179B2 (ja) | 1989-04-17 | 1989-04-17 | 半導体シリコンウェーハおよびその製造方法 |
| US07/505,475 US5021862A (en) | 1989-04-17 | 1990-04-06 | Beveled semiconductor silicon wafer and manufacturing method thereof |
| EP90304025A EP0393951B1 (en) | 1989-04-17 | 1990-04-12 | Semiconductor silicon wafer and manufacturing method thereof |
| DE69029596T DE69029596T2 (de) | 1989-04-17 | 1990-04-12 | Halbleitendes Siliciumwafer und sein Herstellungsverfahren |
| US07/641,780 US5110764A (en) | 1989-04-17 | 1991-01-16 | Method of making a beveled semiconductor silicon wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097749A JPH0624179B2 (ja) | 1989-04-17 | 1989-04-17 | 半導体シリコンウェーハおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02275613A JPH02275613A (ja) | 1990-11-09 |
| JPH0624179B2 true JPH0624179B2 (ja) | 1994-03-30 |
Family
ID=14200535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1097749A Expired - Lifetime JPH0624179B2 (ja) | 1989-04-17 | 1989-04-17 | 半導体シリコンウェーハおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5021862A (ja) |
| EP (1) | EP0393951B1 (ja) |
| JP (1) | JPH0624179B2 (ja) |
| DE (1) | DE69029596T2 (ja) |
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|---|---|---|---|---|
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| JP2827885B2 (ja) * | 1994-02-12 | 1998-11-25 | 信越半導体株式会社 | 半導体単結晶基板およびその製造方法 |
| JPH081493A (ja) * | 1994-06-17 | 1996-01-09 | Shin Etsu Handotai Co Ltd | ウェーハ面取部の鏡面研磨方法および鏡面研磨装置 |
| JP3379097B2 (ja) * | 1995-11-27 | 2003-02-17 | 信越半導体株式会社 | 両面研磨装置及び方法 |
| DE19707887C2 (de) * | 1997-02-27 | 2002-07-11 | Micronas Semiconductor Holding | Verfahren zum Herstellen und Trennen von elektronischen Elementen mit leitfähigen Kontaktanschlüssen |
| FR2770685B1 (fr) * | 1997-10-31 | 2000-01-14 | Sgs Thomson Microelectronics | Procede d'amincissement d'une plaquette de semiconducteur |
| US6454514B2 (en) * | 1998-07-08 | 2002-09-24 | Semitool, Inc. | Microelectronic workpiece support and apparatus using the support |
| DE10131246C2 (de) * | 2001-06-28 | 2002-12-19 | Wacker Siltronic Halbleitermat | Verfahren zur materialabtragenden Bearbeitung der Kanten von Halbleiterscheiben |
| US6833291B2 (en) * | 2001-08-16 | 2004-12-21 | Micron Technology, Inc. | Semiconductor processing methods |
| JP4162892B2 (ja) * | 2002-01-11 | 2008-10-08 | 日鉱金属株式会社 | 半導体ウェハおよびその製造方法 |
| AU2003211886A1 (en) * | 2002-03-14 | 2003-09-22 | Disco Corporation | Method for grinding rear surface of semiconductor wafer |
| US7258931B2 (en) * | 2002-08-29 | 2007-08-21 | Samsung Electronics Co., Ltd. | Semiconductor wafers having asymmetric edge profiles that facilitate high yield processing by inhibiting particulate contamination |
| JP3580311B1 (ja) * | 2003-03-28 | 2004-10-20 | 住友電気工業株式会社 | 表裏識別した矩形窒化物半導体基板 |
| JP2005129676A (ja) * | 2003-10-23 | 2005-05-19 | Sumitomo Mitsubishi Silicon Corp | Ｓｏｉ基板用シリコン基板、ｓｏｉ基板、及びそのｓｏｉ基板の製造方法 |
| US7998865B2 (en) * | 2005-05-31 | 2011-08-16 | Texas Instruments Incorporated | Systems and methods for removing wafer edge residue and debris using a residue remover mechanism |
| US20060266383A1 (en) * | 2005-05-31 | 2006-11-30 | Texas Instruments Incorporated | Systems and methods for removing wafer edge residue and debris using a wafer clean solution |
| JP4939038B2 (ja) * | 2005-11-09 | 2012-05-23 | 日立電線株式会社 | Ｉｉｉ族窒化物半導体基板 |
| JP4806261B2 (ja) * | 2006-01-05 | 2011-11-02 | パナソニック株式会社 | 窒化物系化合物半導体素子用ウェハーの製造方法 |
| US7838387B2 (en) * | 2006-01-13 | 2010-11-23 | Sumco Corporation | Method for manufacturing SOI wafer |
| TWI314758B (en) * | 2006-04-20 | 2009-09-11 | Touch Micro System Tech | Wafer having an asymmetric edge profile and method of making the same |
| DE102006037267B4 (de) * | 2006-08-09 | 2010-12-09 | Siltronic Ag | Verfahren zur Herstellung von Halbleiterscheiben mit hochpräzisem Kantenprofil |
| US8389099B1 (en) | 2007-06-01 | 2013-03-05 | Rubicon Technology, Inc. | Asymmetrical wafer configurations and method for creating the same |
| TWI404164B (zh) * | 2008-09-05 | 2013-08-01 | Au Optronics Corp | 基板辨識治具與基板的辨識方法 |
| CN101354228B (zh) * | 2008-09-24 | 2010-06-09 | 友达光电股份有限公司 | 基板辨识治具与基板的辨识方法 |
| JP2020145272A (ja) * | 2019-03-05 | 2020-09-10 | トヨタ自動車株式会社 | 半導体ウエハ |
| CN113809149B (zh) * | 2021-07-23 | 2023-12-12 | 上海先进半导体制造有限公司 | 晶圆、半导体元件及半导体元件处理方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6058579B2 (ja) * | 1977-07-25 | 1985-12-20 | 日本電気株式会社 | 半導体ウエ−ハの製造方法 |
| JPS55113332A (en) * | 1979-02-23 | 1980-09-01 | Hitachi Ltd | Manufacture of wafer |
| JPH0624199B2 (ja) * | 1982-07-30 | 1994-03-30 | 株式会社日立製作所 | ウエハの加工方法 |
| JPS6088535U (ja) * | 1983-11-24 | 1985-06-18 | 住友電気工業株式会社 | 半導体ウエハ |
| JPS60224268A (ja) * | 1984-04-20 | 1985-11-08 | Meidensha Electric Mfg Co Ltd | 電力用半導体素子 |
-
1989
- 1989-04-17 JP JP1097749A patent/JPH0624179B2/ja not_active Expired - Lifetime
-
1990
- 1990-04-06 US US07/505,475 patent/US5021862A/en not_active Expired - Lifetime
- 1990-04-12 EP EP90304025A patent/EP0393951B1/en not_active Expired - Lifetime
- 1990-04-12 DE DE69029596T patent/DE69029596T2/de not_active Expired - Fee Related
-
1991
- 1991-01-16 US US07/641,780 patent/US5110764A/en not_active Expired - Lifetime
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|---|---|
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| DE69029596T2 (de) | 1997-07-10 |
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| EP0393951A3 (en) | 1991-07-03 |
| US5110764A (en) | 1992-05-05 |
| EP0393951B1 (en) | 1997-01-08 |
| DE69029596D1 (de) | 1997-02-20 |
| US5021862A (en) | 1991-06-04 |
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