JP2012156246A

JP2012156246A - 半導体ウェハ及び半導体デバイスウェハ

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Publication number: JP2012156246A
Application number: JP2011013071A
Authority: JP
Inventors: Hidesato Nemoto; 秀聖根本; Shoji Masuyama; 尚司増山
Original assignee: Hitachi Cable Ltd
Current assignee: Hitachi Cable Ltd
Priority date: 2011-01-25
Filing date: 2011-01-25
Publication date: 2012-08-16
Also published as: US20120187547A1; US8796820B2

Abstract

【課題】デバイス作製時における裏面研削後のウェハ端面が理想的なＲ面取形状を成し、欠けや割れが発生しにくくなり、デバイス製造歩留を大幅に向上させることができる半導体ウェハを提供する。
【解決手段】外周縁部に面取加工を施した円盤状の半導体ウェハ１０において、裏面研削の際にウェハ端面１１における割れや欠けの発生を防止すべく、ウェハ端面１１の周方向に１周に亘って１箇所以上の割れ欠け防止溝１２を設けたものである。
【選択図】図１

Description

本発明は、外周縁部に面取加工を施した円盤状の半導体ウェハ及び半導体デバイスウェハに関するものである。

図２２に示すように、一般的な半導体ウェハ２２０は、ウェハ表面側及びウェハ裏面側の外周縁部に面取加工を施した円盤状のものである。

以下に、ＧａＡｓ等の半導体ウェハ２２０の一般的な作製手順を説明する。

先ず、成長させた半導体結晶の外面を研削して円筒状に加工し、内周刃やワイヤソーによって所定の厚さのウェハ形状にスライスし、円盤状のアズスライスウェハを得る。

その後、ウェハ端面の欠けや割れを防止すべく、ウェハ端面研削機（面取機）により、特にウェハサイズがφ１２５ｍｍ以下の場合はオリエンテーションフラット（ＯＦ）とインデックスフラット（ＩＦ）を含む外周縁部、φ１５０ｍｍ以上の場合はノッチを含む外周縁部を砥石等を用いて面取加工する。

次いで、ラップ又は平面研削で平坦性を高め、加工変質層の除去及び清浄化のためにエッチングを行う。エッチング後は、両面を高平坦性を有する鏡面とするために両面研磨を行う。この両面研磨では、通常不織布タイプの研磨布を用いて研磨を行う。

その後、ウェハ表面を鏡面仕上げ面とするために発泡ポリウレタンタイプの柔らかい研磨布を用いた片面研磨を行い、次いで洗浄を行い、最後に乾燥させ、半導体ウェハ２２０を得る。

前述の面取加工を行う目的は、その後の研磨工程からデバイス作製工程に至るプロセス中において、半導体ウェハ２２０のウェハ端面２２１の欠けや割れの発生を防止することである。

特に、図２３に示すように、デバイス作製時において、デバイスサイズを小型化する目的で、半導体ウェハ２２０のウェハ表面に半導体エピタキシャル層などのデバイス構造層２３０を形成した後に、特性への影響のないウェハ裏面側を研削して半導体デバイスウェハ２３１を作製することがあり、最終的には１００μｍ前後にまで薄くすることがある。

このとき、図２２に示した面取形状の場合、半導体ウェハ２２０の厚さが薄くなるに連れて、ウェハ端面２２１の形状が鋭角になり、ウェハ端面２２１において無理な応力が加わりやすくなり、欠けや割れが発生する原因となってしまう。

この点を考慮し、裏面研削（バックラップ）後のウェハ端面２２１の形状が鋭角とならないように工夫したものが提案されている。

例えば、特許文献１では、ウェハ端面を、ウェハ表面と鋭角を成し、且つウェハ裏面と鈍角を成すように傾斜付けをし、そのウェハ端面のウェハ表面側の外周縁部とウェハ裏面側の外周縁部に面取加工を施した半導体ウェハが提案されている。

こうすることで、デバイス作製時における裏面研削後のウェハ端面の形状を、あたかも面取したかのような疑似円弧状にすることができ、欠けや割れの発生を低減することができる。

特開２００６−４０９９４号公報特開２００８−１５６１８９号公報

しかしながら、特許文献１の半導体ウェハは、裏面研削を行う前までは、ウェハ表面側付近のウェハ端面はかなり鋭角な形状となっており、真空ピンセット等によるハンドリング時や、ウェハトレイなどとの接触時において、無理な応力が加わりやすく、欠けや割れが発生しやすい形状と言える。

また、欠けや割れが発生することなく、裏面研削まで実施できたとしても、裏面研削後のウェハ端面とウェハ表面側はＲ形状となっているが、ウェハ裏面側はＣ面取しかされていない状態となるため、欠けや割れが発生する可能性はまだ残っていると言える。

また、特許文献２では、ウェハ２枚分以上の厚さを有する厚膜ウェハの中央から分割する基点としてウェハ端面に溝を形成した半導体ウェハが提案されている。

これは、厚膜ウェハを径方向に２分割にスライスするためのツールを誘導するための溝であり、欠けや割れの発生を防止するものではない。また、溝の深さ、形状等に関する細かい規定もなく、スライス後のウェハ端面には未面取部が形成されるため、欠けや割れが発生しやすい形状になることが予想される。

本発明はかかる点に立って為されたものであって、その目的とするところは、前記した従来技術の欠点を解消し、デバイス作製時における裏面研削後のウェハ端面が理想的なＲ面取形状を成し、欠けや割れが発生しにくくなり、デバイス製造歩留を大幅に向上させることができる半導体ウェハ及び半導体デバイスウェハを提供することである。

前記目的を達成するために創案された本発明は、外周縁部に面取加工を施した円盤状の半導体ウェハにおいて、裏面研削の際にウェハ端面における割れや欠けの発生を防止すべく、ウェハ端面の周方向に１周に亘って１箇所以上の割れ欠け防止溝を設けた半導体ウェハである。

前記割れ欠け防止溝とウェハ端面との境界部に面取加工を施すと良い。

ウェハ表面側の外周縁部及び前記割れ欠け防止溝とウェハ端面との境界部における面取部にＲ面取部を含み、その曲率半径が２０μｍ以上１００μｍ以下であると良い。

ウェハ裏面側の外周縁部における面取部にＲ面取部を含み、その曲率半径が２０μｍ以上１０００μｍ以下であると良い。

ウェハ表面から直近の割れ欠け防止溝は、該割れ欠け防止溝とウェハ端面とのウェハ表面側の境界部が裏面研削後にウェハ裏面側の外周縁部となる位置に形成されると良い。

ウェハ表面から直近の割れ欠け防止溝は、裏面研削後のウェハ厚さが４０μｍ以上２００μｍ以下となる位置に形成されると良い。

前記割れ欠け防止溝の深さが、２０μｍ以上２００μｍ以下であると良い。

また、本発明は、裏面研削が施された半導体ウェハと、前記裏面研削が施された半導体ウェハのウェハ表面側に形成されたデバイス構造層とを有する半導体デバイスウェハにおいて、前記裏面研削が施された半導体ウェハの側面に曲率半径Ｒ_d（μｍ）の面取部が形成され、前記裏面研削が施された半導体ウェハの厚さをｔ（μｍ）としたとき、（１／２）ｔ≦Ｒ_d≦（３／５）ｔである半導体デバイスウェハである。

また、本発明は、裏面研削が施された半導体ウェハと、前記裏面研削が施された半導体ウェハのウェハ表面側に形成されたデバイス構造層とを有する半導体デバイスウェハにおいて、前記裏面研削が施された半導体ウェハの側面は、第１の面取部を有する表面側境界部と、第２の面取部を有する裏面側境界部と、前記表面側境界部と前記裏面側境界部との間に設けられる端部を有し、前記第１及び第２の面取部は、前記裏面研削が施された半導体ウェハの厚さをｔ（μｍ）としたとき、（１／１０）ｔ≦Ｒ_d≦（１／２）ｔを満たす曲率半径Ｒ_dを有し、且つ、前記端部は、前記Ｒ_dより大きい曲率半径を有する半導体デバイスウェハである。

本発明によれば、デバイス作製時における裏面研削後のウェハ端面が好適なＲ面取形状を成し、欠けや割れが発生しにくくなり、デバイス製造歩留を大幅に向上させることができる。

本発明に係る半導体ウェハの断面を示す模式図である。本発明に係る半導体ウェハの断面を示す模式図である。本発明に係る半導体ウェハの断面を示す模式図である。図１〜３の半導体ウェハを用いて作製された半導体デバイスウェハの断面を示す模式図である。実施例１において、面取を行う砥石の断面を示す模式図である。実施例１において、面取を行った後の面取形成ウェハの断面を示す模式図である。実施例１において、溝を形成するための砥石の断面を示す模式図である。実施例１において、溝形成を行った後の溝形成ウェハの断面を示す模式図である。実施例１において、両面を研磨した半導体ウェハの断面を示す模式図である。実施例１において、デバイス作製時に裏面研削を行った半導体デバイスウェハの断面を示す模式図である。実施例２において、面取と溝形成を行う砥石の断面を示す模式図である。実施例２において、面取と溝形成を行った後の溝形成ウェハの断面を示す模式図である。実施例２において、両面を研磨した半導体ウェハの断面を示す模式図である。実施例２において、デバイス作製時に裏面研削を行った半導体デバイスウェハの断面を示す模式図である。実施例３において、面取と溝形成を行う砥石の断面を示す模式図である。実施例３において、両面を研磨した半導体ウェハの断面を示す模式図である。実施例３において、デバイス作製時に裏面研削を行った半導体デバイスウェハの断面を示す模式図である。比較例１において、面取を行う砥石の断面を示す模式図である。比較例１において、面取を行った後の面取形成ウェハの断面を示す模式図である。比較例１において、両面を研磨した半導体ウェハの断面を示す模式図である。比較例１において、デバイス作製時に裏面研削を行った半導体デバイスウェハの断面を示す模式図である。従来の一般的な半導体ウェハの断面を示す模式図である。図２２の半導体ウェハにおいて、デバイス作製時に裏面研削を行った半導体デバイスウェハの断面を示す模式図である。

以下、本発明の好適な実施の形態を添付図面にしたがって説明する。

図１〜３は、本発明に係る代表的な半導体ウェハの断面を示す模式図である。

図１〜３に示すように、本発明に係る代表的な半導体ウェハ１０、２０、３０は、外周縁部に面取加工を施した円盤状のものであり、裏面研削の際にウェハ端面１１、２１、３１における割れや欠けの発生を防止すべく、ウェハ端面１１、２１、３１の周方向に１周に亘って１箇所以上の割れ欠け防止溝１２、２２、３２を設けたことを特徴とする。

この半導体ウェハ１０、２０、３０を作製するためには、先ず、成長させた半導体結晶の外面を研削して円筒状に加工し、内周刃やワイヤソーによって所定の厚さのウェハ形状にスライスし、円盤状のアズスライスウェハを作製する。

その後、アズスライスウェハの外周縁部に面取加工を施して面取形成ウェハを作製し、更に又は同時にウェハ端面１１、２１、３１の周方向に１周に亘って１箇所以上の割れ欠け防止溝１２、２２、３２を形成して溝形成ウェハを作製する。

最後に、溝形成ウェハのウェハ表面を研磨してミラー面にすると、半導体ウェハ１０、２０、３０が得られる。

得られた半導体ウェハ１０、２０、３０は、デバイス作製工程に供される。デバイス作製工程においては、半導体ウェハ１０、２０、３０のウェハ表面に半導体エピタキシャル層などのデバイス構造層を形成した後、所定の裏面研削位置まで裏面研削を施して、裏面研削が施された半導体ウェハ（以下、裏面研削ウェハともいう）４１上にデバイス構造層４２が形成された半導体デバイスウェハ４０を作製する（図４参照）。この半導体デバイスウェハ４０の構成については後述する。その後、半導体デバイスウェハは各種工程を経て半導体デバイスとなる。

以下、本発明に係る半導体ウェハ１０、２０、３０の具体的な構成を説明する。

半導体ウェハ１０、２０、３０は、Ｓｉ、ＧａＡｓ、ＧａＮ、ＡｌＮ、ＧａＰ、ＩｎＰ、ＩｎＳｂ、ＩｎＡｓ、ＳｉＣ、サファイアのいずれかからなると良い。

割れ欠け防止溝１２、２２、３２を１箇所以上としたのは、デバイス作製プロセスで、裏面研削を行うことが１回とは限らず、複数回に分けて実施される場合を想定し、その場合毎に、欠けや割れを防止するべく理想的な面取形状が得られるようにするためである。

裏面研削を複数回に分けて実施するデバイス作製プロセスの一例としては、例えば、ウェハ表面側から順に第１の割れ欠け防止溝、第２の割れ欠け防止溝が形成され、ウェハ表面をミラー面にした半導体ウェハに対し、半導体エピタキシャル層を成長させ、その後、仮の裏面研削により第２の割れ欠け防止溝まで研削を実施し、更に半導体エピタキシャル層上に、絶縁膜、電極、リセスなどのデバイス構造を加工・形成した後、裏面研削により第１の割れ欠け防止溝まで研削を実施する例が考えられる。

割れ欠け防止溝１２、２２、３２とウェハ端面１１、２１、３１との境界部１３ａ，１３ｂ、２３ａ，２３ｂ、３３ａ，３３ｂには面取加工が施される。また、ウェハ表面から直近の割れ欠け防止溝１２、２２、３２は、その割れ欠け防止溝１２、２２、３２とウェハ端面１１、２１、３１とのウェハ表面側の境界部１３ａ、２３ａ、３３ａが裏面研削後に半導体デバイスウェハのウェハ裏面側の外周縁部となる位置に形成される。

このとき、ウェハ表面から直近の割れ欠け防止溝１２、２２、３２は、裏面研削後の半導体デバイスウェハにおける裏面研削ウェハの厚さが４０μｍ以上２００μｍ以下となる位置に形成されることが好ましい。デバイス作製時に裏面研削後の半導体基板のウェハ厚さは、最も薄いもので１０〜４０μｍ未満のものもあるが、この場合、割れ欠け防止溝１２、２２、３２を入れることが困難になるだけでなく、面取加工も難しくなり、また面取加工ができたとしても面取幅が小さくなるため、欠けや割れが発生する可能性が高くなってしまう。そのため、裏面研削後の半導体デバイスウェハにおける裏面研削ウェハの厚さの下限値を４０μｍとした。また、裏面研削後の半導体デバイスウェハにおける裏面研削ウェハの厚さの上限値は、裏面研削ウェハの厚さは厚いもので２００μｍという場合もあるため、その厚さに合わせて２００μｍとした。

ウェハ表面側の外周縁部及び割れ欠け防止溝１２、２２、３２とウェハ端面１１、２１、３１との境界部１３ａ，１３ｂ、２３ａ，２３ｂ、３３ａ，３３ｂにおける面取部にＲ面取部を含み、その曲率半径が２０μｍ以上１００μｍ以下であることが好ましい。これは、デバイス作製時の裏面研削後の半導体デバイスウェハにおける裏面研削ウェハの厚さが４０μｍ以上２００μｍ以下と想定し、且つ、欠けや割れに最も効果的と考えられるＲ面取にて面取を行った場合に、その曲率半径が裏面研削後の半導体デバイスウェハにおける裏面研削ウェハの厚さの半分となる２０μｍ以上１００μｍ以下としたためである。

割れ欠け防止溝１２、２２、３２の深さが、２０μｍ以上２００μｍ以下であることが好ましい。２０μｍ以上とするのは、前記のように裏面研削後の半導体デバイスウェハにおける裏面研削ウェハの厚さが最薄で４０μｍとなり、そのときのＲ面取の曲率半径が２０μｍとなる場合を想定し、割れ欠け防止溝１２、２２、３２の深さも同様に最小で２０μｍとしたためである。また、２００μｍより深い場合、面取後から研磨プロセス、デバイス作製プロセスを経る間に、割れ欠け防止溝から上の部分が欠けるリスクが高くなってしまうことが分かったため、割れ欠け防止溝１２、２２、３２の深さの上限値を２００μｍと規定した。

半導体ウェハ１０、２０、３０のウェハ厚さをｄとしたとき、割れ欠け防止溝１２、２２、３２の底面部１４、２４、３４の幅ｗは、（ｄ−８０μｍ）以下であることが好ましい。これは、前記のように裏面研削後の半導体デバイスウェハにおける裏面研削ウェハの厚さが薄いもので４０μｍのときを想定し、半導体ウェハのウェハ表面側で４０μｍ、ウェハ裏面側で４０μｍで足して８０μｍを半導体ウェハのウェハ厚さｄから引いた厚さを、割れ欠け防止溝１２、２２、３２の底面部１４、２４、３４の幅ｗの最大値とし、最小値は砥石の形状次第となるが、理想値としては０μｍ（例えば、図１の場合）までということで、ｗ＝（ｄ−８０μｍ）以下とした。なお、割れ欠け防止溝１２、２２、３２の底面部１４、２４、３４の形状は平坦形状に限らず、Ｕ字形状や凸形状など、割れ欠け防止溝１２、２２、３２の深さや割れ欠け防止溝１２、２２、３２とウェハ端面１１、２１、３１との境界部１３ａ，１３ｂ、２３ａ，２３ｂ、３３ａ，３３ｂにおけるＲ面取部のＲ形状が、前記した条件に従っていれば、特にこだわらなくても良い。

半導体ウェハ１０、２０、３０のウェハ裏面側の外周縁部における面取部１５、２５、３５にＲ面取部を含み、その曲率半径が２０μｍ以上１０００μｍ以下であることが好ましい。これは、前記の面取の有効性が得られる最小面取幅を２０μｍと考え、且つ、最も効果的なＲ面取とした場合の曲率半径を２０μｍ以上とし、また実用的なスライス後のアズスライスウェハの厚さの最大値は約１０００μｍであることが多いことから、全てＲ面取した場合を想定して曲率半径を１０００μｍ以下と規定した。

以上説明した半導体ウェハ１０、２０、３０は、半導体ウェハ１０、２０、３０のウェハ裏面から最表面側の割れ欠け防止溝１２、２２、３２の境界部１３ａ、２３ａ、３３ａまで、裏面研削を施して半導体デバイスウェハの作製に用いる。これにより、従来は鋭角となっていたデバイス作製時における裏面研削後の半導体デバイスウェハにおける裏面研削ウェハのウェハ端面が好適なＲ面取形状を成し、欠けや割れが発生しにくくなり、デバイス製造歩留を大幅に向上させることができる。

次に、本発明の半導体デバイスウェハについて説明する。

図４に示すように、本発明に係る半導体デバイスウェハ４０は、裏面研削ウェハ４１と、裏面研削ウェハ４１のウェハ表面側に形成されたデバイス構造層４２とを有する。

この半導体デバイスウェハ４０は、前述した半導体ウェハ１０、２０、３０を用いて作製され、裏面研削ウェハ４１の側面４３に曲率半径Ｒ_d（μｍ）の面取部が形成され、裏面研削ウェハ４１の厚さをｔ（μｍ）としたとき、曲率半径Ｒ_dが（１／２）ｔ≦Ｒ_d≦（３／５）ｔを満たすものである。

このような構成の半導体デバイスウェハ４０によれば、割れや欠けの発生を抑制できる。

（実施例１）
φ１０３ｍｍに円筒研削したＧａＡｓ単結晶インゴットを、マルチワイヤソーにて８００μｍ厚にスライスし、円盤状のアズスライスウェハを得た。そのアズスライスウェハに対して、ウェハ端面研削機により面取加工を行った。面取では、先ず図５に示す砥石５０を用いて、ウェハ径をφ１００ｍｍまで研削しながら、図６に示すように、アズスライスウェハのウェハ表面側の外周縁部６０ａを角度１５°のＣ面取形状となるように、またその先端６１を曲率半径５０μｍのＲ面取形状となるようにした。同時にウェハ裏面側の外周縁部６０ｂを曲率半径８００μｍのＲ面取形状となるようにした。このとき、所定の面方位にＯＦと表裏を判別するためのＩＦも同時に形成した。この面取加工により面取形成ウェハ６２を得た。

次いで、図７に示す高さ５０μｍの突起部７０を有する砥石７１を用いて、面取形成ウェハ６２のウェハ表面側から（１００μｍ＋ウェハ表面側の研磨量相当分）の位置に砥石７１の突起部７０が当たるように高さを調整して、図８に示すように、面取形成ウェハ６２のウェハ端面８０の周方向に１周に亘って割れ欠け防止溝８１を形成した。なお、砥石７１は、同じ形状の３つの突起部７０を有するものを示したが、突起部は１つであっても当然良い。また高さの異なる３つの突起部を設けても良く、例えば、異なる突起部により、徐々に溝を深く形成するようにしても良い。また、ＯＦ部とＩＦ部においても同様に割れ欠け防止溝８１を形成した。このとき、割れ欠け防止溝８１とウェハ端面８０との境界部８２ａ、８２ｂにおける面取部も曲率半径５０μｍのＲ面取形状とした。この溝加工により溝形成ウェハ８３を得た。

その後、図９に示すように、一般的な研磨プロセスにて溝形成ウェハ８３のウェハ表面側を１００μｍ、ウェハ裏面側を７５μｍ研磨し、厚さ６２５μｍの半導体ウェハ９０を完成させた。ここでは、両面をミラー面としたがウェハ裏面はラップ面／エッチ面でも良い。このとき、半導体ウェハ９０のウェハ表面からウェハ端面８０の周方向に設けた割れ欠け防止溝８１とウェハ端面８０とのウェハ表面側の境界部８２ａまでの垂直距離Ｌは１００μｍであった。

そして、図１０に示すように、半導体ウェハ９０のウェハ表面に半導体エピタキシャル層などのデバイス構造層１００を形成するデバイス作製プロセスを経て、最後に半導体ウェハ９０のウェハ表面から１００μｍの厚さになるまで裏面研削を行った。この結果、裏面研削が施された半導体ウェハ（裏面研削ウェハ）１０１上にデバイス構造層１００が形成されてなり、裏面研削ウェハ１０１のウェハ表面側の外周縁部１０２ａと裏面側の外周縁部１０２ｂに、曲率半径５０μｍのＲ面取形状を成す厚さ１００μｍの半導体デバイスウェハ１０３が完成し、欠けや割れなどの発生を抑制することに成功した。

同条件で１０枚を裏面研削まで実施した結果、１枚も欠けや割れを発生させることはなかった。

（実施例２）
φ１５５ｍｍに円筒研削したＧａＡｓ単結晶インゴットを、マルチワイヤソーにて９００μｍ厚にスライスし、円盤状のアズスライスウェハを得た。そのアズスライスウェハに対して、ウェハ端面研削機により面取加工を行った。面取では、先ず図１１に示す高さ８０μｍで平坦部１１０が２８０μｍの突起部１１１を有する砥石１１２を用いて、ウェハ径をφ１５０ｍｍまで研削しながら、図１２に示すように、アズスライスウェハのウェハ表面側の外周縁部１２０ａを角度１５°のＣ面取形状となるように、またその先端１２１を曲率半径７０μｍのＲ面取形状となるようにした。同時にウェハ裏面側の外周縁部１２０ｂも角度１５°のＣ面取形状となるように、またその先端１２２を曲率半径１５０μｍのＲ面取形状となるようにし、同時に突起部１１１によりアズスライスウェハのウェハ端面１２３の周方向に１周に亘って割れ欠け防止溝１２４を形成した。このとき、所定の面方位にノッチを形成するが、ノッチ研削用砥石にも図１１のような高さ８０μｍの突起部を有するものを用いて、アズスライスウェハの周方向に形成する割れ欠け防止溝１２４と同様の割れ欠け防止溝１２４を形成した。このとき、割れ欠け防止溝１２４とウェハ端面１２３との境界部１２５ａ、１２５ｂにおける面取部も曲率半径７０μｍのＲ面取形状とした。この面取加工及び溝加工により溝形成ウェハ１２６を得た。

その後、図１３に示すように、一般的な研磨プロセスにて溝形成ウェハ１２６のウェハ表面側を１００μｍ、ウェハ裏面側を７５μｍ研磨し、厚さ７２５μｍの半導体ウェハ１３０を完成させた。ここでは、両面をミラー面としたがウェハ裏面はラップ面／エッチ面でも良い。このとき、半導体ウェハ１３０のウェハ表面からウェハ端面１２３の周方向に設けた割れ欠け防止溝１２４とウェハ端面１２３とのウェハ表面側の境界部１２５ａまでの垂直距離Ｌは１４０μｍであり、割れ欠け防止溝１２４の底面部１２７の長さは２８０μｍであった。

そして、図１４に示すように、半導体ウェハ１３０のウェハ表面に半導体エピタキシャル層などのデバイス構造層１４０を形成するデバイス作製プロセスを経て、最後に半導体ウェハ１３０のウェハ表面から１４０μｍの厚さになるまで裏面研削を行った。この結果、裏面研削が施された半導体ウェハ（裏面研削ウェハ）１４１上にデバイス構造層１４０が形成されてなり、裏面研削ウェハ１４１のウェハ表面側の外周縁部１４２ａとウェハ裏面側の外周縁部１４２ｂに、曲率半径７０μｍのＲ面取形状を成す厚さ１４０μｍの半導体ウェハ１４３が完成し、欠けや割れなどの発生を抑制することに成功した。

（実施例３）
ＨＶＰＥ法によって成長させた厚さ１０００μｍのＧａＮウェハをφ５４ｍｍに円筒研削し、円盤状のアズスライスウェハを得た。そのアズスライスウェハを、一般的な研磨プロセスにてウェハ表面側を３００μｍ、ウェハ裏面側を３００μｍ研磨し、厚さ４００μｍの両面ミラーウェハを完成させた。その後、ウェハ端面研削機により面取加工を行った。面取では、先ず図１５に示す高さ５０μｍで平坦部１５０が１９０μｍの突起部１５１を有する砥石１５２を用いて、ウェハ径をφ５０．８ｍｍまで研削しながら、図１６に示すように、両面ミラーウェハのウェハ表面側の外周縁部１６０ａ及びウェハ裏面側の外周縁部１６０ｂをそれぞれ曲率半径５０μｍのＲ面取形状となるようにし、同時に突起部１５１により両面ミラーウェハのウェハ端面１６１の周方向に１周に亘って割れ欠け防止溝１６２を形成した。このとき、所定の面方位にＯＦと表裏を判別するためのＩＦも同時に形成し、同様の割れ欠け防止溝１６２を形成した。このとき、割れ欠け防止溝１６２とウェハ端面１６１との境界部１６３ａ、１６３ｂにおける面取部も曲率半径５０μｍのＲ面取形状とした。この面取加工及び溝加工により半導体ウェハ１５４を得た。

そして、図１７に示すように、半導体ウェハ１６４のウェハ表面に半導体エピタキシャル層などのデバイス構造層１７０を形成するデバイス作製プロセスを経て、最後に半導体ウェハ１６４のウェハ表面から１００μｍの厚さになるまで裏面研削を行った。この結果、裏面研削が施された半導体ウェハ（裏面研削ウェハ）１７１上にデバイス構造層１７０が形成されてなり、裏面研削ウェハ１７１のウェハ表面側の外周縁部１７２ａとウェハ裏面側の外周縁部１７２ｂに、曲率半径５０μｍのＲ面取形状を成す厚さ１００μｍの半導体ウェハ１７３が完成し、欠けや割れなどの発生を抑制することに成功した。

（比較例１）
φ１０３ｍｍに円筒研削したＧａＡｓ単結晶インゴットを、マルチワイヤソーにて８００μｍ厚にスライスし、円盤状のアズスライスウェハを得た。そのアズスライスウェハを、ウェハ端面研削機により面取加工を行った。面取では、先ず図１８に示す砥石１８０を用いて、ウェハ径をφ１００ｍｍまで研削しながら、図１９に示すように、アズスライスウェハのウェハ表面側の外周縁部１９０ａ及びウェハ裏面側の外周縁部１９０ｂを角度１５°のＣ面取形状となるように、またそれぞれの先端１９１ａ、１９２ａを曲率半径５０μｍのＲ面取形状となるようにした。このとき、所定の面方位にＯＦと表裏を判別するためのＩＦも同時に形成した。その後、実施例１〜３のような割れ欠け防止溝８１、１２４、１６２を形成することなく、面取加工を終了させた。この面取加工により面取形成ウェハ１９２を得た。

その後、図２０に示すように、一般的な研磨プロセスにて面取形成ウェハ１９２のウェハ表面側を１００μｍ、ウェハ裏面側を７５μｍ研磨し、厚さ６２５μｍの半導体ウェハ２００を完成させた。ここでは、両面をミラー面としたがウェハ裏面はラップ面／エッチ面でも良い。

そして、図２１に示すように、半導体ウェハ２００のウェハ表面に半導体エピタキシャル層などのデバイス構造層２１０を形成するデバイス作製プロセスを経て、最後に半導体ウェハ２００のウェハ表面から１００μｍの厚さになるまで裏面研削を行った。この結果、裏面研削が施された半導体ウェハ（裏面研削ウェハ）２１１上にデバイス構造層２１０が形成されてなり、裏面研削ウェハ２１１のウェハ端面２１２が鋭角な形状を成し、その後のプロセス中に欠けが発生した。

同条件で１０枚を裏面研削まで実施した結果、１０枚中欠けが３枚、割れが１枚発生した。

以上より、本発明の効果が確認された。

ここでは、ＧａＡｓ単結晶インゴット、或いはＧａＮウェハから作製した半導体ウェハ９０、１３０、１６４、２００について記載したが、Ｓｉ、ＧａＡｓ、ＧａＮ、ＡｌＮ、ＧａＰ、ＩｎＰ、ＩｎＳｂ、ＩｎＡｓ、ＳｉＣ、サファイアなど、デバイス作製時に裏面研削を行う半導体ウェハにおいても同様の効果が期待できる。

また、本発明の面取形状はＲ面取とすることが有効と考えるが、Ｃ面取を併用するか、又はＣ面取のみでも角度や面取の回数を調整することによって同様の効果が期待できる。

また、割れ欠け防止溝を形成する方法は、ウェハ端面研削機によって行ったが、例えば、レーザ加工機などでも代用できうると考える。また、デバイス構造層は、イオン注入等によって設ける場合もある。

（実施例４）
実施例１〜３に記載の方法を用いて、裏面研削ウェハの厚さをｔ（μｍ）、側面の曲率半径をＲ_d（μｍ）として、これらのパラメータをそれぞれ変更して半導体デバイスウェハを作製した。

その結果、裏面研削ウェハの厚さｔの範囲が４０μｍ以上２００μｍ以下、曲率半径が２０μｍ以上１００μｍ以下の範囲、且つ（１／２）ｔ≦Ｒ_d≦（３／５）ｔを満たすように作製した半導体デバイスウェハ（図４参照）については、割れや欠けが発生することなく、半導体デバイスウェハを作製することができた。

これにより、裏面研削ウェハの側面に曲率半径Ｒ_dの面取部が形成され、裏面研削ウェハの厚さをｔ（μｍ）としたとき、（１／２）ｔ≦Ｒ_d≦（３／５）ｔである半導体デバイスウェハとすることで、割れや欠けの発生を抑制できることが分かった。

（変形例）
実施例４では、裏面研削ウェハにおけるウェハ端面の形状が（１／２）ｔ≦Ｒ_d≦（３／５）ｔを満たすよう、半導体デバイスウェハを作製したが、ウェハ端面の一部に平坦面（又は、面取加工を施した境界部より曲率半径の大きい端面）を採用することもできる。例えば、面取加工が施された表面側境界部と、面取加工が施された裏面側境界部との間に、平坦面を設けても良い。この場合、面取加工を施す境界面の曲率半径は（１／１０）ｔ≦Ｒ_d≦（１／２）ｔとすると良い。

１０半導体ウェハ
１１ウェハ端面
１２割れ欠け防止溝

Claims

外周縁部に面取加工を施した円盤状の半導体ウェハにおいて、裏面研削の際にウェハ端面における割れや欠けの発生を防止すべく、ウェハ端面の周方向に１周に亘って１箇所以上の割れ欠け防止溝を設けたことを特徴とする半導体ウェハ。
前記割れ欠け防止溝とウェハ端面との境界部に面取加工を施した請求項１に記載の半導体ウェハ。
ウェハ表面側の外周縁部及び前記割れ欠け防止溝とウェハ端面との境界部における面取部にＲ面取部を含み、その曲率半径が２０μｍ以上１００μｍ以下である請求項２に記載の半導体ウェハ。
ウェハ裏面側の外周縁部における面取部にＲ面取部を含み、その曲率半径が２０μｍ以上１０００μｍ以下である請求項１〜３のいずれかに記載の半導体ウェハ。
ウェハ表面から直近の割れ欠け防止溝は、該割れ欠け防止溝とウェハ端面とのウェハ表面側の境界部が裏面研削後にウェハ裏面側の外周縁部となる位置に形成される請求項１〜４のいずれかに記載の半導体ウェハ。
ウェハ表面から直近の割れ欠け防止溝は、裏面研削後のウェハ厚さが４０μｍ以上２００μｍ以下となる位置に形成される請求項５に記載の半導体ウェハ。
前記割れ欠け防止溝の深さが、２０μｍ以上２００μｍ以下である請求項１〜６のいずれかに記載の半導体ウェハ。
裏面研削が施された半導体ウェハと、前記裏面研削が施された半導体ウェハのウェハ表面側に形成されたデバイス構造層とを有する半導体デバイスウェハにおいて、前記裏面研削が施された半導体ウェハの側面に曲率半径Ｒ_d（μｍ）の面取部が形成され、前記裏面研削が施された半導体ウェハの厚さをｔ（μｍ）としたとき、（１／２）ｔ≦Ｒ_d≦（３／５）ｔであることを特徴とする半導体デバイスウェハ。
裏面研削が施された半導体ウェハと、前記裏面研削が施された半導体ウェハのウェハ表面側に形成されたデバイス構造層とを有する半導体デバイスウェハにおいて、前記裏面研削が施された半導体ウェハの側面は、第１の面取部を有する表面側境界部と、第２の面取部を有する裏面側境界部と、前記表面側境界部と前記裏面側境界部との間に設けられる端部を有し、前記第１及び第２の面取部は、前記裏面研削が施された半導体ウェハの厚さをｔ（μｍ）としたとき、（１／１０）ｔ≦Ｒ_d≦（１／２）ｔを満たす曲率半径Ｒ_dを有し、且つ、前記端部は、前記Ｒ_dより大きい曲率半径を有することを特徴とする半導体デバイスウェハ。