JP2827885B2 - 半導体単結晶基板およびその製造方法 - Google Patents
半導体単結晶基板およびその製造方法Info
- Publication number
- JP2827885B2 JP2827885B2 JP6037681A JP3768194A JP2827885B2 JP 2827885 B2 JP2827885 B2 JP 2827885B2 JP 6037681 A JP6037681 A JP 6037681A JP 3768194 A JP3768194 A JP 3768194A JP 2827885 B2 JP2827885 B2 JP 2827885B2
- Authority
- JP
- Japan
- Prior art keywords
- single crystal
- crystal substrate
- semiconductor single
- protective film
- peripheral end
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S117/00—Single-crystal, oriented-crystal, and epitaxy growth processes; non-coating apparatus therefor
- Y10S117/901—Levitation, reduced gravity, microgravity, space
- Y10S117/902—Specified orientation, shape, crystallography, or size of seed or substrate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/974—Substrate surface preparation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/21—Circular sheet or circular blank
- Y10T428/219—Edge structure
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、気相成長によりエピタ
キシャル層を主表面上に成長させる半導体単結晶基板お
よびその製造方法に関する。詳しくは、気相成長により
厚いエピタキシャル層を成長させる場合において、エッ
ジクラウンの発生を抑制できる半導体単結晶基板および
その製造方法に関するものである。
キシャル層を主表面上に成長させる半導体単結晶基板お
よびその製造方法に関する。詳しくは、気相成長により
厚いエピタキシャル層を成長させる場合において、エッ
ジクラウンの発生を抑制できる半導体単結晶基板および
その製造方法に関するものである。
【０００２】
【従来の技術】気相エピタキシャル成長技術は、バイポ
ーラトランジスタやＭＯＳＬＳＩ等の集積回路の製造に
用いられる単結晶薄膜層を気相成長させる技術であり、
清浄な半導体単結晶基板上に基板の結晶方位に合わせて
均一な単結晶薄膜を成長させたり、ドーパント濃度差が
大きい接合の急峻な不純物濃度勾配を形成することがで
きるので、極めて重要な技術である。
ーラトランジスタやＭＯＳＬＳＩ等の集積回路の製造に
用いられる単結晶薄膜層を気相成長させる技術であり、
清浄な半導体単結晶基板上に基板の結晶方位に合わせて
均一な単結晶薄膜を成長させたり、ドーパント濃度差が
大きい接合の急峻な不純物濃度勾配を形成することがで
きるので、極めて重要な技術である。
【０００３】気相エピタキシャル成長装置としては、縦
型（パンケーキ型）、バレル型（シリンダー型）、さら
に横型の３種類が一般的である。これらの成長装置の原
理は共通しており、先ず半導体単結晶基板を、黒鉛板の
表面に緻密なＳｉＣの被覆を設けたサセプタと呼ばれる
加熱台の上に載置し、前記基板を所定の反応温度に加熱
し、原料ガスの熱分解や水素還元によってエピタキシャ
ル層を成長させる。
型（パンケーキ型）、バレル型（シリンダー型）、さら
に横型の３種類が一般的である。これらの成長装置の原
理は共通しており、先ず半導体単結晶基板を、黒鉛板の
表面に緻密なＳｉＣの被覆を設けたサセプタと呼ばれる
加熱台の上に載置し、前記基板を所定の反応温度に加熱
し、原料ガスの熱分解や水素還元によってエピタキシャ
ル層を成長させる。
【０００４】高品質なエピタキシャル層を成長させる為
に、半導体単結晶基板には様々な工夫が施されている。
に、半導体単結晶基板には様々な工夫が施されている。
【０００５】半導体単結晶基板の外周部は、面取りと呼
ばれるテーパ状の加工が行われる。これは、基板のハン
ドリングや移送時に基板周辺が接触して割れや欠けが発
生したり、気相エピタキシャル成長の際に半導体単結晶
基板の外周部でエッジクラウンと呼ばれる異常成長が起
こりやすいので、これらの発生を抑制するためであり、
特開昭４９−４３８８１号を初め数多くの特許出願がな
されている。
ばれるテーパ状の加工が行われる。これは、基板のハン
ドリングや移送時に基板周辺が接触して割れや欠けが発
生したり、気相エピタキシャル成長の際に半導体単結晶
基板の外周部でエッジクラウンと呼ばれる異常成長が起
こりやすいので、これらの発生を抑制するためであり、
特開昭４９−４３８８１号を初め数多くの特許出願がな
されている。
【０００６】しかし近年需要が増大したＩＧＢＴ（Insu
lated Gate Bipolar Transistor ）等の高耐圧大電流素
子製造用のシリコンエピタキシャル基板のように、厚い
エピタキシャル層を成長させる場合には、面取り加工を
施した単結晶基板を用いているにもかかわらず、図８に
示すように、基板の主表面側及び裏面側の外周部に無視
できない高さのエッジクラウン（６２ａ，６２ｂ，６２
ｃ）が発生する。従来、基板の外周部に施していた面取
り加工の寸法は、せいぜい数十μｍの厚さのエピタキシ
ャル層を成長させる場合を想定して規定しており、１０
０μｍを超えるような厚いエピタキシャル層を成長させ
る場合には必ずしも適当でなかった。
lated Gate Bipolar Transistor ）等の高耐圧大電流素
子製造用のシリコンエピタキシャル基板のように、厚い
エピタキシャル層を成長させる場合には、面取り加工を
施した単結晶基板を用いているにもかかわらず、図８に
示すように、基板の主表面側及び裏面側の外周部に無視
できない高さのエッジクラウン（６２ａ，６２ｂ，６２
ｃ）が発生する。従来、基板の外周部に施していた面取
り加工の寸法は、せいぜい数十μｍの厚さのエピタキシ
ャル層を成長させる場合を想定して規定しており、１０
０μｍを超えるような厚いエピタキシャル層を成長させ
る場合には必ずしも適当でなかった。
【０００７】前記エッジクラウンは、縦型気相成長装置
を用いて厚いエピタキシャル層を成長させた場合、単結
晶基板の主表面側および裏面側の基板外周部において発
生する。基板外周部上で前記エッジクラウンの発生する
位置は、基板の面方位により一定である。例えば主表面
の面方位が｛１００｝の場合、エッジクラウンは＜０１
１＞方向の主表面外周部近傍の４ヶ所に発生する。
を用いて厚いエピタキシャル層を成長させた場合、単結
晶基板の主表面側および裏面側の基板外周部において発
生する。基板外周部上で前記エッジクラウンの発生する
位置は、基板の面方位により一定である。例えば主表面
の面方位が｛１００｝の場合、エッジクラウンは＜０１
１＞方向の主表面外周部近傍の４ヶ所に発生する。
【０００８】図８に示すように、主表面側に発生するエ
ッジクラウン６２ａ（以下、表クラウンと呼ぶ。）は、
単結晶基板５１の主表面側に成長したエピタキシャル層
６３と面取り部５２に生じるファセットとの界面に発生
する。一方単結晶基板５１の裏面側に発生するエッジク
ラウン６２ｂ及び６２ｃ（以下、裏クラウンと呼ぶ。）
は、基板５１の裏面側面取り部に回り込んで裏面と略同
じ高さに成長したエピタキシャル層と面取り部５２に生
じるファセットとの界面に発生する（６２ｂ）ととも
に、オートドープ防止用の保護膜５３の外周端部に被さ
るようにして発生する（６２ｃ）。
ッジクラウン６２ａ（以下、表クラウンと呼ぶ。）は、
単結晶基板５１の主表面側に成長したエピタキシャル層
６３と面取り部５２に生じるファセットとの界面に発生
する。一方単結晶基板５１の裏面側に発生するエッジク
ラウン６２ｂ及び６２ｃ（以下、裏クラウンと呼ぶ。）
は、基板５１の裏面側面取り部に回り込んで裏面と略同
じ高さに成長したエピタキシャル層と面取り部５２に生
じるファセットとの界面に発生する（６２ｂ）ととも
に、オートドープ防止用の保護膜５３の外周端部に被さ
るようにして発生する（６２ｃ）。
【０００９】エッジクラウンの高さは、単結晶基板５１
の主表面及び裏面を基準面にして測定される。表クラウ
ン６２ａの高さＨ1 は、主表面に成長したエピタキシャ
ル層の表面を基準面にし、裏クラウン６２ｂ，６２ｃの
高さＨ2 は、オートドープ防止用の保護膜５３を除去し
た後の裏面を基準面にする。
の主表面及び裏面を基準面にして測定される。表クラウ
ン６２ａの高さＨ1 は、主表面に成長したエピタキシャ
ル層の表面を基準面にし、裏クラウン６２ｂ，６２ｃの
高さＨ2 は、オートドープ防止用の保護膜５３を除去し
た後の裏面を基準面にする。
【００１０】表クラウン６２ａの高さＨ1 は、従来の半
導体単結晶基板を用いた場合、成長するエピタキシャル
層の厚さやその成長条件にもよるが、１００μｍ程度の
エピタキシャル層成長で３０μｍに達することもある。
表クラウン６２ａの高さＨ1が１０μｍを超えると、デ
バイス工程において、ホトリソパターン作成用のマスク
が前記表クラウン６２ａと周辺部で接触するため該マス
クとエピタキシャル層６３との密着度が悪くなり、パタ
ーン切れ精度が低下する等の問題が発生しやすくなる。
導体単結晶基板を用いた場合、成長するエピタキシャル
層の厚さやその成長条件にもよるが、１００μｍ程度の
エピタキシャル層成長で３０μｍに達することもある。
表クラウン６２ａの高さＨ1が１０μｍを超えると、デ
バイス工程において、ホトリソパターン作成用のマスク
が前記表クラウン６２ａと周辺部で接触するため該マス
クとエピタキシャル層６３との密着度が悪くなり、パタ
ーン切れ精度が低下する等の問題が発生しやすくなる。
【００１１】裏クラウン６２ｂ，６２ｃの高さＨ2 が１
０μｍを超えると、単結晶基板５１の裏面側を吸着して
これを固定する際、該単結晶基板５１は裏クラウン６２
ｂにより周辺部が押し上げられて凹型に反るので、表ク
ラウン６２ａが主表面側に発生した場合と同様、デバイ
ス工程においてホトリソパターン作成用のマスクとエピ
タキシャル層６３との密着度が悪くなり、パターン切れ
精度が低下する等の問題が発生しやすくなる。また、裏
クラウン６２ｂの高さＨ2 が１０μｍを超えるような時
には、エピタキシャル層６３の成長時に前記単結晶基板
５１がサセプタの座ぐりに貼り付くので、貼り付いた基
板とサセプタとの間に熱応力による歪みが降温時に発生
し、ひび割れやスリップの発生原因となる。
０μｍを超えると、単結晶基板５１の裏面側を吸着して
これを固定する際、該単結晶基板５１は裏クラウン６２
ｂにより周辺部が押し上げられて凹型に反るので、表ク
ラウン６２ａが主表面側に発生した場合と同様、デバイ
ス工程においてホトリソパターン作成用のマスクとエピ
タキシャル層６３との密着度が悪くなり、パターン切れ
精度が低下する等の問題が発生しやすくなる。また、裏
クラウン６２ｂの高さＨ2 が１０μｍを超えるような時
には、エピタキシャル層６３の成長時に前記単結晶基板
５１がサセプタの座ぐりに貼り付くので、貼り付いた基
板とサセプタとの間に熱応力による歪みが降温時に発生
し、ひび割れやスリップの発生原因となる。
【００１２】
【発明が解決しようとする課題】従来、厚いエピタキシ
ャル層の成長においては、気相成長装置のタイプ、基板
保持用サセプタの座ぐり形状、または反応温度や成長速
度等の成長条件を適切に選定することにより、エッジク
ラウンの高さを１０μｍ以下に抑える努力がなされてき
た。
ャル層の成長においては、気相成長装置のタイプ、基板
保持用サセプタの座ぐり形状、または反応温度や成長速
度等の成長条件を適切に選定することにより、エッジク
ラウンの高さを１０μｍ以下に抑える努力がなされてき
た。
【００１３】縦型気相成長装置のかわりにバレル型気相
成長装置を用いてエピタキシャル層を成長させる場合、
エッジクラウンは主表面側においてのみ生じるが、単結
晶基板を略垂直なサセプタに立て掛けて保持するので単
結晶基板の面取り部の一部がサセプタの座ぐりの下部側
壁に必ず接触する構造になっているため、厚いエピタキ
シャル層を成長させると前記単結晶基板の面取り部の一
部がエピタキシャル層を介して座ぐりの下部側壁に貼り
付き、ひび割れやスリップが発生しやすい。
成長装置を用いてエピタキシャル層を成長させる場合、
エッジクラウンは主表面側においてのみ生じるが、単結
晶基板を略垂直なサセプタに立て掛けて保持するので単
結晶基板の面取り部の一部がサセプタの座ぐりの下部側
壁に必ず接触する構造になっているため、厚いエピタキ
シャル層を成長させると前記単結晶基板の面取り部の一
部がエピタキシャル層を介して座ぐりの下部側壁に貼り
付き、ひび割れやスリップが発生しやすい。
【００１４】基板保持用サセプタの座ぐりを深くする
と、座ぐりの周辺部へ反応ガスが供給されにくくなるた
め、座ぐりを深くするに連れてエッジクラウンの高さは
低くなる。しかしその一方で、エピタキシャル層も単結
晶基板の周辺部で成長しづらくなるため、周辺部でのエ
ピタキシャル層の厚さが薄くなり、面内の膜厚分布が悪
くなる。
と、座ぐりの周辺部へ反応ガスが供給されにくくなるた
め、座ぐりを深くするに連れてエッジクラウンの高さは
低くなる。しかしその一方で、エピタキシャル層も単結
晶基板の周辺部で成長しづらくなるため、周辺部でのエ
ピタキシャル層の厚さが薄くなり、面内の膜厚分布が悪
くなる。
【００１５】成長速度を大きくすると、表クラウンは低
くなるが、裏クラウンが高くなる。逆に成長速度を小さ
くすると、表クラウンが高くなり、裏クラウンが低くな
る。つまり、成長速度を変えることによっては表裏両面
のエッジクラウンを同時に小さくすることはできない。
くなるが、裏クラウンが高くなる。逆に成長速度を小さ
くすると、表クラウンが高くなり、裏クラウンが低くな
る。つまり、成長速度を変えることによっては表裏両面
のエッジクラウンを同時に小さくすることはできない。
【００１６】裏面側にオートドープ防止用の保護膜を付
けなければ、裏クラウンは低くなるが、高濃度の不純物
をドープした基板上に気相成長するとオートドープが発
生し、基板界面付近の不純物濃度プロファイルや基板周
辺部の不純物濃度分布に悪影響を及ぼす。
けなければ、裏クラウンは低くなるが、高濃度の不純物
をドープした基板上に気相成長するとオートドープが発
生し、基板界面付近の不純物濃度プロファイルや基板周
辺部の不純物濃度分布に悪影響を及ぼす。
【００１７】本発明は、上記の問題点を解決しようとす
るもので、その目的は、気相成長により厚いエピタキシ
ャル層を成長させる場合において、主表面側と裏面側の
エッジクラウンの発生を抑制でき、また、オートドープ
を防止してエピタキシャル層の面内の抵抗分布を維持し
ながら主表面側と裏面側のエッジクラウンの発生を抑制
できる半導体単結晶基板を簡単な構成で提供することに
ある。
るもので、その目的は、気相成長により厚いエピタキシ
ャル層を成長させる場合において、主表面側と裏面側の
エッジクラウンの発生を抑制でき、また、オートドープ
を防止してエピタキシャル層の面内の抵抗分布を維持し
ながら主表面側と裏面側のエッジクラウンの発生を抑制
できる半導体単結晶基板を簡単な構成で提供することに
ある。
【００１８】
【課題を解決するための手段】本発明の半導体単結晶基
板は、かかる技術的課題を達成するために、面取り加工
を施した半導体単結晶基板において、気相エピタキシャ
ル成長によるエッジクラウンの発生位置が前記面取り加
工の面取り斜面上になるように面取り幅（半導体単結晶
基板の外周端部と、面取り部の内周端部との間隔）を設
定したことを特徴とするものである。
板は、かかる技術的課題を達成するために、面取り加工
を施した半導体単結晶基板において、気相エピタキシャ
ル成長によるエッジクラウンの発生位置が前記面取り加
工の面取り斜面上になるように面取り幅（半導体単結晶
基板の外周端部と、面取り部の内周端部との間隔）を設
定したことを特徴とするものである。
【００１９】また、本発明の半導体単結晶基板では、面
取り加工を施し、裏面にオートドープ防止用の保護膜を
形成した半導体単結晶基板であって、主表面上に気相エ
ピタキシャル成長させるものにおいて、前記保護膜の外
周端部と面取り部の裏面側内周端部との間に適宜寸法の
間隔を形成し、かつ気相エピタキシャル成長によるエッ
ジクラウンの発生位置が前記面取り加工の面取り斜面上
になるように面取り幅を設定したものであってもよい。
取り加工を施し、裏面にオートドープ防止用の保護膜を
形成した半導体単結晶基板であって、主表面上に気相エ
ピタキシャル成長させるものにおいて、前記保護膜の外
周端部と面取り部の裏面側内周端部との間に適宜寸法の
間隔を形成し、かつ気相エピタキシャル成長によるエッ
ジクラウンの発生位置が前記面取り加工の面取り斜面上
になるように面取り幅を設定したものであってもよい。
【００２０】前記半導体単結晶基板では、前記保護膜の
外周端部と前記面取り部の裏面側内周端部との間隙の寸
法Ｄ（図２（ｃ）を参照）を５ｍｍ以下とすることが好
ましい。前記寸法Ｄを０．５ｍｍ以上２ｍｍ以下とする
と、一層好ましい。
外周端部と前記面取り部の裏面側内周端部との間隙の寸
法Ｄ（図２（ｃ）を参照）を５ｍｍ以下とすることが好
ましい。前記寸法Ｄを０．５ｍｍ以上２ｍｍ以下とする
と、一層好ましい。
【００２１】さらに、主表面の面方位が｛１００｝、オ
フアングルが略０°の半導体シリコン単結晶基板であっ
て、主表面上にシリコンエピタキシャル層を成長させる
ものにおいて、面取り幅が５７０μｍ以上であるものが
好ましい。本発明は、気相エピタキシャル成長の厚さが
１００μｍ以上の際に顕著な効果がある。
フアングルが略０°の半導体シリコン単結晶基板であっ
て、主表面上にシリコンエピタキシャル層を成長させる
ものにおいて、面取り幅が５７０μｍ以上であるものが
好ましい。本発明は、気相エピタキシャル成長の厚さが
１００μｍ以上の際に顕著な効果がある。
【００２２】本発明の半導体単結晶基板の製造方法は、
面取り加工を施し、裏面にオートドープ防止用の保護膜
を形成した半導体単結晶基板の両面に、直径が該半導体
単結晶基板の直径にほぼ等しく、かつ両面の周縁部に段
差を環状に設けた耐蝕性の平板状パッキンを密着させ、
この密着物を重ね合わせて形成した積層体をエッチング
液中に浸漬し、前記保護膜のうち前記パッキンと密着し
ていない部分をエッチング除去して、保護膜の外周端部
と面取り部の裏面側内周端部との間に適宜寸法の間隙を
形成することを特徴とするものである。
面取り加工を施し、裏面にオートドープ防止用の保護膜
を形成した半導体単結晶基板の両面に、直径が該半導体
単結晶基板の直径にほぼ等しく、かつ両面の周縁部に段
差を環状に設けた耐蝕性の平板状パッキンを密着させ、
この密着物を重ね合わせて形成した積層体をエッチング
液中に浸漬し、前記保護膜のうち前記パッキンと密着し
ていない部分をエッチング除去して、保護膜の外周端部
と面取り部の裏面側内周端部との間に適宜寸法の間隙を
形成することを特徴とするものである。
【００２３】また、本発明の半導体単結晶基板の製造方
法は、上記製造方法において、前記パッキンと半導体単
結晶基板との積層体を界面活性剤に浸漬して、前記パッ
キン周縁部と半導体単結晶基板周縁部との間にエッチン
グ液が十分浸透できるようにした後に該エッチング液中
に浸漬することが好ましい。
法は、上記製造方法において、前記パッキンと半導体単
結晶基板との積層体を界面活性剤に浸漬して、前記パッ
キン周縁部と半導体単結晶基板周縁部との間にエッチン
グ液が十分浸透できるようにした後に該エッチング液中
に浸漬することが好ましい。
【００２４】
【作用】表クラウンは、主表面側に成長したエピタキシ
ャル層と面取り部に発生したファセットとの界面に発生
する。前記界面の位置は、主表面側に成長するエピタキ
シャル層の成長速度と面取り部に発生するファセットの
成長速度の大小関係により決まるので、結晶の成長速度
を左右する主表面の結晶方位やオフアングルの大きさ及
び面取り部の結晶方位の影響を強く受けるが、面取り幅
の大きさによっては変化しない。
ャル層と面取り部に発生したファセットとの界面に発生
する。前記界面の位置は、主表面側に成長するエピタキ
シャル層の成長速度と面取り部に発生するファセットの
成長速度の大小関係により決まるので、結晶の成長速度
を左右する主表面の結晶方位やオフアングルの大きさ及
び面取り部の結晶方位の影響を強く受けるが、面取り幅
の大きさによっては変化しない。
【００２５】つまり、表クラウン６２ａの発生位置は、
主表面の結晶方位やオフアングルの大きさ及び面取り部
の結晶方位が同じであれば面取り幅が小さくても大きく
ても、面取り５２端部からの距離は略同じである。図８
に示す従来の基板のように、その面取り幅Ｌが小さいと
き、表クラウン６２ａは主表面上に発生する。しかし、
図１に示すように面取り幅Ｌを十分に大きくとると、表
クラウン５ａの発生位置と面取り２端部との距離は変化
しないので、面取り部上に表クラウン５ａが発生するよ
うになる。面取り部上の表クラウン６２ａの発生位置が
主表面と面取り部との境から離れるほど、面取り部２は
斜面状に形成されるので、主表面から上側に表クラウン
６２ａが頭を突き出す程度が少なくなり、また、ファセ
ット面が平になるように形成されるので表クラウン６２
ａの裾部がファセット面に吸収され、表クラウン６２ａ
は実質的にも見た目にも低くなる。
主表面の結晶方位やオフアングルの大きさ及び面取り部
の結晶方位が同じであれば面取り幅が小さくても大きく
ても、面取り５２端部からの距離は略同じである。図８
に示す従来の基板のように、その面取り幅Ｌが小さいと
き、表クラウン６２ａは主表面上に発生する。しかし、
図１に示すように面取り幅Ｌを十分に大きくとると、表
クラウン５ａの発生位置と面取り２端部との距離は変化
しないので、面取り部上に表クラウン５ａが発生するよ
うになる。面取り部上の表クラウン６２ａの発生位置が
主表面と面取り部との境から離れるほど、面取り部２は
斜面状に形成されるので、主表面から上側に表クラウン
６２ａが頭を突き出す程度が少なくなり、また、ファセ
ット面が平になるように形成されるので表クラウン６２
ａの裾部がファセット面に吸収され、表クラウン６２ａ
は実質的にも見た目にも低くなる。
【００２６】図８に示す面取り端部に近い側の裏クラウ
ン６２ｂについても、表クラウン６２ａと同様である。
図１に示すように面取り幅Ｌを十分に大きくとるに伴
い、面取り端部に近い側の裏クラウン６２ｂの発生位置
が裏面と面取り部との境から外周端部方向に離れ、主表
面から上側に裏クラウン６２ｂが頭を突き出す程度が少
なくなり、また、ファセット面が平になるように形成さ
れるので裏クラウン６２ｂの裾部がファセット面に吸収
され、裏クラウン６２ｂは実質的にも見た目にも低くな
る。
ン６２ｂについても、表クラウン６２ａと同様である。
図１に示すように面取り幅Ｌを十分に大きくとるに伴
い、面取り端部に近い側の裏クラウン６２ｂの発生位置
が裏面と面取り部との境から外周端部方向に離れ、主表
面から上側に裏クラウン６２ｂが頭を突き出す程度が少
なくなり、また、ファセット面が平になるように形成さ
れるので裏クラウン６２ｂの裾部がファセット面に吸収
され、裏クラウン６２ｂは実質的にも見た目にも低くな
る。
【００２７】一方、裏クラウン６２ｃはオートドープ防
止用の保護膜５３の外周端部に発生するので、面取り幅
Ｌを大きくとると裏クラウン６２ｃと面取り５２端部と
の距離も大きくなる。その結果、基板５１の裏面側に回
り込む原料ガスのうち長くなった面取り部で消費される
割合が大きくなるので、裏クラウン６２ｃは低くなる。
止用の保護膜５３の外周端部に発生するので、面取り幅
Ｌを大きくとると裏クラウン６２ｃと面取り５２端部と
の距離も大きくなる。その結果、基板５１の裏面側に回
り込む原料ガスのうち長くなった面取り部で消費される
割合が大きくなるので、裏クラウン６２ｃは低くなる。
【００２８】表クラウン６２ａは、主表面の面方位が
｛１００｝の場合、＜０１１＞方向の主表面外周部近傍
の４ヶ所に発生するが、面方位｛０１１｝の位置に形成
されたオリエンテーションフラット部に発生するものが
最も顕著である。該オリエンテーションフラット部の面
取り部には、面方位｛１１１｝と｛３１１｝のファセッ
トが成長し、｛１００｝面に対し｛１１１｝面は５５
°、｛３１１｝面は２５°の角度を成す。表クラウン６
２ａは、面方位｛１００｝の主表面と面方位｛３１１｝
のファセットとの界面に発生する。
｛１００｝の場合、＜０１１＞方向の主表面外周部近傍
の４ヶ所に発生するが、面方位｛０１１｝の位置に形成
されたオリエンテーションフラット部に発生するものが
最も顕著である。該オリエンテーションフラット部の面
取り部には、面方位｛１１１｝と｛３１１｝のファセッ
トが成長し、｛１００｝面に対し｛１１１｝面は５５
°、｛３１１｝面は２５°の角度を成す。表クラウン６
２ａは、面方位｛１００｝の主表面と面方位｛３１１｝
のファセットとの界面に発生する。
【００２９】表クラウン６２ａの発生位置は、主表面の
面方位やオフアングルの大きさ及び面取り部の面方位が
同じであれば面取り幅が小さくても大きくても、面取り
５２端部からの距離は略同じである。面方位が｛１０
０｝、オフアングルが略０°の半導体シリコン単結晶基
板５１の主表面上に気相法によりシリコンエピタキシャ
ル層を成長させる場合において、面取り幅Ｌの長さに対
する表クラウン６２ａのオリエンテーションフラット部
での発生位置を、８°又は１１°の対称な面取りを持つ
基板について、図５に示した。横軸は、面取り幅（基板
５１の外周端部と面取り部の内周端部との間隔）Ｌであ
る。縦軸は、表クラウン６２ａの発生位置（基板５１の
外周端部から表クラウン６２ａのピークまでの間隔）で
ある。
面方位やオフアングルの大きさ及び面取り部の面方位が
同じであれば面取り幅が小さくても大きくても、面取り
５２端部からの距離は略同じである。面方位が｛１０
０｝、オフアングルが略０°の半導体シリコン単結晶基
板５１の主表面上に気相法によりシリコンエピタキシャ
ル層を成長させる場合において、面取り幅Ｌの長さに対
する表クラウン６２ａのオリエンテーションフラット部
での発生位置を、８°又は１１°の対称な面取りを持つ
基板について、図５に示した。横軸は、面取り幅（基板
５１の外周端部と面取り部の内周端部との間隔）Ｌであ
る。縦軸は、表クラウン６２ａの発生位置（基板５１の
外周端部から表クラウン６２ａのピークまでの間隔）で
ある。
【００３０】図５に示したように、表クラウン６２ａの
発生位置は面取り角度や面取り幅の大きさによらず略一
定であり、基板５１の外周端部から５７０μｍ以上離れ
た位置に発生する表クラウン６２ａは無いことがわかっ
た。つまり、面方位が｛１００｝、オフアングルが略０
°の半導体シリコン単結晶基板５１において、面取り幅
が５７０μｍ以上であれば、主表面上に気相法によりシ
リコンエピタキシャル層を成長させると表クラウンは面
取り部上に発生し、表クラウンの高さＨ1 が低くなる。
裏クラウン６２ｂ，６２ｃについても、同じ傾向があ
る。
発生位置は面取り角度や面取り幅の大きさによらず略一
定であり、基板５１の外周端部から５７０μｍ以上離れ
た位置に発生する表クラウン６２ａは無いことがわかっ
た。つまり、面方位が｛１００｝、オフアングルが略０
°の半導体シリコン単結晶基板５１において、面取り幅
が５７０μｍ以上であれば、主表面上に気相法によりシ
リコンエピタキシャル層を成長させると表クラウンは面
取り部上に発生し、表クラウンの高さＨ1 が低くなる。
裏クラウン６２ｂ，６２ｃについても、同じ傾向があ
る。
【００３１】半導体単結晶基板１の面取り部２は、エッ
ジクラウンの発生位置が前記面取り加工の面取り斜面上
になるように面取り幅を設定してあれば、面取りの傾斜
角度が主表面側と裏面側とで対称であっても非対称であ
っても良い。
ジクラウンの発生位置が前記面取り加工の面取り斜面上
になるように面取り幅を設定してあれば、面取りの傾斜
角度が主表面側と裏面側とで対称であっても非対称であ
っても良い。
【００３２】本発明によれば、面取り幅を十分に大きく
とることにより、上記のように表クラウンと裏クラウン
をそれぞれに抑制することができるが、面取り幅を十分
に大きくとることと、以下に述べる保護膜の外周端部と
面取り部の裏面側内周端部との間に適宜寸法の間隙を形
成することを組み合わせれば、表裏のエッジクラウンの
発生を抑制するのに、さらに大きな効果がある。
とることにより、上記のように表クラウンと裏クラウン
をそれぞれに抑制することができるが、面取り幅を十分
に大きくとることと、以下に述べる保護膜の外周端部と
面取り部の裏面側内周端部との間に適宜寸法の間隙を形
成することを組み合わせれば、表裏のエッジクラウンの
発生を抑制するのに、さらに大きな効果がある。
【００３３】半導体単結晶基板の裏面には、基板の裏面
側からのオートドープを防止するために、酸化膜や窒化
膜等の保護膜が形成されている。オートドープとは、半
導体単結晶基板中の不純物が一旦気相中に飛び出してそ
れが再び成長層中に取り込まれる現象であり、基板界面
付近の不純物濃度プロファイルや基板周辺部の不純物濃
度分布に悪影響を及ぼす。
側からのオートドープを防止するために、酸化膜や窒化
膜等の保護膜が形成されている。オートドープとは、半
導体単結晶基板中の不純物が一旦気相中に飛び出してそ
れが再び成長層中に取り込まれる現象であり、基板界面
付近の不純物濃度プロファイルや基板周辺部の不純物濃
度分布に悪影響を及ぼす。
【００３４】オートドープの原因となる不純物ガスは、
気相エピタキシャル成長の初期においては、基板の主表
面側と裏面側の両方から発生するが、エピタキシャル層
が成長して基板の主表面を被覆するにつれて、不純物ガ
スの発生はほとんど裏面側からとなる。従って、オート
ドープを防止するために裏面側を保護膜で覆うことが重
要となる。オートドープ防止用の保護膜は、基板の裏面
側をＣＶＤ法や熱酸化法により窒化膜や酸化膜等で被覆
することにより形成される。この際、基板周辺の面取り
部にも保護膜が成長する。
気相エピタキシャル成長の初期においては、基板の主表
面側と裏面側の両方から発生するが、エピタキシャル層
が成長して基板の主表面を被覆するにつれて、不純物ガ
スの発生はほとんど裏面側からとなる。従って、オート
ドープを防止するために裏面側を保護膜で覆うことが重
要となる。オートドープ防止用の保護膜は、基板の裏面
側をＣＶＤ法や熱酸化法により窒化膜や酸化膜等で被覆
することにより形成される。この際、基板周辺の面取り
部にも保護膜が成長する。
【００３５】気相エピタキシャル成長の際、前記保護膜
によりオートドープを防止することはできるが、基板周
辺部の面取り部に成長した保護膜を前もって除去してお
かないと、面取り部にノジュールが発生する。ノジュー
ルとは、面取り部に異常成長する多結晶の小瘤のことで
あり、これが基板搬送中に剥がれ落ちてエピタキシャル
基板の表面に付着し結晶性を著しく劣化させたり、半導
体素子製造工程で露光用マスクを傷つけたり、酸化膜の
ピンホールの原因となったりして、様々なトラブルの原
因となる。
によりオートドープを防止することはできるが、基板周
辺部の面取り部に成長した保護膜を前もって除去してお
かないと、面取り部にノジュールが発生する。ノジュー
ルとは、面取り部に異常成長する多結晶の小瘤のことで
あり、これが基板搬送中に剥がれ落ちてエピタキシャル
基板の表面に付着し結晶性を著しく劣化させたり、半導
体素子製造工程で露光用マスクを傷つけたり、酸化膜の
ピンホールの原因となったりして、様々なトラブルの原
因となる。
【００３６】そこで、前記ノジュールの発生を防止する
ための技術として、半導体基板の両面に耐腐食性板を密
着させ、これをエッチング液に浸漬して、半導体基板周
辺の面取り部に成長した不要な保護膜を除去するように
した発明が、特開平１−２４８５２７号公報に開示され
ている。この発明によれば、面取り部に成長した保護膜
のみを除去し、基板の裏面側に成長した保護膜を面取り
部の裏面側内周端部まで完全に残すことができる。
ための技術として、半導体基板の両面に耐腐食性板を密
着させ、これをエッチング液に浸漬して、半導体基板周
辺の面取り部に成長した不要な保護膜を除去するように
した発明が、特開平１−２４８５２７号公報に開示され
ている。この発明によれば、面取り部に成長した保護膜
のみを除去し、基板の裏面側に成長した保護膜を面取り
部の裏面側内周端部まで完全に残すことができる。
【００３７】気相反応中、水素ガスにより希釈された原
料ガスは、半導体単結晶基板の主表面側のみならず基板
の面取り部や基板の裏面側周辺部にも到達し、そこでエ
ピタキシャル層を成長させる。一方、基板の裏面側にお
いて、窒化膜や酸化膜等の保護膜上にはエピタキシャル
層は成長できないので、エピタキシャル層の成長が保護
膜によりせき止められた形になり、その境界ではエピタ
キシャル層が保護膜に覆い被さり、クラウン状に異常成
長する。これが、裏クラウン６２ｃ（図８を参照）の発
生原因である。裏クラウン６２ｃの高さＨ2 は通常無視
できるが、ＩＧＢＴ製造用のように、厚いエピタキシャ
ル層を成長させる場合には、裏クラウン６２ｃの高さＨ
2 が無視できなくなる。
料ガスは、半導体単結晶基板の主表面側のみならず基板
の面取り部や基板の裏面側周辺部にも到達し、そこでエ
ピタキシャル層を成長させる。一方、基板の裏面側にお
いて、窒化膜や酸化膜等の保護膜上にはエピタキシャル
層は成長できないので、エピタキシャル層の成長が保護
膜によりせき止められた形になり、その境界ではエピタ
キシャル層が保護膜に覆い被さり、クラウン状に異常成
長する。これが、裏クラウン６２ｃ（図８を参照）の発
生原因である。裏クラウン６２ｃの高さＨ2 は通常無視
できるが、ＩＧＢＴ製造用のように、厚いエピタキシャ
ル層を成長させる場合には、裏クラウン６２ｃの高さＨ
2 が無視できなくなる。
【００３８】そこで、保護膜の外周端部と面取り部の裏
面側内周端部との間に適宜寸法の間隙を形成し、エピタ
キシャル層が基板の裏面側周辺部に十分成長できる余地
を前もって準備しておけば、裏クラウン６２ｃの発生を
抑制できる。保護膜の外周端部と面取り部の裏面側内周
端部との間隙の寸法（間隔）Ｄが５ｍｍ以下の場合、好
ましくは０．５ｍｍ以上２ｍｍ以下の場合には、気相反
応の初期においてエピタキシャル層が前記間隙部に成長
しオートドープ防止用の保護膜として作用するので、基
板の主表面側へのオートドープは事実上発生しない。
面側内周端部との間に適宜寸法の間隙を形成し、エピタ
キシャル層が基板の裏面側周辺部に十分成長できる余地
を前もって準備しておけば、裏クラウン６２ｃの発生を
抑制できる。保護膜の外周端部と面取り部の裏面側内周
端部との間隙の寸法（間隔）Ｄが５ｍｍ以下の場合、好
ましくは０．５ｍｍ以上２ｍｍ以下の場合には、気相反
応の初期においてエピタキシャル層が前記間隙部に成長
しオートドープ防止用の保護膜として作用するので、基
板の主表面側へのオートドープは事実上発生しない。
【００３９】しかし、前記間隙の寸法Ｄが５ｍｍよりも
大きくなるにつれて、基板の裏面側はサセプタの座ぐり
に接触しているので原料ガスが侵入しづらくなり、エピ
タキシャル層が成長できなくなる。従って、前記間隙の
寸法Ｄが５ｍｍを超えると、裏クラウン６２ｃの抑制作
用はやや向上するもののオートドープが大幅に増大し、
弊害のほうが大きくなる。
大きくなるにつれて、基板の裏面側はサセプタの座ぐり
に接触しているので原料ガスが侵入しづらくなり、エピ
タキシャル層が成長できなくなる。従って、前記間隙の
寸法Ｄが５ｍｍを超えると、裏クラウン６２ｃの抑制作
用はやや向上するもののオートドープが大幅に増大し、
弊害のほうが大きくなる。
【００４０】適宜寸法の前記間隙部を形成するために
は、例えば、面取り加工を施し裏面にオートドープ防止
用の保護膜を形成した半導体単結晶基板の両面に、外径
が該半導体単結晶基板とほぼ一致し平板状で、かつ両面
の周縁部に環状の段差を設けた耐蝕性のパッキンを密着
させ、この密着物を重ね合わせて形成した積層体をエッ
チング液中に浸漬して、該パッキンと接触している部分
の保護膜を残す一方で、前記半導体単結晶基板周縁部の
不要な保護膜をエッチング除去すればよい。前記密着物
をエッチング液中に浸漬する前に界面活性剤に浸漬させ
ると、パッキン周縁部と半導体単結晶基板周縁部との間
にエッチング液が十分浸透できるようになるので、保護
膜の輪郭線を前記パッキン段差の輪郭線に精度良く一致
させることができる。
は、例えば、面取り加工を施し裏面にオートドープ防止
用の保護膜を形成した半導体単結晶基板の両面に、外径
が該半導体単結晶基板とほぼ一致し平板状で、かつ両面
の周縁部に環状の段差を設けた耐蝕性のパッキンを密着
させ、この密着物を重ね合わせて形成した積層体をエッ
チング液中に浸漬して、該パッキンと接触している部分
の保護膜を残す一方で、前記半導体単結晶基板周縁部の
不要な保護膜をエッチング除去すればよい。前記密着物
をエッチング液中に浸漬する前に界面活性剤に浸漬させ
ると、パッキン周縁部と半導体単結晶基板周縁部との間
にエッチング液が十分浸透できるようになるので、保護
膜の輪郭線を前記パッキン段差の輪郭線に精度良く一致
させることができる。
【００４１】
【実施例】以下、図面を参照して本発明の好適な実施例
を例示的に説明する。但し、この実施例に記載されてい
る構成部品の寸法、材質、形状、その相対配置などは、
特定的な記載がない限りはこの発明の範囲をそれのみに
限定する趣旨ではなく、単なる説明例にすぎない。
を例示的に説明する。但し、この実施例に記載されてい
る構成部品の寸法、材質、形状、その相対配置などは、
特定的な記載がない限りはこの発明の範囲をそれのみに
限定する趣旨ではなく、単なる説明例にすぎない。
【００４２】実施例１ まず、図２に示すように、直径１２５ｍｍ、厚さ４６５
μｍ、面方位（１００）、抵抗率０．０１５Ω・ｃｍ、
主表面側および裏面側における面取り部２の傾斜角度θ
1 およびθ2 を総型方式ＮＣ（Numerical Control ）制
御法により８°対称に面取りし（図２（ａ））、裏面に
ＣＶＤ酸化膜を保護膜３として成長させた（図２
（ｂ））後に、外周端部に成長した保護膜３を周辺部よ
り１ｍｍ程度除去し、主表面側を鏡面加工したもので
（図２（ｃ））、面取り幅が異なる３種類のｎ型ＣＺシ
リコン単結晶基板１を用意した。
μｍ、面方位（１００）、抵抗率０．０１５Ω・ｃｍ、
主表面側および裏面側における面取り部２の傾斜角度θ
1 およびθ2 を総型方式ＮＣ（Numerical Control ）制
御法により８°対称に面取りし（図２（ａ））、裏面に
ＣＶＤ酸化膜を保護膜３として成長させた（図２
（ｂ））後に、外周端部に成長した保護膜３を周辺部よ
り１ｍｍ程度除去し、主表面側を鏡面加工したもので
（図２（ｃ））、面取り幅が異なる３種類のｎ型ＣＺシ
リコン単結晶基板１を用意した。
【００４３】次に、上記の基板１を縦型気相エピタキシ
ャル成長装置にセットし、反応温度１１３０°Ｃ、成長
速度１．５μｍ／ｍｉｎの条件で、主表面側に厚さ２０
０μｍ、抵抗率８０Ω・ｃｍのリンドープｎ型のシリコ
ンエピタキシャル層４を成長させた（図２（ｄ））。シ
リコンエピタキシャル層４を成長させた際に、下記〔数
１〕で示される結晶面に形成したオリエンテーションフ
ラット部に発生したエッジクラウン５（図２（ｄ）参
照）の高さ、すなわち図１における表クラウン５ａ及び
裏クラウン５ｂ，５ｃの高さと、面取り幅Ｌとの関係を
図６に示した。
ャル成長装置にセットし、反応温度１１３０°Ｃ、成長
速度１．５μｍ／ｍｉｎの条件で、主表面側に厚さ２０
０μｍ、抵抗率８０Ω・ｃｍのリンドープｎ型のシリコ
ンエピタキシャル層４を成長させた（図２（ｄ））。シ
リコンエピタキシャル層４を成長させた際に、下記〔数
１〕で示される結晶面に形成したオリエンテーションフ
ラット部に発生したエッジクラウン５（図２（ｄ）参
照）の高さ、すなわち図１における表クラウン５ａ及び
裏クラウン５ｂ，５ｃの高さと、面取り幅Ｌとの関係を
図６に示した。
【００４４】
【数１】
【００４５】図６に示すように、表クラウンの場合、面
取り幅Ｌが３００μｍと５００μｍの時、表クラウンの
高さは約２０μｍであるが、面取り幅が６００μｍにな
ると、表クラウンの高さは１０μｍ以下に半減する。一
方裏クラウンの場合、面取り幅Ｌが３００μｍの時裏ク
ラウンの高さは約４０μｍに達することもあるが、面取
り幅Ｌが５００μｍで約１５μｍになり、面取り幅Ｌが
６００μｍで約１０μｍと大幅に減少する。
取り幅Ｌが３００μｍと５００μｍの時、表クラウンの
高さは約２０μｍであるが、面取り幅が６００μｍにな
ると、表クラウンの高さは１０μｍ以下に半減する。一
方裏クラウンの場合、面取り幅Ｌが３００μｍの時裏ク
ラウンの高さは約４０μｍに達することもあるが、面取
り幅Ｌが５００μｍで約１５μｍになり、面取り幅Ｌが
６００μｍで約１０μｍと大幅に減少する。
【００４６】実施例２ 直径１２５ｍｍ、厚さ４６５μｍ、面方位（１００）、
主表面側および裏面側における面取り部２の傾斜角度θ
1 およびθ2 が８°に対称に面取りされ、面取り幅Ｌが
６００μｍで抵抗率０．０１５Ω・ｃｍのｎ型ＣＺシリ
コン単結晶基板１を用意した（図２（ａ））。
主表面側および裏面側における面取り部２の傾斜角度θ
1 およびθ2 が８°に対称に面取りされ、面取り幅Ｌが
６００μｍで抵抗率０．０１５Ω・ｃｍのｎ型ＣＺシリ
コン単結晶基板１を用意した（図２（ａ））。
【００４７】次に、基板１の裏面側全面に、常圧ＣＶＤ
法により厚さ１０００ｎｍの酸化膜をオートドープ防止
用の保護膜３として成長させた（図２（ｂ））後、基板
１の両面に、外径が該基板１の外径とほぼ一致し平板状
で、かつ両面の周縁部に環状の段差を設けた、図４に示
す形状のポリ塩化ビニル製パッキン１１を図３に示すよ
うに同心状に重ね合わせて密着させ、最終的に数十枚〜
数百枚の基板１が積層する積層体を形成した。
法により厚さ１０００ｎｍの酸化膜をオートドープ防止
用の保護膜３として成長させた（図２（ｂ））後、基板
１の両面に、外径が該基板１の外径とほぼ一致し平板状
で、かつ両面の周縁部に環状の段差を設けた、図４に示
す形状のポリ塩化ビニル製パッキン１１を図３に示すよ
うに同心状に重ね合わせて密着させ、最終的に数十枚〜
数百枚の基板１が積層する積層体を形成した。
【００４８】次に、該積層体を図３に示すように、エッ
チング槽２１に貯溜した弗酸等のエッチング液２２に浸
漬することにより、保護膜３の内周部すなわち、パッキ
ン１１と接触している部分を残す一方で、パッキン１１
と接触せずにエッチング液２２に露出している保護膜部
分すなわち、面取り部２の保護膜３および面取り部２の
裏面側内周端部から適宜寸法離れた位置までの保護膜３
（図２（ｃ）の「Ｌ＋Ｄ」に相当する部分）をエッチン
グ除去した。これにより、保護膜３の外周端部と面取り
部２の裏面側内周端部との間隔Ｄは所望の値となる（図
２（ｃ））。なお、エッチング液２２に浸漬する前に、
前記積層体を濃度０．１〜１％の界面活性剤に浸漬すれ
ば、保護膜とエッチング部の境界の精度が一層良くな
る。
チング槽２１に貯溜した弗酸等のエッチング液２２に浸
漬することにより、保護膜３の内周部すなわち、パッキ
ン１１と接触している部分を残す一方で、パッキン１１
と接触せずにエッチング液２２に露出している保護膜部
分すなわち、面取り部２の保護膜３および面取り部２の
裏面側内周端部から適宜寸法離れた位置までの保護膜３
（図２（ｃ）の「Ｌ＋Ｄ」に相当する部分）をエッチン
グ除去した。これにより、保護膜３の外周端部と面取り
部２の裏面側内周端部との間隔Ｄは所望の値となる（図
２（ｃ））。なお、エッチング液２２に浸漬する前に、
前記積層体を濃度０．１〜１％の界面活性剤に浸漬すれ
ば、保護膜とエッチング部の境界の精度が一層良くな
る。
【００４９】ＣＶＤ工程が終了後、酸化膜を成長させて
いない主表面側をメカニカルケミカルポリッシングによ
り鏡面状に仕上げた基板１を縦型気相エピタキシャル成
長装置にセットし、反応温度１１３０°Ｃ、成長速度
１．５μｍ／ｍｉｎの条件で、主表面側に厚さ２００μ
ｍ、抵抗率８０Ω・ｃｍのリンドープｎ型のシリコンエ
ピタキシャル層を成長させた（図２（ｄ））。
いない主表面側をメカニカルケミカルポリッシングによ
り鏡面状に仕上げた基板１を縦型気相エピタキシャル成
長装置にセットし、反応温度１１３０°Ｃ、成長速度
１．５μｍ／ｍｉｎの条件で、主表面側に厚さ２００μ
ｍ、抵抗率８０Ω・ｃｍのリンドープｎ型のシリコンエ
ピタキシャル層を成長させた（図２（ｄ））。
【００５０】オートドープ防止用の保護膜３の外周端部
と面取り部２の裏面側内周端部との間隔Ｄが、裏面側に
発生するエッジクラウンの高さに及ぼす影響を図７に示
した。間隔Ｄが大きくなるほど裏クラウンの高さは低く
なり、間隔Ｄが１．５ｍｍを超えると略一定となる。し
かし、間隔Ｄが５ｍｍを超えるとオートドープの影響が
無視できなくなり、エピタキシャル層を成長させると、
基板主表面側の周辺部においてＳＲ抵抗値（拡がり抵抗
値）が低くなる。
と面取り部２の裏面側内周端部との間隔Ｄが、裏面側に
発生するエッジクラウンの高さに及ぼす影響を図７に示
した。間隔Ｄが大きくなるほど裏クラウンの高さは低く
なり、間隔Ｄが１．５ｍｍを超えると略一定となる。し
かし、間隔Ｄが５ｍｍを超えるとオートドープの影響が
無視できなくなり、エピタキシャル層を成長させると、
基板主表面側の周辺部においてＳＲ抵抗値（拡がり抵抗
値）が低くなる。
【００５１】オートドープ防止用の保護膜３の外周端部
と面取り部２の裏面側内周端部との間隔Ｄが１．５ｍｍ
の上記基板１上に、上記の条件でシリコンエピタキシャ
ル層を成長させた際に発生したエッジクラウンの高さ
は、主表面側で５μｍ、裏面側で３μｍであり、基板主
表面側の周辺部においてＳＲ抵抗値が低くなる傾向も無
かった。
と面取り部２の裏面側内周端部との間隔Ｄが１．５ｍｍ
の上記基板１上に、上記の条件でシリコンエピタキシャ
ル層を成長させた際に発生したエッジクラウンの高さ
は、主表面側で５μｍ、裏面側で３μｍであり、基板主
表面側の周辺部においてＳＲ抵抗値が低くなる傾向も無
かった。
【００５２】以上本発明の実施例について詳細に説明し
たが、本発明は上記実施例にのみ限定されず、種々の変
更が可能であることは言うまでもない。例えば、上記実
施例ではシリコン単結晶基板の上に気相法によりシリコ
ンエピタキシャル層の成長を行ったが、化合物半導体基
板上にIV族やIII−Ｖ族の化合物半導体をエピタキシャ
ル成長させてもよい。
たが、本発明は上記実施例にのみ限定されず、種々の変
更が可能であることは言うまでもない。例えば、上記実
施例ではシリコン単結晶基板の上に気相法によりシリコ
ンエピタキシャル層の成長を行ったが、化合物半導体基
板上にIV族やIII−Ｖ族の化合物半導体をエピタキシャ
ル成長させてもよい。
【００５３】また、上記実施例では主表面の面方位が
｛１００｝であったが、面方位が｛１１１｝等、他の結
晶方位を持つ主表面に対しても適応できる。ただしこの
場合の面取り幅は、上記実施例と同様な実験を行って適
当な値を見つける必要がある。
｛１００｝であったが、面方位が｛１１１｝等、他の結
晶方位を持つ主表面に対しても適応できる。ただしこの
場合の面取り幅は、上記実施例と同様な実験を行って適
当な値を見つける必要がある。
【００５４】
【発明の効果】以上説明したように本発明によれば、気
相エピタキシャル成長により厚いエピタキシャル層を成
長させる場合において、エッジクラウンの発生位置が面
取り部の斜面上になるように面取り幅を設定したり、オ
ートドープ防止用の保護膜の外周端部と面取り部の裏面
側内周端部との間に適宜寸法の間隙を形成したりするこ
とにより、表クラウンと裏クラウンの発生を抑制するこ
とができる。また、オートドープを防止してエピタキシ
ャル層の面内の抵抗分布を維持しながら裏クラウンの発
生を抑制することができる。
相エピタキシャル成長により厚いエピタキシャル層を成
長させる場合において、エッジクラウンの発生位置が面
取り部の斜面上になるように面取り幅を設定したり、オ
ートドープ防止用の保護膜の外周端部と面取り部の裏面
側内周端部との間に適宜寸法の間隙を形成したりするこ
とにより、表クラウンと裏クラウンの発生を抑制するこ
とができる。また、オートドープを防止してエピタキシ
ャル層の面内の抵抗分布を維持しながら裏クラウンの発
生を抑制することができる。
【図１】本発明に係る基板を用いて気相エピタキシャル
成長を行った場合の、エッジクラウン発生状況の説明図
である。
成長を行った場合の、エッジクラウン発生状況の説明図
である。
【図２】半導体エピタキシャル基板の製造工程を基板の
断面で示した説明図であって、（ａ）は基板、（ｂ）は
保護膜成長工程、（ｃ）は保護膜エッチング工程、
（ｄ）は気相エピタキシャル成長工程をそれぞれ示すも
のである。
断面で示した説明図であって、（ａ）は基板、（ｂ）は
保護膜成長工程、（ｃ）は保護膜エッチング工程、
（ｄ）は気相エピタキシャル成長工程をそれぞれ示すも
のである。
【図３】基板の裏面側周辺部に成長した保護膜のエッチ
ング工程説明図である。
ング工程説明図である。
【図４】エッチング用パッキンの正面図である。
【図５】面取り幅と表クラウン発生位置との関係を示す
グラフである。
グラフである。
【図６】面取り幅と、表及び裏クラウンの高さとの関係
を示すグラフである。
を示すグラフである。
【図７】保護膜の外周端部と面取り部の裏面側内周端部
との間隔Ｄと、裏クラウンの高さとの関係を示すグラフ
である。
との間隔Ｄと、裏クラウンの高さとの関係を示すグラフ
である。
【図８】従来の基板を用いて厚いエピタキシャル基板を
製造した際に発生する、表及び裏クラウンの説明図であ
る。
製造した際に発生する、表及び裏クラウンの説明図であ
る。
１ 半導体単結晶基板 ２ 面取り部 ３ 保護膜 ４ エピタキシャル層 ５ エッジクラウン ５ａ 表クラウン ５ｂ，５ｃ 裏クラウン １１ パッキン ２１ エッチング槽 ２２ エッチング液 ５１ 半導体単結晶基板 ５２ 面取り部 ５３ 保護膜 ６２ａ 表クラウン ６２ｂ，６２ｃ 裏クラウン ６３ エピタキシャル層 Ｄ 保護膜の外周端部と面取り部の裏面側内周端部との
間隙の寸法 Ｌ 面取り幅 Ｈ1 ，Ｈ2 エッジクラウンの高さ θ1 ，θ2 面取り部の傾斜角度
間隙の寸法 Ｌ 面取り幅 Ｈ1 ，Ｈ2 エッジクラウンの高さ θ1 ，θ2 面取り部の傾斜角度
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/304 H01L 21/02
Claims (8)
- 【請求項１】 面取り加工を施した半導体単結晶基板に
おいて、気相エピタキシャル成長によるエッジクラウン
の発生位置が前記面取り加工の面取り斜面上になるよう
に面取り幅（半導体単結晶基板の外周端部と、面取り部
の内周端部との間隔）を設定したことを特徴とする半導
体単結晶基板。 - 【請求項２】 面取り加工を施し、裏面にオートドープ
防止用の保護膜を形成した半導体単結晶基板であって、
主表面上に気相エピタキシャル成長させるものにおい
て、前記保護膜の外周端部と面取り部の裏面側内周端部
との間に適宜寸法の間隔を形成し、かつ気相エピタキシ
ャル成長によるエッジクラウンの発生位置が前記面取り
加工の面取り斜面上になるように面取り幅を設定したこ
とを特徴とする半導体単結晶基板。 - 【請求項３】 前記保護膜の外周端部と前記面取り部の
裏面側内周端部との間隙の寸法を５ｍｍ以下としたこと
を特徴とする請求項２に記載の半導体単結晶基板。 - 【請求項４】 前記保護膜の外周端部と前記面取り部の
裏面側内周端部との間隙の寸法を０．５ｍｍ以上２ｍｍ
以下としたことを特徴とする請求項２に記載の半導体単
結晶基板。 - 【請求項５】 主表面の面方位が｛１００｝、オフアン
グルが略０°の半導体シリコン単結晶基板であって、主
表面上にシリコンエピタキシャル層を成長させるものに
おいて、面取り幅を５７０μｍ以上としたことを特徴と
する請求項１ないし請求項４のいずれか一つの項に記載
の半導体単結晶基板。 - 【請求項６】 前記気相エピタキシャル成長の厚さが１
００μｍ以上であることを特徴とする請求項１ないし請
求項５のいずれか一つの項に記載の半導体単結晶基板。 - 【請求項７】 面取り加工を施し、裏面にオートドープ
防止用の保護膜を形成した半導体単結晶基板の両面に、
直径が該半導体単結晶基板の直径にほぼ等しく、かつ両
面の周縁部に段差を環状に設けた耐蝕性の平板状パッキ
ンを密着させ、この密着物を重ね合わせて形成した積層
体をエッチング液中に浸漬し、前記保護膜のうち前記パ
ッキンと密着していない部分をエッチング除去して、保
護膜の外周端部と面取り部の裏面側内周端部との間に適
宜寸法の間隙を形成することを特徴とする半導体単結晶
基板の製造方法。 - 【請求項８】 前記パッキンと半導体単結晶基板との積
層体を界面活性剤に浸漬して、前記パッキン周縁部と半
導体単結晶基板周縁部との間にエッチング液が十分浸透
できるようにした後に該エッチング液中に浸漬すること
を特徴とする請求項６に記載の半導体単結晶基板の製造
方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6037681A JP2827885B2 (ja) | 1994-02-12 | 1994-02-12 | 半導体単結晶基板およびその製造方法 |
| US08/385,544 US5751055A (en) | 1994-02-12 | 1995-02-08 | Semiconductor single crystalline substrate and method for production thereof |
| DE69520846T DE69520846T2 (de) | 1994-02-12 | 1995-02-13 | Einkristalliner Hableiterträger |
| EP95300881A EP0667637B1 (en) | 1994-02-12 | 1995-02-13 | Semiconductor single crystalline substrate |
| EP98108490A EP0863541A1 (en) | 1994-02-12 | 1995-02-13 | Method for the production of a semiconductor single crystalline substrate having a chamfer and a protecting film |
| US08/884,634 US5989985A (en) | 1994-01-12 | 1997-06-27 | Semiconductor single crystalline substrate and method for production thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6037681A JP2827885B2 (ja) | 1994-02-12 | 1994-02-12 | 半導体単結晶基板およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226349A JPH07226349A (ja) | 1995-08-22 |
| JP2827885B2 true JP2827885B2 (ja) | 1998-11-25 |
Family
ID=12504356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6037681A Expired - Fee Related JP2827885B2 (ja) | 1994-01-12 | 1994-02-12 | 半導体単結晶基板およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5751055A (ja) |
| EP (2) | EP0863541A1 (ja) |
| JP (1) | JP2827885B2 (ja) |
| DE (1) | DE69520846T2 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3454033B2 (ja) * | 1996-08-19 | 2003-10-06 | 信越半導体株式会社 | シリコンウェーハおよびその製造方法 |
| JP3368799B2 (ja) | 1997-05-22 | 2003-01-20 | 住友電気工業株式会社 | Ｉｉｉ−ｖ族化合物半導体ウェハおよびその製造方法 |
| US6049124A (en) * | 1997-12-10 | 2000-04-11 | Intel Corporation | Semiconductor package |
| JP2001257184A (ja) * | 2000-03-13 | 2001-09-21 | Toshiba Ceramics Co Ltd | ウェーハの研磨方法 |
| JP4162892B2 (ja) * | 2002-01-11 | 2008-10-08 | 日鉱金属株式会社 | 半導体ウェハおよびその製造方法 |
| JP2003218033A (ja) * | 2002-01-21 | 2003-07-31 | Nikko Materials Co Ltd | エピタキシャル成長方法 |
| US7258931B2 (en) * | 2002-08-29 | 2007-08-21 | Samsung Electronics Co., Ltd. | Semiconductor wafers having asymmetric edge profiles that facilitate high yield processing by inhibiting particulate contamination |
| JP2005129676A (ja) * | 2003-10-23 | 2005-05-19 | Sumitomo Mitsubishi Silicon Corp | Ｓｏｉ基板用シリコン基板、ｓｏｉ基板、及びそのｓｏｉ基板の製造方法 |
| JP4682508B2 (ja) * | 2003-11-14 | 2011-05-11 | 信越半導体株式会社 | シリコンエピタキシャルウェーハの製造方法 |
| US20050269621A1 (en) * | 2004-06-03 | 2005-12-08 | Micron Technology, Inc. | Flash memory devices on silicon carbide |
| JP4939038B2 (ja) | 2005-11-09 | 2012-05-23 | 日立電線株式会社 | Ｉｉｉ族窒化物半導体基板 |
| US7838387B2 (en) * | 2006-01-13 | 2010-11-23 | Sumco Corporation | Method for manufacturing SOI wafer |
| JP2008004252A (ja) * | 2006-05-26 | 2008-01-10 | Tdk Corp | 情報媒体用基板および情報媒体 |
| JP2008300521A (ja) * | 2007-05-30 | 2008-12-11 | Disco Abrasive Syst Ltd | 半導体ウェーハおよびその加工方法 |
| US8389099B1 (en) | 2007-06-01 | 2013-03-05 | Rubicon Technology, Inc. | Asymmetrical wafer configurations and method for creating the same |
| US8348720B1 (en) | 2007-06-19 | 2013-01-08 | Rubicon Technology, Inc. | Ultra-flat, high throughput wafer lapping process |
| CZ301460B6 (cs) * | 2007-10-22 | 2010-03-10 | Polovodice, A. S. | Výkonová polovodicová soucástka pro obvody s rychlými spínacími soucástkami |
| JP5493863B2 (ja) * | 2007-11-08 | 2014-05-14 | 株式会社Ｓｕｍｃｏ | エピタキシャルウェーハの製造方法 |
| US8404049B2 (en) | 2007-12-27 | 2013-03-26 | Memc Electronic Materials, Inc. | Epitaxial barrel susceptor having improved thickness uniformity |
| JP5795461B2 (ja) * | 2009-08-19 | 2015-10-14 | 株式会社Sumco | エピタキシャルシリコンウェーハの製造方法 |
| JP5445075B2 (ja) * | 2009-11-27 | 2014-03-19 | 株式会社Ｓｕｍｃｏ | エピタキシャルウェーハの製造方法 |
| JP5245180B2 (ja) * | 2009-12-01 | 2013-07-24 | 三菱電機株式会社 | 半導体装置の製造方法 |
| DE112012005302T5 (de) * | 2012-01-19 | 2014-09-11 | Shin-Etsu Handotai Co., Ltd. | Verfahren zur Fertigung eines Epitaxialwafers |
| JP6035982B2 (ja) * | 2012-08-09 | 2016-11-30 | 株式会社Sumco | エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ |
| US8860040B2 (en) | 2012-09-11 | 2014-10-14 | Dow Corning Corporation | High voltage power semiconductor devices on SiC |
| US9738991B2 (en) | 2013-02-05 | 2017-08-22 | Dow Corning Corporation | Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a supporting shelf which permits thermal expansion |
| US9797064B2 (en) | 2013-02-05 | 2017-10-24 | Dow Corning Corporation | Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a support shelf which permits thermal expansion |
| JP6107450B2 (ja) | 2013-06-12 | 2017-04-05 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| US9279192B2 (en) | 2014-07-29 | 2016-03-08 | Dow Corning Corporation | Method for manufacturing SiC wafer fit for integration with power device manufacturing technology |
| WO2016088671A1 (ja) | 2014-12-02 | 2016-06-09 | 昭和電工株式会社 | ウェハ支持台、化学気相成長装置、エピタキシャルウェハおよびその製造方法 |
| CN107230662B (zh) * | 2016-03-25 | 2019-04-09 | 松下知识产权经营株式会社 | Ramo4基板 |
| JP6515866B2 (ja) * | 2016-05-09 | 2019-05-22 | 信越半導体株式会社 | エピタキシャルウェーハの評価方法 |
| JP7207588B1 (ja) * | 2022-03-10 | 2023-01-18 | 信越半導体株式会社 | Ｉｉｉ族窒化物半導体ウエーハ及びその製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE37440C (de) * | CH. ABEL in Frankfurt a. Oder, Bahnhofstr. 20 | Apparat zur Erhitzung von Flüssigkeiten mittels Dampfes | ||
| JPS504544B1 (ja) * | 1970-12-21 | 1975-02-20 | ||
| JPS5565429A (en) * | 1978-11-10 | 1980-05-16 | Toshiba Corp | Preparation of semiconductor element |
| JPH0624199B2 (ja) * | 1982-07-30 | 1994-03-30 | 株式会社日立製作所 | ウエハの加工方法 |
| JPS59227117A (ja) * | 1983-06-08 | 1984-12-20 | Nec Corp | 半導体装置 |
| DE3717440A1 (de) * | 1987-05-23 | 1988-12-01 | Osaka Titanium | Halbleiter-plaettchen und verfahren zu seiner herstellung |
| US4925809A (en) * | 1987-05-23 | 1990-05-15 | Osaka Titanium Co., Ltd. | Semiconductor wafer and epitaxial growth on the semiconductor wafer with autodoping control and manufacturing method therefor |
| JPH01248527A (ja) * | 1988-03-29 | 1989-10-04 | Shin Etsu Handotai Co Ltd | 半導体単結晶ウェーハの処理方法 |
| JPH0624179B2 (ja) * | 1989-04-17 | 1994-03-30 | 信越半導体株式会社 | 半導体シリコンウェーハおよびその製造方法 |
| DE4033683A1 (de) * | 1989-11-30 | 1991-06-06 | Motorola Inc | Verfahren zur herstellung von wafern mit einer epitaxialen schicht |
| JPH04199621A (ja) * | 1990-11-29 | 1992-07-20 | Kyushu Electron Metal Co Ltd | シリコンウエーハの弗酸浸漬処理方法 |
| JPH0567546A (ja) * | 1991-09-06 | 1993-03-19 | Hitachi Ltd | 半導体基板及びその製造方法 |
-
1994
- 1994-02-12 JP JP6037681A patent/JP2827885B2/ja not_active Expired - Fee Related
-
1995
- 1995-02-08 US US08/385,544 patent/US5751055A/en not_active Expired - Fee Related
- 1995-02-13 DE DE69520846T patent/DE69520846T2/de not_active Expired - Lifetime
- 1995-02-13 EP EP98108490A patent/EP0863541A1/en not_active Withdrawn
- 1995-02-13 EP EP95300881A patent/EP0667637B1/en not_active Expired - Lifetime
-
1997
- 1997-06-27 US US08/884,634 patent/US5989985A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0667637A2 (en) | 1995-08-16 |
| DE69520846D1 (de) | 2001-06-13 |
| EP0667637B1 (en) | 2001-05-09 |
| US5989985A (en) | 1999-11-23 |
| DE69520846T2 (de) | 2002-02-21 |
| JPH07226349A (ja) | 1995-08-22 |
| EP0667637A3 (en) | 1996-11-06 |
| US5751055A (en) | 1998-05-12 |
| EP0863541A1 (en) | 1998-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2827885B2 (ja) | 半導体単結晶基板およびその製造方法 | |
| EP3032574A1 (en) | Silicon carbide semiconductor substrate, method for producing same, and method for producing silicon carbide semiconductor device | |
| EP4012750A1 (en) | Substrate for electronic device and production method therefor | |
| US6580104B1 (en) | Elimination of contaminants prior to epitaxy and related structure | |
| JPH08213331A (ja) | 転位欠陥の少ない半導体製造方法 | |
| JP5273150B2 (ja) | シリコンエピタキシャルウェーハの製造方法 | |
| JP5532754B2 (ja) | 半導体装置の製造方法 | |
| EP0702401B1 (en) | Method for producing a semiconductor substrate suitable for IGBTs | |
| JP2911694B2 (ja) | 半導体基板及びその製造方法 | |
| JP2759594B2 (ja) | エピタキシャル基板の製造方法 | |
| US11688628B2 (en) | Method of manufacturing epitaxy substrate | |
| JP4196542B2 (ja) | 気相成長用サセプタ及びこれを用いた気相成長方法 | |
| EP0822274A2 (en) | Method for manufacturing epitaxial wafer | |
| JP5173441B2 (ja) | 化合物半導体成長用基板およびエピタキシャル成長方法 | |
| US6171966B1 (en) | Delineation pattern for epitaxial depositions | |
| JPH04286163A (ja) | 半導体基板の製造方法 | |
| JPH0567546A (ja) | 半導体基板及びその製造方法 | |
| EP4394093A1 (en) | Nitride semiconductor substrate and method for producing same | |
| US6482659B2 (en) | Post-epitaxial thermal oxidation for reducing microsteps on polished semiconductor wafers | |
| US6830625B1 (en) | System for fabricating a bipolar transistor | |
| JP3541332B2 (ja) | 半導体装置の製造方法 | |
| RU2102817C1 (ru) | Способ изготовления полупроводниковых структур | |
| CN115020200A (zh) | 一种改善超厚厚度外延边缘缺陷的300mm基板的制备方法 | |
| JP3531205B2 (ja) | エピタキシャル成長用基板およびエピタキシャルウエハ | |
| JPH02119123A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080918 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080918 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080918 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080918 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090918 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090918 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100918 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100918 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110918 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130918 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |