JPH1050986A - 半導体装置のmosトランジスター及びその製造方法 - Google Patents
半導体装置のmosトランジスター及びその製造方法Info
- Publication number
- JPH1050986A JPH1050986A JP9113890A JP11389097A JPH1050986A JP H1050986 A JPH1050986 A JP H1050986A JP 9113890 A JP9113890 A JP 9113890A JP 11389097 A JP11389097 A JP 11389097A JP H1050986 A JPH1050986 A JP H1050986A
- Authority
- JP
- Japan
- Prior art keywords
- layer pattern
- conductive layer
- forming
- film
- deformed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 125000006850 spacer group Chemical group 0.000 claims abstract description 14
- 238000001039 wet etching Methods 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims description 27
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 18
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 16
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 15
- 238000005468 ion implantation Methods 0.000 claims description 11
- 239000000243 solution Substances 0.000 claims description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 9
- 229910052721 tungsten Inorganic materials 0.000 claims description 9
- 239000010937 tungsten Substances 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 239000010949 copper Substances 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims description 5
- 239000007864 aqueous solution Substances 0.000 claims 1
- 239000007788 liquid Substances 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 100
- 239000010408 film Substances 0.000 description 78
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910010320 TiS Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910021360 copper silicide Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- C—CHEMISTRY; METALLURGY
- C12—BIOCHEMISTRY; BEER; SPIRITS; WINE; VINEGAR; MICROBIOLOGY; ENZYMOLOGY; MUTATION OR GENETIC ENGINEERING
- C12Q—MEASURING OR TESTING PROCESSES INVOLVING ENZYMES, NUCLEIC ACIDS OR MICROORGANISMS; COMPOSITIONS OR TEST PAPERS THEREFOR; PROCESSES OF PREPARING SUCH COMPOSITIONS; CONDITION-RESPONSIVE CONTROL IN MICROBIOLOGICAL OR ENZYMOLOGICAL PROCESSES
- C12Q1/00—Measuring or testing processes involving enzymes, nucleic acids or microorganisms; Compositions therefor; Processes of preparing such compositions
- C12Q1/68—Measuring or testing processes involving enzymes, nucleic acids or microorganisms; Compositions therefor; Processes of preparing such compositions involving nucleic acids
- C12Q1/6876—Nucleic acid products used in the analysis of nucleic acids, e.g. primers or probes
- C12Q1/6883—Nucleic acid products used in the analysis of nucleic acids, e.g. primers or probes for diseases caused by alterations of genetic material
- C12Q1/6886—Nucleic acid products used in the analysis of nucleic acids, e.g. primers or probes for diseases caused by alterations of genetic material for cancer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
-
- C—CHEMISTRY; METALLURGY
- C12—BIOCHEMISTRY; BEER; SPIRITS; WINE; VINEGAR; MICROBIOLOGY; ENZYMOLOGY; MUTATION OR GENETIC ENGINEERING
- C12Q—MEASURING OR TESTING PROCESSES INVOLVING ENZYMES, NUCLEIC ACIDS OR MICROORGANISMS; COMPOSITIONS OR TEST PAPERS THEREFOR; PROCESSES OF PREPARING SUCH COMPOSITIONS; CONDITION-RESPONSIVE CONTROL IN MICROBIOLOGICAL OR ENZYMOLOGICAL PROCESSES
- C12Q2600/00—Oligonucleotides characterized by their use
- C12Q2600/136—Screening for pharmacological compounds
-
- C—CHEMISTRY; METALLURGY
- C12—BIOCHEMISTRY; BEER; SPIRITS; WINE; VINEGAR; MICROBIOLOGY; ENZYMOLOGY; MUTATION OR GENETIC ENGINEERING
- C12Q—MEASURING OR TESTING PROCESSES INVOLVING ENZYMES, NUCLEIC ACIDS OR MICROORGANISMS; COMPOSITIONS OR TEST PAPERS THEREFOR; PROCESSES OF PREPARING SUCH COMPOSITIONS; CONDITION-RESPONSIVE CONTROL IN MICROBIOLOGICAL OR ENZYMOLOGICAL PROCESSES
- C12Q2600/00—Oligonucleotides characterized by their use
- C12Q2600/158—Expression markers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
- G01N2800/00—Detection or diagnosis of diseases
- G01N2800/52—Predicting or monitoring the response to treatment, e.g. for selection of therapy based on assay results in personalised medicine; Prognosis
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/915—Active solid-state devices, e.g. transistors, solid-state diodes with titanium nitride portion or region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Life Sciences & Earth Sciences (AREA)
- Health & Medical Sciences (AREA)
- Organic Chemistry (AREA)
- Proteomics, Peptides & Aminoacids (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Wood Science & Technology (AREA)
- Pathology (AREA)
- Zoology (AREA)
- Analytical Chemistry (AREA)
- Immunology (AREA)
- Genetics & Genomics (AREA)
- Biophysics (AREA)
- Bioinformatics & Cheminformatics (AREA)
- Molecular Biology (AREA)
- Hospice & Palliative Care (AREA)
- Biotechnology (AREA)
- Oncology (AREA)
- Biochemistry (AREA)
- Microbiology (AREA)
- General Engineering & Computer Science (AREA)
- General Health & Medical Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Medicines That Contain Protein Lipid Enzymes And Other Medicines (AREA)
- Measuring Or Testing Involving Enzymes Or Micro-Organisms (AREA)
Abstract
製造方法を提供する。 【解決手段】 ゲート電極が変形された第1導電層パタ
ーン及び前記変形された第1導電層パターンより広い幅
を有する第2導電層パターンが順次に積層された構造を
有する。このため、半導体基板上にゲート絶縁膜を形成
する。ゲート絶縁膜の所定領域上に第1導電層パター
ン、第2導電層パターン及び第1絶縁層パターンを順次
に積層する。第1導電層パターンを湿式蝕刻して第2導
電層パターンより小さい幅を有する変形された第1導電
層パターンを形成することによりゲート電極を形成す
る。ゲート電極及び前記第1絶縁層パターンの側壁にス
ペーサを形成する。
Description
特にMOSトランジスター及びその製造方法に関する。
速度を速くするため多くの努力が行われている。特に、
半導体装置の集積度が増加することにより、MOSトラ
ンジスターのゲート電極に使用される物質に関した研究
が多く進行されている。ゲート電極は抵抗が低く、後続
熱処理工程で化学的に安定してゲート絶縁膜と反応しな
い物質を使用すべきである。
力による膜の変形がなく、微細パタニングが容易になる
ように蝕刻特性に優れるべきである。これにより、相異
なる金属層を積層して前記条件を満足させるゲート電極
を形成する方法が研究されている。熱的安定性及び仕事
関数等を考えると、ゲート酸化膜上に金属窒化膜、例え
ばTiN膜及び低抵抗金属層、例えばW、Ti、TiS
i2 またはCu等よりなる金属膜が順次に積層されたゲ
ート電極を形成するに好適である。
優れるので、その上部に形成された低抵抗金属層の金属
原子がゲート酸化膜内に拡散されて浸透することを防止
する。また、チタン窒化膜の仕事関数は真性シリコン膜
の仕事関数とほぼ同一である。従って、チタン窒化膜を
ゲート酸化膜上に形成する場合にはNMOS及びPMO
Sトランジスター両方に表面チャンネルが形成されCM
OS回路の特性を向上させうる。
る従来のMOSトランジスターを示した断面図である。
図1を参照すれば、従来のMOSトランジスターは半導
体基板100上にゲート酸化膜102を形成し、チタン
窒化膜106と低抵抗金属層108、例えばタングステ
ン膜が順次に積層されているゲート電極を備えている。
MOSトランジスターはその製造において蝕刻による問
題が伴う。即ち、チタン窒化膜をゲート電極形成用物質
で使用するためにはゲート絶縁膜、例えばシリコン酸化
膜との蝕刻選択比が高くなければならない。しかし、今
まではこのような条件を満足させるべき適切な乾式蝕刻
手段が開発されなかった。
を用いてゲート電極形成用の物質を乾式蝕刻してゲート
電極を形成すれば、ゲート電極の縁の下部のゲート酸化
膜及びその下部の半導体基板に蝕刻損傷が加えられる問
題が発生される。このようにゲート酸化膜に蝕刻損傷が
加えられると、ゲート電極と半導体基板間にゲート漏れ
電流が流れトランジスターの特性が低下される。
る損傷を直すため広く使用されている熱酸化工程を適用
する場合、チタン窒化膜の体積膨張により強い応力が誘
発され、これにより接着性が低下されパターンの変形が
生じる。従って、このような熱酸化工程が適用できな
い。
方法として、湿式蝕刻を用いてトランジスターのゲート
電極を製作した例が文献(Jeong−Mo Hwan
gand Gordon Pollack、“Nove
l Polysilicon/Tin Stacked
−Gate Structure for Fully
−Depleted SOI/CMOS”、IEDM、
pp345〜348、1992)に開示されている。
せた15nmの厚さのゲート酸化膜上にTin薄膜層
(約40nm)を反応性スパッタリングにより形成した
後、300nmの厚さのポリシリコン層を形成する。燐
イオンをブランケットイオン注入して前記ポリシリコン
層をドーピングする。ポリシリコンよりなるゲート電極
の形成のための蝕刻工程中に下部のTin層は優秀な蝕
刻阻止層の役割をする。低温酸化膜よりなる100nm
のスペーサを形成した後、Tinを湿式蝕刻する。その
後、第2スペーサを使用して露出されたTinのエッジ
を完全に覆う。
ランジスターを製造する場合には、湿式蝕刻特性、即ち
蝕刻均一度及び蝕刻率を精密に制御しにくく、等方性蝕
刻の特性のためゲート電極の大きさを一定に製作できな
い短所がある。また、チタン窒化膜により構成されるゲ
ート電極の下部(bottom gate)の幅が大き
くなってゲート電極に対した絶縁マージンが減少される
ため高集積化に適しない。
は表面チャンネルを形成させると共にゲート漏れ電流特
性を改善させうる半導体装置のMOSトランジスターを
提供することにある。
置のMOSトランジスターの製造方法を提供することに
ある。
本発明によるMOSトランジスターは、半導体基板、前
記半導体基板の表面に相互一定間隔だけ離れるように形
成され、その間にチャンネル領域を限定するソース/ド
レイン領域、前記チャンネル領域の上部に形成されたゲ
ート絶縁膜及び前記ゲート絶縁膜上に形成されたゲート
電極を含み、前記ゲート電極は変形された第1導電層パ
ターン及び前記変形された第1導電層パターンより広い
幅を有する第2導電層パターンが順次に積層される。
ターンはチタン窒化膜で形成され、前記第2導電層パタ
ーンはタングステン膜、銅膜及びチタンシリサイド膜よ
りなる群から選択された少なくとも何れか1つで形成さ
れる。
導体基板上にゲート絶縁膜を形成する。前記ゲート絶縁
膜の所定領域上に第1導電層パターン、第2導電層パタ
ーン及び第1絶縁層パターンを順次に積層する。前記第
1導電層パターンを湿式蝕刻して前記第2導電層パター
ンより小さい幅を有する変形された第1導電層パターン
を形成することにより前記変形された第1導電層パター
ン及び第2導電層パターンよりなるゲート電極を形成す
る。前記ゲート電極及び前記第1絶縁層パターンの側壁
に第2絶縁層よりなるスペーサを形成する。
ターンは前記第1導電層パターンを過酸化水素水または
過酸化水素水と硫酸が混合された蝕刻液で湿式蝕刻して
形成する。
水と硫酸が6:1の体積比として混合された混合液であ
る。
はチタン窒化膜で形成し、前記第2導電層パターンはタ
ングステン膜、銅膜及びチタンシリサイド膜よりなる群
から選択された少なくとも何れか1つで形成する。
はシリコン酸化膜またはシリコン窒化膜で形成し、前記
第2導電層パターンはシリコン酸化膜またはシリコン窒
化膜で形成する。
膜を形成する。前記ゲート絶縁膜の所定領域上に第1導
電層パターン、第2導電層パターン及び第1絶縁層パタ
ーンを順次に積層する。前記結果物の全面に前記第1絶
縁層パターンイオン注入マスクで1次イオン注入を行う
ことにより、前記半導体基板の表面に低濃度のソース/
ドレイン領域を形成する。前記第1導電層パターンを湿
式蝕刻して前記第2導電層パターンより小さい幅を有す
る変形された第1導電層パターンを形成することにより
前記変形された第1導電層パターン及び第2導電層パタ
ーンよりなるゲート電極を形成する。前記ゲート電極及
び前記第1絶縁層パターンの側壁に第2絶縁層よりなる
スペーサを形成する。前記結果物の全面に前記スペーサ
及び第1絶縁層パターンをイオン注入マスクで2次イオ
ン注入を行うことにより、高濃度のソース/ドレイン領
域を形成する。
対して添付の図面に基づき詳しく説明する。図2は本発
明によるMOSトランジスターを示した断面図である。
ランジスターは半導体基板2、前記半導体基板2の表面
に相互一定間隔だけ離れるように形成され、その間にチ
ャンネル領域を限定するソース/ドレイン領域35、前
記チャンネル領域の上部に形成されたゲート絶縁膜40
及び前記ゲート絶縁膜40上に形成されたゲート電極7
0を含む。前記ゲート電極70は変形された第1導電層
パターン50及び前記変形された第1導電層パターン5
0より広い幅を有する第2導電層パターン60が順次に
積層されている。部材番号80及び82は各々絶縁層及
びスペーサを示す。
前記第2導電層パターン60より小さい幅を有するチタ
ン窒化膜で構成される。また、前記第2導電層パターン
60はタングステン、銅及びチタンシリサイドよりなる
群から選択された何れか1つよりなる膜で構成されう
る。
よる半導体装置のMOSトランジスターを製造する方法
を説明する。図3乃至図6は本発明による半導体装置の
MOSトランジスターの形成方法を説明するための断面
図である。
ト絶縁膜4、例えばゲート酸化膜を形成する。その後、
ゲート絶縁膜4が形成された結果物上に第1導電層8、
第2導電層10及び第1絶縁層12を順次的に形成す
る。前記第1導電層8はチタン窒化膜で形成し、その厚
さは拡散防止効果を十分に得られる、例えば約300Å
以上ならでき、蝕刻の難点を鑑みてあまり厚くないよう
に約1000Å以下に形成することが望ましい。前記第
2導電層10は前記第1導電層8を構成するチタン窒化
膜より低抵抗の物質膜、例えばタングステン膜、銅膜及
びチタンシリサイド膜で形成する。前記第1絶縁層12
は第2導電層10が外部に露出されて後続工程の化学作
用により損傷されることを防止するための保護層であっ
て、例えばシリコン酸化膜またはシリコン窒化膜で形成
する。
す。具体的に、前記第1絶縁層12上にフォトレジスト
膜パターン(図示せず)を形成した後、これを蝕刻マス
クとして前記第1絶縁層12を蝕刻して第1絶縁層パタ
ーン12aを形成する。次いで、前記フォトレジスト膜
パターンを除去した後、第1絶縁層パターン12aを蝕
刻マスクとして前記第1導電層8及び第2導電層10を
蝕刻して第1導電層パターン8a及び第2導電層パター
ン10aを形成する。これにより、第1導電層パターン
8a、第2導電層パターン10a及び第1絶縁層パター
ン12aで構成されたゲートパターン15を形成する。
この際、前記ゲート絶縁膜4の一部が過度蝕刻により損
傷され、図3に示したように段差部分Aを含む変形され
たゲート絶縁膜4aが形成されうる。
DD(Lightly DopedDrain)構造を
採用する場合には第1絶縁層パターン12aをイオン注
入マスクとしてLDDの形成のための不純物20を1次
イオン注入することにより前記半導体基板2の表面に1
016〜1018/cm3 の不純物の濃度を有する低濃度ソ
ース/ドレイン領域22を形成する。
す。具体的に説明すれば、前記第1導電層パターン8a
の側壁を湿式蝕刻により所定の幅D、望ましくは約50
〜100Åの幅だけ蝕刻して変形された第1導電層パタ
ーン8bを形成することにより変形された第1導電層パ
ターン8b及び第2導電層パターン10aで構成された
ゲート電極25を形成する。その結果、前記変形された
第1導電層パターン8bの側壁は前記変形されたゲート
絶縁膜4a段差部分Aから所定の幅Dだけ離隔される。
従って、前記変形された第1導電層パターン8bは前記
段差部分Aにおける蝕刻により損傷された部分と接しな
い。結果的に、変形された第1導電層パターン8bの縁
部によるストレスが前記段差部分Aに加えられないの
で、段差部分Aが損傷される現象を防止しうる。
壁を湿式蝕刻するための蝕刻液として過酸化水素水また
は過酸化水素水と硫酸との混合液を使用しうる。蝕刻液
として過酸化水素水と硫酸との混合液を使用する場合に
は、過酸化水素水と硫酸が6:1の体積比として混合さ
れたものを使用することが望ましい。このような蝕刻液
を使用する場合には約130℃で前記第1導電層パター
ン8aを構成するチタン窒化膜の蝕刻率が約200Å/
minであるので、前記条件で約20〜30秒蝕刻すれ
ば50〜100Åだけの適当な厚さが蝕刻され所望の形
を有する変形された第1導電層パターン8bが形成され
る。
ングステン膜で形成する場合にタングステン膜の蝕刻率
はチタン窒化膜の蝕刻率より約1/3ほど小さいので、
前記のような方法による湿式蝕刻後にも前記第2導電層
パターン10aの線幅はほとんど狭くならない。また、
前記のように過酸化水素水または過酸化水素水と硫酸と
の混合液を用いて前記第1導電層パターン8a側壁を蝕
刻する際、シリコン層または酸化物層がこれら蝕刻液を
構成する化学物質により全然蝕刻されないのでゲート酸
化膜がさらに損傷されることなく、むしろ前記第1導電
層パターン8aの側壁を蝕刻した後、残っている残留物
を除去する洗浄効果を提供する。
ト電極25の側壁にスペーサ28を形成する段階を示
す。具体的に、前記結果物の全面に第2絶縁層を形成し
た後、これを異方性蝕刻して第1絶縁層パターン12a
及びゲート電極25の側壁にスペーサ28を形成する。
前記第2絶縁層はシリコン酸化膜またはシリコン窒化膜
で形成する。
パターン12aをイオン注入マスクで使用して所定の不
純物30を2次イオン注入して前記低濃度のソース/ド
レイン領域22より高い濃度を有する高濃度のソース/
ドレイン領域32を形成する。これにより、半導体装置
のMOSトランジスターを完成する。
製造されたMOSトランジスターと、前記図1のように
第1導電層パターンの湿式蝕刻段階を略して製造した従
来の技術によるMOSトランジスターに対してゲート酸
化膜のI−V特性を比べた結果を示したグラフである。
ここでy軸はゲート漏れ電流を示し、x軸はゲート電極
に加えられる電圧を示す。図7(a)及び(b)によれ
ば、従来の技術によるMOSトランジスターの大半は低
電圧でゲート絶縁膜が破壊される結果を示す反面、本発
明によるMOSトランジスターは全て比較的高い耐圧及
び低いゲート漏れ電流を示すことがわかる。
化ができ、ゲート漏れ電流特性を改善させると共に、ゲ
ート絶縁膜の耐圧を向上させうる。これにより優秀な信
頼性を有するMOSトランジスターを具現しうる。
の変更が本発明の技術的思想内で当分野の通常の知識を
有する者により可能であることは明白である。
である。
断面図である。
法を説明するための断面図である。
法を説明するための断面図である。
法を説明するための断面図である。
法を説明するための断面図である。
ランジスターのIーV特性を示したグラフである。
(b)は、従来の技術によるMOSトランジスターのI
ーV特性を示したグラフである。
Claims (11)
- 【請求項1】 半導体基板、前記半導体基板の表面に相
互一定間隔だけ離れるように形成され、その間にチャン
ネル領域を限定するソース/ドレイン領域、前記チャン
ネル領域の上部に形成されたゲート絶縁膜及び前記ゲー
ト絶縁膜上に形成されたゲート電極を含む半導体装置の
MOSトランジスターにおいて、前記ゲート電極は、変
形された第1導電層パターン及び前記変形された第1導
電層パターンより広い幅を有する第2導電層パターンが
順次に積層されることを特徴とする半導体装置のMOS
トランジスター。 - 【請求項2】 前記変形された第1導電層パターンはチ
タン窒化膜で形成することを特徴とする請求項1に記載
の半導体装置のMOSトランジスター。 - 【請求項3】 前記第2導電層パターンはタングステン
膜、銅膜及びチタンシリサイド膜よりなる群から選択さ
れた少なくとも何れか1つで形成することを特徴とする
請求項1に記載の半導体装置のMOSトランジスター。 - 【請求項4】 半導体基板上にゲート絶縁膜を形成する
段階と、 前記ゲート絶縁膜の所定領域上に順次に積層された第1
導電層パターン、第2導電層パターン及び第1絶縁層パ
ターンを形成する段階と、 前記第1導電層パターンを湿式蝕刻して前記第2導電層
パターンより小さい幅を有する変形された第1導電層パ
ターンを形成することにより前記変形された第1導電層
パターン及び第2導電層パターンよりなるゲート電極を
形成する段階と、 前記ゲート電極及び前記第1絶縁層パターンの側壁に第
2絶縁層よりなるスペーサを形成する段階とを含むこと
を特徴とするMOSトランジスターの製造方法。 - 【請求項5】 前記変形された第1導電層パターンは前
記第1導電層パターンを過酸化水素水または過酸化水素
水と硫酸が混合された蝕刻液で湿式蝕刻して形成するこ
とを特徴とする請求項4に記載の半導体装置のMOSト
ランジスターの製造方法。 - 【請求項6】 前記蝕刻液は過酸化水素水と硫酸が6:
1の体積比として混合された混合液であることを特徴と
する請求項5に記載の半導体装置のMOSトランジスタ
ーの製造方法。 - 【請求項7】 前記第1導電層パターンはチタン窒化膜
で形成することを特徴とする請求項4に記載の半導体装
置のMOSトランジスターの製造方法。 - 【請求項8】 前記第2導電層パターンはタングステン
膜、銅膜及びチタンシリサイド膜よりなる群から選択さ
れた少なくとも何れか1つで形成することを特徴とする
請求項4に記載の半導体装置のMOSトランジスターの
製造方法。 - 【請求項9】 前記第1導電層パターンはシリコン酸化
膜またはシリコン窒化膜で形成することを特徴とする請
求項4に記載の半導体装置のMOSトランジスターの製
造方法。 - 【請求項10】 前記第2導電層パターンはシリコン酸
化膜またはシリコン窒化膜で形成することを特徴とする
請求項4に記載の半導体装置のMOSトランジスターの
製造方法。 - 【請求項11】 半導体基板上にゲート絶縁膜を形成す
る段階と、 前記ゲート絶縁膜の所定領域上に順次に積層された第1
導電層パターン、第2導電層パターン及び第1絶縁層パ
ターンを形成する段階と、 前記結果物の全面に前記第1絶縁層パターンイオン注入
マスクで1次イオン注入を行うことにより、前記半導体
基板の表面に低濃度のソース/ドレイン領域を形成する
段階と、 前記第1導電層パターンを湿式蝕刻して前記第2導電層
パターンより小さい幅を有する変形された第1導電層パ
ターンを形成することにより前記変形された第1導電層
パターン及び第2導電層パターンよりなるゲート電極を
形成する段階と、 前記ゲート電極及び前記第1絶縁層パターンの側壁に第
2絶縁層よりなるスペーサを形成する段階と、 前記結果物の全面に前記スペーサ及び第1絶縁層パター
ンをイオン注入マスクで2次イオン注入を行うことによ
り、高濃度のソース/ドレイン領域を形成することを特
徴とする半導体装置のMOSトランジスターの製造方
法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR96P20358 | 1996-06-07 | ||
KR1019960020358A KR100207472B1 (ko) | 1996-06-07 | 1996-06-07 | 티타늄 질화막 적층 구조의 게이트 전극을 갖춘 반도체장치 및 그 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1050986A true JPH1050986A (ja) | 1998-02-20 |
JP3693081B2 JP3693081B2 (ja) | 2005-09-07 |
Family
ID=19461105
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11389097A Expired - Fee Related JP3693081B2 (ja) | 1996-06-07 | 1997-05-01 | 半導体装置のmosトランジスター及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (3) | US6091120A (ja) |
JP (1) | JP3693081B2 (ja) |
KR (1) | KR100207472B1 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6492271B1 (en) | 1999-06-30 | 2002-12-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
EP1780589A2 (en) * | 1999-04-12 | 2007-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
JP2007157739A (ja) * | 2005-11-30 | 2007-06-21 | Fujitsu Ltd | Cmos半導体素子とその製造方法 |
JP2007531268A (ja) * | 2004-03-26 | 2007-11-01 | フリースケール セミコンダクター インコーポレイテッド | 切り欠き制御電極及び当該電極の構造を有する半導体素子の製造方法 |
JP2008124342A (ja) * | 2006-11-14 | 2008-05-29 | Seiko Epson Corp | アクチュエータ装置及び液体噴射ヘッド並びに液体噴射装置 |
JP2009019255A (ja) * | 2007-07-13 | 2009-01-29 | Tokyo Ohka Kogyo Co Ltd | 窒化チタン剥離液、及び窒化チタン被膜の剥離方法 |
JP2009060104A (ja) * | 2007-08-31 | 2009-03-19 | Samsung Electronics Co Ltd | ピン電界効果トランジスタ及びその製造方法 |
JP2010021239A (ja) * | 2008-07-09 | 2010-01-28 | Sony Corp | 半導体装置の製造方法及び半導体装置 |
US8623236B2 (en) | 2007-07-13 | 2014-01-07 | Tokyo Ohka Kogyo Co., Ltd. | Titanium nitride-stripping liquid, and method for stripping titanium nitride coating film |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW408433B (en) * | 1997-06-30 | 2000-10-11 | Hitachi Ltd | Method for fabricating semiconductor integrated circuit |
KR100345364B1 (ko) * | 1998-12-28 | 2002-09-18 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트전극 형성방법 |
US6737716B1 (en) * | 1999-01-29 | 2004-05-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
US6221708B1 (en) | 1999-07-23 | 2001-04-24 | Micron Technology, Inc. | Field effect transistor assemblies, integrated circuitry, and methods of forming field effect transistors and integrated circuitry |
KR100548542B1 (ko) * | 1999-11-04 | 2006-02-02 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성방법 |
US6373111B1 (en) | 1999-11-30 | 2002-04-16 | Intel Corporation | Work function tuning for MOSFET gate electrodes |
US6548389B2 (en) * | 2000-04-03 | 2003-04-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
US6730984B1 (en) | 2000-11-14 | 2004-05-04 | International Business Machines Corporation | Increasing an electrical resistance of a resistor by oxidation or nitridization |
US20040113211A1 (en) | 2001-10-02 | 2004-06-17 | Steven Hung | Gate electrode with depletion suppression and tunable workfunction |
US9269633B2 (en) | 2000-12-18 | 2016-02-23 | The Board Of Trustees Of The Leland Stanford Junior University | Method for forming gate electrode with depletion suppression and tunable workfunction |
US6511911B1 (en) * | 2001-04-03 | 2003-01-28 | Advanced Micro Devices, Inc. | Metal gate stack with etch stop layer |
DE10114778A1 (de) * | 2001-03-26 | 2002-10-17 | Infineon Technologies Ag | Verfahren zur Herstellung eines MOSFETs mit sehr kleiner Kanallänge |
DE10142340B4 (de) | 2001-08-30 | 2006-04-13 | Infineon Technologies Ag | Feldeffekttransistor mit einem Kontakt zu einem seiner Dotiergebiete und Verfahren zu seiner Herstellung |
US7268066B2 (en) * | 2002-07-31 | 2007-09-11 | Advanced Micro Devices, Inc. | Method for semiconductor gate line dimension reduction |
US6849530B2 (en) * | 2002-07-31 | 2005-02-01 | Advanced Micro Devices | Method for semiconductor gate line dimension reduction |
US6905976B2 (en) * | 2003-05-06 | 2005-06-14 | International Business Machines Corporation | Structure and method of forming a notched gate field effect transistor |
US7176090B2 (en) * | 2004-09-07 | 2007-02-13 | Intel Corporation | Method for making a semiconductor device that includes a metal gate electrode |
KR101066489B1 (ko) | 2004-11-12 | 2011-09-21 | 엘지디스플레이 주식회사 | 폴리형 박막 트랜지스터 기판 및 그 제조 방법 |
KR101192746B1 (ko) * | 2004-11-12 | 2012-10-18 | 엘지디스플레이 주식회사 | 폴리형 박막 트랜지스터 기판의 제조방법 |
TWI289358B (en) * | 2005-05-27 | 2007-11-01 | Au Optronics Corp | Method for forming low temperature polysilicon thin film transistor within low doped drain structure |
JP2007242754A (ja) * | 2006-03-07 | 2007-09-20 | Oki Electric Ind Co Ltd | 半導体装置とその製造方法 |
KR100755410B1 (ko) * | 2006-09-22 | 2007-09-04 | 삼성전자주식회사 | 게이트 구조물 및 이를 형성하는 방법, 비휘발성 메모리장치 및 이의 제조 방법 |
US8030161B2 (en) * | 2007-05-23 | 2011-10-04 | Nanosys, Inc. | Gate electrode for a nonvolatile memory cell |
KR20090068541A (ko) * | 2007-12-24 | 2009-06-29 | 주식회사 동부하이텍 | 반도체소자 및 그 제조 방법 |
US20090212332A1 (en) * | 2008-02-21 | 2009-08-27 | International Business Machines Corporation | Field effect transistor with reduced overlap capacitance |
US8258587B2 (en) * | 2008-10-06 | 2012-09-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transistor performance with metal gate |
US20130099330A1 (en) * | 2011-10-25 | 2013-04-25 | Intermolecular, Inc. | Controllable Undercut Etching of Tin Metal Gate Using DSP+ |
CN104241343B (zh) * | 2013-06-09 | 2017-06-13 | 中芯国际集成电路制造(上海)有限公司 | 一种高k/金属栅极结构及其制作方法 |
US10049939B2 (en) * | 2016-06-30 | 2018-08-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and a method for fabricating the same |
TWI728162B (zh) | 2017-08-02 | 2021-05-21 | 聯華電子股份有限公司 | 半導體元件及其製作方法 |
US11735672B2 (en) * | 2021-03-29 | 2023-08-22 | Micron Technology, Inc. | Integrated assemblies and methods of forming integrated assemblies |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4440841A (en) * | 1981-02-28 | 1984-04-03 | Dai Nippon Insatsu Kabushiki Kaisha | Photomask and photomask blank |
US4605947A (en) * | 1983-03-07 | 1986-08-12 | Motorola Inc. | Titanium nitride MOS device gate electrode and method of producing |
JPH0640583B2 (ja) * | 1987-07-16 | 1994-05-25 | 株式会社東芝 | 半導体装置の製造方法 |
US5089863A (en) * | 1988-09-08 | 1992-02-18 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor with T-shaped gate electrode |
JP2695014B2 (ja) * | 1989-09-06 | 1997-12-24 | 株式会社東芝 | Mos型半導体装置 |
JPH03218637A (ja) * | 1989-11-01 | 1991-09-26 | Matsushita Electric Ind Co Ltd | 電界効果型半導体装置とその製造方法 |
JPH04280436A (ja) * | 1990-09-28 | 1992-10-06 | Motorola Inc | 相補型自己整合hfetの製造方法 |
JP2702338B2 (ja) | 1991-10-14 | 1998-01-21 | 三菱電機株式会社 | 半導体装置、及びその製造方法 |
US5364803A (en) * | 1993-06-24 | 1994-11-15 | United Microelectronics Corporation | Method of preventing fluorine-induced gate oxide degradation in WSix polycide structure |
US5610430A (en) * | 1994-06-27 | 1997-03-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having reduced gate overlapping capacitance |
JP3380086B2 (ja) * | 1995-05-26 | 2003-02-24 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-06-07 KR KR1019960020358A patent/KR100207472B1/ko not_active IP Right Cessation
-
1997
- 1997-05-01 JP JP11389097A patent/JP3693081B2/ja not_active Expired - Fee Related
- 1997-05-09 US US08/853,806 patent/US6091120A/en not_active Expired - Lifetime
-
2000
- 2000-03-30 US US09/539,058 patent/US6544873B1/en not_active Expired - Lifetime
-
2001
- 2001-03-23 US US10/239,958 patent/US20050208486A1/en not_active Abandoned
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1786037A3 (en) * | 1999-04-12 | 2012-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
EP1780589A2 (en) * | 1999-04-12 | 2007-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
EP1786037A2 (en) * | 1999-04-12 | 2007-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
US8866143B2 (en) | 1999-04-12 | 2014-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
EP1780589A3 (en) * | 1999-04-12 | 2013-10-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
US6492271B1 (en) | 1999-06-30 | 2002-12-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
JP2007531268A (ja) * | 2004-03-26 | 2007-11-01 | フリースケール セミコンダクター インコーポレイテッド | 切り欠き制御電極及び当該電極の構造を有する半導体素子の製造方法 |
JP2007157739A (ja) * | 2005-11-30 | 2007-06-21 | Fujitsu Ltd | Cmos半導体素子とその製造方法 |
JP2008124342A (ja) * | 2006-11-14 | 2008-05-29 | Seiko Epson Corp | アクチュエータ装置及び液体噴射ヘッド並びに液体噴射装置 |
JP2009019255A (ja) * | 2007-07-13 | 2009-01-29 | Tokyo Ohka Kogyo Co Ltd | 窒化チタン剥離液、及び窒化チタン被膜の剥離方法 |
US8623236B2 (en) | 2007-07-13 | 2014-01-07 | Tokyo Ohka Kogyo Co., Ltd. | Titanium nitride-stripping liquid, and method for stripping titanium nitride coating film |
JP2009060104A (ja) * | 2007-08-31 | 2009-03-19 | Samsung Electronics Co Ltd | ピン電界効果トランジスタ及びその製造方法 |
JP2010021239A (ja) * | 2008-07-09 | 2010-01-28 | Sony Corp | 半導体装置の製造方法及び半導体装置 |
US8384166B2 (en) | 2008-07-09 | 2013-02-26 | Sony Corporation | Method for manufacturing semiconductor device and semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US20050208486A1 (en) | 2005-09-22 |
US6091120A (en) | 2000-07-18 |
KR980005435A (ko) | 1998-03-30 |
JP3693081B2 (ja) | 2005-09-07 |
KR100207472B1 (ko) | 1999-07-15 |
US6544873B1 (en) | 2003-04-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3693081B2 (ja) | 半導体装置のmosトランジスター及びその製造方法 | |
KR100190757B1 (ko) | 모스 전계 효과 트랜지스터 형성방법 | |
JP3239202B2 (ja) | Mosトランジスタ及びその製造方法 | |
JP2717645B2 (ja) | 半導体素子の製造方法 | |
JP3609242B2 (ja) | トランジスタ電極上にシリサイド層が形成されているic構造、mosトランジスタおよびその製造方法 | |
JP4526607B2 (ja) | 突き合せコンタクトを有する半導体素子の製造方法 | |
KR100495662B1 (ko) | 반도체 소자 제조 방법 | |
US6242354B1 (en) | Semiconductor device with self aligned contacts having integrated silicide stringer removal and method thereof | |
JP2000196016A (ja) | 半導体装置及びその製造方法 | |
JPH10335662A (ja) | セルフアライン珪化物の製造方法 | |
JPH10335645A (ja) | シリサイドを利用したスイッチング素子及びその製造方法 | |
KR0144413B1 (ko) | 반도체소자 및 그 제조방법 | |
KR0151066B1 (ko) | 게이트 전극으로 티타늄 질화막을 사용하는 반도체 장치의 제조방법 | |
KR100335274B1 (ko) | 반도체소자의제조방법 | |
KR100255514B1 (ko) | 반도체 메모리 장치 제조방법 | |
JPH10284438A (ja) | 半導体集積回路及びその製造方法 | |
JPH07135313A (ja) | 電界効果トランジスタ及びその製造方法 | |
JPH0621089A (ja) | 半導体装置とその製造方法 | |
KR20020096393A (ko) | 모스 트랜지스터의 제조방법 | |
JPH11274492A (ja) | 半導体装置及びその製造方法 | |
KR100898257B1 (ko) | 반도체 소자의 제조방법 | |
KR100278916B1 (ko) | 반도체 소자 및 그 제조방법 | |
KR100372634B1 (ko) | 반도체장치의 살리사이드구조 트랜지스터 제조방법 | |
KR20010038087A (ko) | 반도체 소자의 제조방법 | |
JP2001110912A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040914 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041111 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050215 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050512 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050607 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050614 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090701 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100701 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110701 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120701 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130701 Year of fee payment: 8 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |