JPH02265250A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02265250A JPH02265250A JP8752089A JP8752089A JPH02265250A JP H02265250 A JPH02265250 A JP H02265250A JP 8752089 A JP8752089 A JP 8752089A JP 8752089 A JP8752089 A JP 8752089A JP H02265250 A JPH02265250 A JP H02265250A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に絶縁ゲート
型電界効果トランジスタを有する半導体装置の製造方法
に関する。
型電界効果トランジスタを有する半導体装置の製造方法
に関する。
絶縁ゲート型電界効果トランジスタ（以下ＭＯＳＦＥＴ
と記す）の微細化・高集積化に伴い発生するホットエレ
クトロンによる特性変動やパンチスルー等を回避するた
めに、ゲート電極の側壁部に形成したマスク層を使用し
て拡散領域の不純物濃度を部分的に変えることによりト
レイン領域の電界を緩和させる方法がある。
と記す）の微細化・高集積化に伴い発生するホットエレ
クトロンによる特性変動やパンチスルー等を回避するた
めに、ゲート電極の側壁部に形成したマスク層を使用し
て拡散領域の不純物濃度を部分的に変えることによりト
レイン領域の電界を緩和させる方法がある。
従来の半導体装置の製造方法は、熱酸化膜で被覆された
ゲート電極とフィールド酸化膜をマスクとして自己整合
的に低濃度の不純物をイオン注入して低濃度拡散層を設
けた後、ゲート電極を含む表面にＣＶＤ法により絶縁膜
を堆積し、これを異方性エツチングしてゲート電極の側
面にのみ絶縁膜を残して側壁を形成し他の部分の絶縁膜
を除去する。次に、この側壁を有するゲート電極をマス
クとして高濃度の不純物をイオン注入して低濃度拡散層
と接続する高濃度拡散層を形成していた。
ゲート電極とフィールド酸化膜をマスクとして自己整合
的に低濃度の不純物をイオン注入して低濃度拡散層を設
けた後、ゲート電極を含む表面にＣＶＤ法により絶縁膜
を堆積し、これを異方性エツチングしてゲート電極の側
面にのみ絶縁膜を残して側壁を形成し他の部分の絶縁膜
を除去する。次に、この側壁を有するゲート電極をマス
クとして高濃度の不純物をイオン注入して低濃度拡散層
と接続する高濃度拡散層を形成していた。
前述した従来の半導体装置の製造方法は、ゲート電極の
側面に予め設けた絶縁膜とその後堆積させる絶縁膜の異
方性エツチングに対するエツチングレートが同じである
なめ、ウェーハ面上でのこの異方性エツチングのエツチ
ングレートの不均一性により、形成されるマスク用側壁
の形状が均一とならず、また最悪の場合、側面に成長し
た膜もエツチングされてしまい、側壁が形成されないと
いう欠点があった。
側面に予め設けた絶縁膜とその後堆積させる絶縁膜の異
方性エツチングに対するエツチングレートが同じである
なめ、ウェーハ面上でのこの異方性エツチングのエツチ
ングレートの不均一性により、形成されるマスク用側壁
の形状が均一とならず、また最悪の場合、側面に成長し
た膜もエツチングされてしまい、側壁が形成されないと
いう欠点があった。
また、上記異方性エツチングとしては、一般に反応性イ
オンエツチングが用いられているが、このエツチングに
よりエツチングの最終段階でソース・ドレイン領域の表
面がエツチング雰囲気にさらされてその表面がエツチン
グされたり、汚染・欠陥等が生じたりしてソース・トレ
イン領域のリーク電流が増大してしまうという欠点があ
った。
オンエツチングが用いられているが、このエツチングに
よりエツチングの最終段階でソース・ドレイン領域の表
面がエツチング雰囲気にさらされてその表面がエツチン
グされたり、汚染・欠陥等が生じたりしてソース・トレ
イン領域のリーク電流が増大してしまうという欠点があ
った。
本発明の半導体装置の製造方法は、
（Ａ） 一導電型半導体基板の主表面に選択的に素子
分厚用のフィールド絶縁１膜を設けて素子形成領域を区
画し、前記素子形成領域の表面にゲート絶縁膜を形成す
る工程、 前記ゲート絶縁膜を含む表面に多結晶シリコン膜を堆積
し、選択的にエツチングしてゲート電極を形成し、前記
ゲート電極の表面を熱酸化して酸化膜を形成する工程、 前記ゲート電極及び前記フィールド絶縁膜をマスクとし
て低濃度の不純物をイオン注入して前記素子形成領域に
逆導電型の低濃度拡散層を形成する工程、 前記ゲート電極を含む表面に前記酸化膜とエツチングレ
ートの異なる絶縁膜を堆積し、前記絶縁膜の上に多結晶
シリコン膜を形成する工程、 （Ｅ） 異方性エツチングにより前記ゲート電極の側
面にのみ前記多結晶シリコン膜を残１〜で側壁を設け、
他の部分の前記多結晶シリコン膜を除去する工程、 前記側壁をマスクとしてウエットエッチン（Ｃ） （Ｄ） （Ｂ） （Ｆ） りにより前記絶縁膜をエツチングして前記側壁以外の前
記絶縁膜を除去する工程、 ＜Ｇ） 前記側壁を含むゲート電極及び前記フィール
ド絶縁膜をマスクとして不純物をイオン注入し、前記素
子形成領域に前記低濃度拡散層と接続する逆導電型の高
濃度拡散層を形成する工程、 を含んで構成される。
分厚用のフィールド絶縁１膜を設けて素子形成領域を区
画し、前記素子形成領域の表面にゲート絶縁膜を形成す
る工程、 前記ゲート絶縁膜を含む表面に多結晶シリコン膜を堆積
し、選択的にエツチングしてゲート電極を形成し、前記
ゲート電極の表面を熱酸化して酸化膜を形成する工程、 前記ゲート電極及び前記フィールド絶縁膜をマスクとし
て低濃度の不純物をイオン注入して前記素子形成領域に
逆導電型の低濃度拡散層を形成する工程、 前記ゲート電極を含む表面に前記酸化膜とエツチングレ
ートの異なる絶縁膜を堆積し、前記絶縁膜の上に多結晶
シリコン膜を形成する工程、 （Ｅ） 異方性エツチングにより前記ゲート電極の側
面にのみ前記多結晶シリコン膜を残１〜で側壁を設け、
他の部分の前記多結晶シリコン膜を除去する工程、 前記側壁をマスクとしてウエットエッチン（Ｃ） （Ｄ） （Ｂ） （Ｆ） りにより前記絶縁膜をエツチングして前記側壁以外の前
記絶縁膜を除去する工程、 ＜Ｇ） 前記側壁を含むゲート電極及び前記フィール
ド絶縁膜をマスクとして不純物をイオン注入し、前記素
子形成領域に前記低濃度拡散層と接続する逆導電型の高
濃度拡散層を形成する工程、 を含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｆ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、ｐ型シリコン基板１
の表面にｐ型不純物拡散層のチャネルストッパ２及びフ
ィールド酸化膜３を選択的に形成して素子形成領域を区
画する。次に、素子形成領域の表面を熱酸化して薄い酸
化膜（ゲート酸化膜）４ａを３０ｎｍを厚さに形成し、
全面にｎ型不純物を拡散した多結晶シリコン膜を堆積さ
せた後、フォトリングラフィ技術及びドライエツチング
法により選択的にゲート電極５を形成し、熱酸化法によ
りこのゲート電極５の表面及び素子形成領域の表面に薄
い酸化膜４ｂを２０ｎｍの厚さに形成する。次に、イオ
ンをドーズ量Ｉ Ｘ １０ ”ｃｒｙ”程度にイオン注
入してｎ−型拡散層６を形成する。
の表面にｐ型不純物拡散層のチャネルストッパ２及びフ
ィールド酸化膜３を選択的に形成して素子形成領域を区
画する。次に、素子形成領域の表面を熱酸化して薄い酸
化膜（ゲート酸化膜）４ａを３０ｎｍを厚さに形成し、
全面にｎ型不純物を拡散した多結晶シリコン膜を堆積さ
せた後、フォトリングラフィ技術及びドライエツチング
法により選択的にゲート電極５を形成し、熱酸化法によ
りこのゲート電極５の表面及び素子形成領域の表面に薄
い酸化膜４ｂを２０ｎｍの厚さに形成する。次に、イオ
ンをドーズ量Ｉ Ｘ １０ ”ｃｒｙ”程度にイオン注
入してｎ−型拡散層６を形成する。
次に、第１図（ｂ）に示すように、ＣＶＤ法により全面
に酸化シリコン膜７を０．１μｍの厚さに堆積させ、そ
の上にＣＶＤ法により多結晶シリコン膜８を０．１μｍ
の厚さに堆積する。
に酸化シリコン膜７を０．１μｍの厚さに堆積させ、そ
の上にＣＶＤ法により多結晶シリコン膜８を０．１μｍ
の厚さに堆積する。
次に、第１図（ｃ）に示すように、異方性エツチングに
よりゲート電極５の側面にのみ多結晶シリコン膜８を残
して他の部分の多結晶シリコン膜８を除去する。この時
、多結晶シリコン膜８のすぐ下の酸化シリコン膜７の表
面も僅かエツチングされるが問題はない。
よりゲート電極５の側面にのみ多結晶シリコン膜８を残
して他の部分の多結晶シリコン膜８を除去する。この時
、多結晶シリコン膜８のすぐ下の酸化シリコン膜７の表
面も僅かエツチングされるが問題はない。
次に、第１図（ｄ）に示すように、バッフアートフッ酸
により酸化シリコン膜７をウェットエッチにより除去す
る。この時、ゲート電極５の側面に残している多結晶シ
リコン膜８はエツチングされないため、側壁としての幅
は酸化シリコン膜７を含め十分列される。また、ウェッ
トエッチの際、熱酸化法による酸化膜４ｂとＣＶＤ法に
よる酸化シリコン膜７のエツチングレート差を利用して
ゲニト電極５の上面及びｎ−型拡散層６の上に薄く酸化
膜４ｂを残すことが望ましい。次に、ヒ素をイオン注入
することによりｎ＋型型数散層９形成する。
により酸化シリコン膜７をウェットエッチにより除去す
る。この時、ゲート電極５の側面に残している多結晶シ
リコン膜８はエツチングされないため、側壁としての幅
は酸化シリコン膜７を含め十分列される。また、ウェッ
トエッチの際、熱酸化法による酸化膜４ｂとＣＶＤ法に
よる酸化シリコン膜７のエツチングレート差を利用して
ゲニト電極５の上面及びｎ−型拡散層６の上に薄く酸化
膜４ｂを残すことが望ましい。次に、ヒ素をイオン注入
することによりｎ＋型型数散層９形成する。
次に、第１図（ｃ）に示すようにゲート電極５の側面に
残った多結晶シリコンＭ８を９００°Ｃ程度で酸化し酸
化膜１０を形成する。この時ｎ＋型型数散層の活性層と
押込みも同時に行なわれる。
残った多結晶シリコンＭ８を９００°Ｃ程度で酸化し酸
化膜１０を形成する。この時ｎ＋型型数散層の活性層と
押込みも同時に行なわれる。
次に第１図（ｆ）に示すように全面に層間絶縁膜１１を
堆積してコンタクト用開口部を設け、開口部を含む表面
にアルミニウム膜を堆積してこれを選択的にエツチング
し、ｎ＋型型数散層と接続し層間絶縁ＩＰＡ］、 ０の
上に延在する配線１２を形成する。また、この時ゲート
電極５の側壁の段差を緩和するため、ウェットエッチで
酸化膜１０を軽くエツチングするとより効果的である。
堆積してコンタクト用開口部を設け、開口部を含む表面
にアルミニウム膜を堆積してこれを選択的にエツチング
し、ｎ＋型型数散層と接続し層間絶縁ＩＰＡ］、 ０の
上に延在する配線１２を形成する。また、この時ゲート
電極５の側壁の段差を緩和するため、ウェットエッチで
酸化膜１０を軽くエツチングするとより効果的である。
また、酸化膜４ｂも同時にエツチングされるため、ｎ＋
型型数散層上再酸化して２０ｎｍ程度の酸化膜を形成す
ると良い 第２図は本発明の第２の実施例を示す半導体チップの断
面図である。
型型数散層上再酸化して２０ｎｍ程度の酸化膜を形成す
ると良い 第２図は本発明の第２の実施例を示す半導体チップの断
面図である。
図に示すように、′第１図（ａ）〜（ｄ）までに説明し
た第１の実施例と同じ工程を経た後、ｎ型拡散層６及び
ゲート電極５の上面の薄い酸化膜４ｂを除去し、スパッ
タ法により全面にチタン膜を堆積する。次に、６００℃
程度の窒素雰囲気中で熱処理し、ゲート電極５の表面及
びｎ＋型型数散層９表面に自己整合的に硅化チタン膜１
３を形成した後、未反応のチタン膜を除去する。以後第
１の実施例と同様の工程により半導体装置を構成する。
た第１の実施例と同じ工程を経た後、ｎ型拡散層６及び
ゲート電極５の上面の薄い酸化膜４ｂを除去し、スパッ
タ法により全面にチタン膜を堆積する。次に、６００℃
程度の窒素雰囲気中で熱処理し、ゲート電極５の表面及
びｎ＋型型数散層９表面に自己整合的に硅化チタン膜１
３を形成した後、未反応のチタン膜を除去する。以後第
１の実施例と同様の工程により半導体装置を構成する。
ここで、第１−の実施例の第１図（ｄ）において、ゲー
ト電極５及びｎ＋型型数散層９上に薄く酸化Ｍ４ｂを残
すことが望ましいが、第２の実施例では酸化膜４ｂを残
す必要がなく、先に硅化チタン膜１３を形成した後ヒ素
をイオン注入してｎ“拡散層９を形成しても良い。
ト電極５及びｎ＋型型数散層９上に薄く酸化Ｍ４ｂを残
すことが望ましいが、第２の実施例では酸化膜４ｂを残
す必要がなく、先に硅化チタン膜１３を形成した後ヒ素
をイオン注入してｎ“拡散層９を形成しても良い。
以上説明した様に本発明は、側壁の形成に於いて従来行
なわれている反応性イオンエツチングの最終段階でゲー
ト電極側面以外の素子形成領域上の絶縁膜をウェットエ
ツチングにより除去するため、素子形成領域の表面にダ
メージを与えることがなく、リーク電流の少ないソース
・ドレイン拡散層を形成できる。
なわれている反応性イオンエツチングの最終段階でゲー
ト電極側面以外の素子形成領域上の絶縁膜をウェットエ
ツチングにより除去するため、素子形成領域の表面にダ
メージを与えることがなく、リーク電流の少ないソース
・ドレイン拡散層を形成できる。
また、前記ウェットエツチングに於いて、本発明ではゲ
ート電極側面に絶縁膜よりエツチングレートの小さい多
結晶シリコン膜を用いるため、この多結晶シリコン膜の
下に位置する絶縁膜の膜厚を制御することで側壁の幅を
精度良く形成でき、ＭＯＳＦＥＴの特性を十分制御する
ことが可能で、高集積度・高信頼性を有する半導体装置
製造方法が実現できるという効果を有する。
ート電極側面に絶縁膜よりエツチングレートの小さい多
結晶シリコン膜を用いるため、この多結晶シリコン膜の
下に位置する絶縁膜の膜厚を制御することで側壁の幅を
精度良く形成でき、ＭＯＳＦＥＴの特性を十分制御する
ことが可能で、高集積度・高信頼性を有する半導体装置
製造方法が実現できるという効果を有する。
第１図（ａ）〜（ｆ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
は本発明の第２の実施例を説明するための半導体チップ
の断面図である。 １・・ｐ型シリコン基板、２・・・チャネルストッパ、
３・・・フィールド酸化膜、４ａ・・・ゲート酸化膜、
４ｂ・・・酸化１膜、５・・・ゲート電極、６・・・ｎ
−型拡散層、７・・・酸化シリコン膜、８・・・多結晶
シリコン膜、９・・・ｎ＋型型数散層１０・・・酸化膜
、１１・・層間絶縁膜、１２・・・配線、１３・・・硅
化チタン膜。 代理人 弁理士 内 原 昔 あ［囚 り（ あ？丙
るための工程順に示した半導体チップの断面図、第２図
は本発明の第２の実施例を説明するための半導体チップ
の断面図である。 １・・ｐ型シリコン基板、２・・・チャネルストッパ、
３・・・フィールド酸化膜、４ａ・・・ゲート酸化膜、
４ｂ・・・酸化１膜、５・・・ゲート電極、６・・・ｎ
−型拡散層、７・・・酸化シリコン膜、８・・・多結晶
シリコン膜、９・・・ｎ＋型型数散層１０・・・酸化膜
、１１・・層間絶縁膜、１２・・・配線、１３・・・硅
化チタン膜。 代理人 弁理士 内 原 昔 あ［囚 り（ あ？丙
Claims (1)
- 【特許請求の範囲】 （Ａ）一導電型半導体基板の主表面に選択的に素子分離
用のフィールド絶縁膜を設けて素子形成領域を区画し、
前記素子形成領域の表面にゲート絶縁膜を形成する工程
、 （Ｂ）前記ゲート絶縁膜を含む表面に多結晶シリコン膜
を堆積し、選択的にエッチングして ゲート電極を形成し、前記ゲート電極の表面を熱酸化し
て酸化膜を形成する工程、 （ｃ）前記ゲート電極及び前記フィールド絶縁膜をマス
クとして低濃度の不純物をイオン注入して前記素子形成
領域に逆導電型の低濃度拡散層を形成する工程、 （Ｄ）前記ゲート電極を含む表面に前記酸化膜とエッチ
ングレートの異なる絶縁膜を堆積し、前記絶縁膜の上に
多結晶シリコン膜を形成する工程、 （Ｅ）異方性エッチングにより前記ゲート電極の側面に
のみ前記多結晶シリコン膜を残して側壁を設け、他の部
分の前記多結晶シリコン膜を除去する工程、 （Ｆ）前記側壁をマスクとしてウェットエッチングによ
り前記絶縁膜をエッチングして前記側壁以外の前記絶縁
膜を除去する工程、 （Ｇ）前記側壁を含むゲート電極及び前記フィールド絶
縁膜をマスクとして不純物をイオン注入し、前記素子形
成領域に前記低濃度拡散層と接続する逆導電型の高濃度
拡散層を形成する工程、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8752089A JPH02265250A (ja) | 1989-04-05 | 1989-04-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8752089A JPH02265250A (ja) | 1989-04-05 | 1989-04-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02265250A true JPH02265250A (ja) | 1990-10-30 |
Family
ID=13917271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8752089A Pending JPH02265250A (ja) | 1989-04-05 | 1989-04-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02265250A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007517398A (ja) * | 2003-12-30 | 2007-06-28 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 半導体デバイスの、矩形形状のスペーサを形成する方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59138379A (ja) * | 1983-01-27 | 1984-08-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63257231A (ja) * | 1987-04-14 | 1988-10-25 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-04-05 JP JP8752089A patent/JPH02265250A/ja active Pending
Patent Citations (2)
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|---|---|---|---|---|
| JPS59138379A (ja) * | 1983-01-27 | 1984-08-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63257231A (ja) * | 1987-04-14 | 1988-10-25 | Nec Corp | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007517398A (ja) * | 2003-12-30 | 2007-06-28 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 半導体デバイスの、矩形形状のスペーサを形成する方法 |
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