JPH01243460A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPH01243460A JPH01243460A JP63069445A JP6944588A JPH01243460A JP H01243460 A JPH01243460 A JP H01243460A JP 63069445 A JP63069445 A JP 63069445A JP 6944588 A JP6944588 A JP 6944588A JP H01243460 A JPH01243460 A JP H01243460A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- film
- drain
- source
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 76
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000003860 storage Methods 0.000 title description 50
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000003990 capacitor Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 31
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 229910021332 silicide Inorganic materials 0.000 abstract description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 4
- 229910021341 titanium silicide Inorganic materials 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 238000005530 etching Methods 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 239000010936 titanium Substances 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 108091006146 Channels Proteins 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に関し、特に、ダイナミック
ＲＡＭに適用して有効な技術に関するものである。
ＲＡＭに適用して有効な技術に関するものである。
ダイナミックＲＡＭのメモリセルは、スイッチングＭＩ
ＳＦＥＴと容量素子とからなるが、メモリセルの微細化
を図るため、前記容量素子の一つとしてトレンチキャパ
シタが開発された（エクステンプイド アブストラクト
オン ザ ナインティース カンファレンス オン
ソリッドステートデバセズ アンド マテリアルズ ト
ウキヨウ １ ９ ８ ７ｙ ｐ ｐ １
５〜１ ８ ｒＥｘｔｅｎｄｅｄ Ａｂｓｔｒａ−
ｃｔｓ ｏｆ ｔｈｅ １９ｔｈ Ｃｏｎｆｅｒｅｎｃ
ｅ ｏｎ ５ｏｌｉｄ ５ｔａｔｅＤ−ｅｖｉｃｅｓ
ａｎｄ Ｍａｔｅｒｉａｌｓ ＴｏｋｙｏＪ ） ａ
このトレンチキャパシタは、例えば以下のような構造に
なっている。すなわち、半導体基板の主面に溝を堀り、
この溝の中に底抜と側壁を有し上部が開口された筒状の
プレート電極を埋め込む。プレート電極と半導体基板の
間は酸化シリコン膜で絶縁する。そして、プレート電極
の中に誘電体膜を介して蓄積電極を埋め込む。この？？
ｆ＆電極の上端部は、前記溝の側面の酸化シリコン膜を
選択的に除去して露出させた半導体基板の側面に接続さ
れる。そして、半導体基板の前記蓄積電極が接続されて
いる部分の近傍にはｎ゛型半導体領域が形成してあり、
このｎ°型半導体領域をスイッチングＭＩＳＦＥＴのソ
ース又はドレインの一方と一体化することにより。
ＳＦＥＴと容量素子とからなるが、メモリセルの微細化
を図るため、前記容量素子の一つとしてトレンチキャパ
シタが開発された（エクステンプイド アブストラクト
オン ザ ナインティース カンファレンス オン
ソリッドステートデバセズ アンド マテリアルズ ト
ウキヨウ １ ９ ８ ７ｙ ｐ ｐ １
５〜１ ８ ｒＥｘｔｅｎｄｅｄ Ａｂｓｔｒａ−
ｃｔｓ ｏｆ ｔｈｅ １９ｔｈ Ｃｏｎｆｅｒｅｎｃ
ｅ ｏｎ ５ｏｌｉｄ ５ｔａｔｅＤ−ｅｖｉｃｅｓ
ａｎｄ Ｍａｔｅｒｉａｌｓ ＴｏｋｙｏＪ ） ａ
このトレンチキャパシタは、例えば以下のような構造に
なっている。すなわち、半導体基板の主面に溝を堀り、
この溝の中に底抜と側壁を有し上部が開口された筒状の
プレート電極を埋め込む。プレート電極と半導体基板の
間は酸化シリコン膜で絶縁する。そして、プレート電極
の中に誘電体膜を介して蓄積電極を埋め込む。この？？
ｆ＆電極の上端部は、前記溝の側面の酸化シリコン膜を
選択的に除去して露出させた半導体基板の側面に接続さ
れる。そして、半導体基板の前記蓄積電極が接続されて
いる部分の近傍にはｎ゛型半導体領域が形成してあり、
このｎ°型半導体領域をスイッチングＭＩＳＦＥＴのソ
ース又はドレインの一方と一体化することにより。
蓄積電極と前記ソース又はドレインの接続を行っている
。また、蓄積電極の上はワード線が延在するので、酸化
シリコン膜からなる層間絶縁膜が設けられている。
。また、蓄積電極の上はワード線が延在するので、酸化
シリコン膜からなる層間絶縁膜が設けられている。
次に、前記蓄積電極とソース又はドレインの一方を接続
するための前記ｎ゛型半導体領域の形成方法を説明する
と、このｎ゛型半導体領域は前記蓄積電極の中のリンＣ
Ｐ）を、蓄積電極と半導体基板の接続部分を通して拡散
させて形成する。次に。
するための前記ｎ゛型半導体領域の形成方法を説明する
と、このｎ゛型半導体領域は前記蓄積電極の中のリンＣ
Ｐ）を、蓄積電極と半導体基板の接続部分を通して拡散
させて形成する。次に。
前記蓄積電極の上の層間絶縁膜となる酸化シリコン膜は
、蓄積電極の表面を熱酸化して形成する。
、蓄積電極の表面を熱酸化して形成する。
本発明者は、前記トレンチキャパシタについて検討した
結果１次の問題点を見出した。
結果１次の問題点を見出した。
すなわち、前述したトレンチキャパシタは、蓄積電極の
上端部を溝の側壁で半導体基板に接続させるため、その
溝の側壁の酸化シリコン膜をエツチングする必要があっ
た。しかしながら、この溝の側壁の酸化シリコン膜のエ
ツチングが不完全な場合が多く、蓄積電極の上端部が半
導体基板に接続されないことがあった。このように、蓄
積電極が半導体基板に接続されないと、その蓄積電極か
らの不純物の拡散で形成する前記ｎ゛型半導体領域が形
成されず、トレンチキャパシタをスイッチングＭＩＳＦ
ＥＴに接続することができなくなるという問題があった
。
上端部を溝の側壁で半導体基板に接続させるため、その
溝の側壁の酸化シリコン膜をエツチングする必要があっ
た。しかしながら、この溝の側壁の酸化シリコン膜のエ
ツチングが不完全な場合が多く、蓄積電極の上端部が半
導体基板に接続されないことがあった。このように、蓄
積電極が半導体基板に接続されないと、その蓄積電極か
らの不純物の拡散で形成する前記ｎ゛型半導体領域が形
成されず、トレンチキャパシタをスイッチングＭＩＳＦ
ＥＴに接続することができなくなるという問題があった
。
また、前記蓄積電極の上の層間絶縁膜を全てのメモリセ
ルで充分な絶縁破壊耐圧が得られるように厚く形成しよ
うとすると、熱酸化時間を長くしなければならず、する
と前記蓄積電極からの不純物の拡散で形成したｎ１型半
導体領域の拡散が大きくなりすぎ、隣りのメモリセルと
の間の分離距離が小さくなり、素子分離が不完全になる
という問題が生じる。このため、前記蓄積電極の上の絶
縁膜を充分厚く形成することができず、メモリセルの中
には、蓄積電極とワード線との間の絶縁膜の絶縁破壊耐
圧が不充分なものが生じるという問題もあった。
ルで充分な絶縁破壊耐圧が得られるように厚く形成しよ
うとすると、熱酸化時間を長くしなければならず、する
と前記蓄積電極からの不純物の拡散で形成したｎ１型半
導体領域の拡散が大きくなりすぎ、隣りのメモリセルと
の間の分離距離が小さくなり、素子分離が不完全になる
という問題が生じる。このため、前記蓄積電極の上の絶
縁膜を充分厚く形成することができず、メモリセルの中
には、蓄積電極とワード線との間の絶縁膜の絶縁破壊耐
圧が不充分なものが生じるという問題もあった。
本発明の目的は、メモリセルの蓄積電極とソース又はド
レインの間を電気的に確実に接続することができる技術
を提供することにある。
レインの間を電気的に確実に接続することができる技術
を提供することにある。
本発明の他の目的は、メモリセルの蓄積電極とワード線
との間に絶縁破壊耐圧が充分な絶縁膜を形成することが
できる技術を提供することにある。
との間に絶縁破壊耐圧が充分な絶縁膜を形成することが
できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、メモリセルがスイッチングＭＩＳＦＥＴとト
レンチキャパシタを備えた半導体記憶装置の製造方法に
おいて、半導体基板の主面に溝を堀った後、該溝の中に
電極を形成する工程と、前記半導体基板の主面の前記溝
の近傍にスイッチングＭＩＳＦＥＴを形成する工程と、
該ＭＩＳＦＥＴのソース又はトレインのうち前記溝側の
ソース又はドレインの表面から前記溝の中の電極の上端
の表面に渡ってシリサイプ−ジョンを行うことにより前
記ソース又はドレインと電極を接続する工程とを備えた
ものである。
レンチキャパシタを備えた半導体記憶装置の製造方法に
おいて、半導体基板の主面に溝を堀った後、該溝の中に
電極を形成する工程と、前記半導体基板の主面の前記溝
の近傍にスイッチングＭＩＳＦＥＴを形成する工程と、
該ＭＩＳＦＥＴのソース又はトレインのうち前記溝側の
ソース又はドレインの表面から前記溝の中の電極の上端
の表面に渡ってシリサイプ−ジョンを行うことにより前
記ソース又はドレインと電極を接続する工程とを備えた
ものである。
上述した手段によれば、シリサイプ−ジョンは、蓄積電
極の表面やスイッチングＭＩＳＦＥＴのソース又はドレ
インの表面に酸化シリコン膜が少し残在していても、そ
れらの表面にシリサイド膜あるいはポリシリコン膜を形
成することができるので、前記蓄積電極とソース又はド
レインの間を確実に接続することができる。
極の表面やスイッチングＭＩＳＦＥＴのソース又はドレ
インの表面に酸化シリコン膜が少し残在していても、そ
れらの表面にシリサイド膜あるいはポリシリコン膜を形
成することができるので、前記蓄積電極とソース又はド
レインの間を確実に接続することができる。
また、蓄積電極とスイッチングＭＩＳＦＥＴのソース又
はドレインとの接続に、その蓄積電極から半導体基板中
への不純物の拡散によるｎ゛型半導体領域を使用してい
ないため、そのｎ′″型半導体領域が大きく延びて隣り
のメモリセルとの素子分離が不完全になることを防止す
るために蓄積電極の上面の熱酸化時間が制限されること
がないので、蓄積電極の上面を充分に長い時間熱酸化し
て厚い酸化シリコン膜を形成することができる。したが
って、蓄積電極とワード線との間に充分な絶縁破壊耐圧
を有する絶縁膜を形成することができる。
はドレインとの接続に、その蓄積電極から半導体基板中
への不純物の拡散によるｎ゛型半導体領域を使用してい
ないため、そのｎ′″型半導体領域が大きく延びて隣り
のメモリセルとの素子分離が不完全になることを防止す
るために蓄積電極の上面の熱酸化時間が制限されること
がないので、蓄積電極の上面を充分に長い時間熱酸化し
て厚い酸化シリコン膜を形成することができる。したが
って、蓄積電極とワード線との間に充分な絶縁破壊耐圧
を有する絶縁膜を形成することができる。
これらのことにより、半導体記憶装置の電気的信頼性を
向上することができる。
向上することができる。
以下１本発明の一実施例の半導体装置の製造方法を図面
を用いて説明する。
を用いて説明する。
第１図は、本発明の一実施例の半導体装置の製造方法で
形成したダイナミックＲＡＭのメモリセルの平面図。
形成したダイナミックＲＡＭのメモリセルの平面図。
第２図は、第１図に示したメモリセルの■−■切断線に
おける断面図である。
おける断面図である。
第１図及び第２図において、１はｐ゛゛単結晶シリコン
からなる半導体基板であり、２は酸化シリコン膜からな
るフィールド絶縁膜である。フィールド絶縁膜２の下に
はＰ型チャネルストッパ領域３が設けである。メモリセ
ルはスイッチングＭＩＳ ＦＥＴとトレンチキャパシタ
からなるが、前記スイッチングＭＩＳＦＥＴは、酸化シ
リコン膜からなるゲート絶縁膜４と、例えば多結晶シリ
コン膜の上にタングステンシリサイド膜等の金属シリサ
イド膜を形成した２層膜からなるゲート電極５と、ソー
ス、ドレイン領域となるｎ°型半導体領域６とで構成さ
れている。ゲート電極５はワード線を兼ねている。そし
て、ゲート電極５の上には酸化シリコン膜７が設けられ
、またゲート電極５の側面には酸化シリコン膜からなる
サイドウオール８が設けられている。一方、トレンチキ
ャパシタは、半導体基板１の主面のスイッチングＭＩＳ
ＦＥＴの近傍に堀った溝９の中に設けられており、例え
ば多結晶シリコン膜からなるプレート電極１１と、例え
ば窒化シリコン膜と酸化シリコン膜との２層膜からなる
誘電体膜１２と、例えば多結晶シリコン膜からなる蓄積
電極１３とで構成されている。
からなる半導体基板であり、２は酸化シリコン膜からな
るフィールド絶縁膜である。フィールド絶縁膜２の下に
はＰ型チャネルストッパ領域３が設けである。メモリセ
ルはスイッチングＭＩＳ ＦＥＴとトレンチキャパシタ
からなるが、前記スイッチングＭＩＳＦＥＴは、酸化シ
リコン膜からなるゲート絶縁膜４と、例えば多結晶シリ
コン膜の上にタングステンシリサイド膜等の金属シリサ
イド膜を形成した２層膜からなるゲート電極５と、ソー
ス、ドレイン領域となるｎ°型半導体領域６とで構成さ
れている。ゲート電極５はワード線を兼ねている。そし
て、ゲート電極５の上には酸化シリコン膜７が設けられ
、またゲート電極５の側面には酸化シリコン膜からなる
サイドウオール８が設けられている。一方、トレンチキ
ャパシタは、半導体基板１の主面のスイッチングＭＩＳ
ＦＥＴの近傍に堀った溝９の中に設けられており、例え
ば多結晶シリコン膜からなるプレート電極１１と、例え
ば窒化シリコン膜と酸化シリコン膜との２層膜からなる
誘電体膜１２と、例えば多結晶シリコン膜からなる蓄積
電極１３とで構成されている。
なお、溝９を示すための引き出し線は、溝９の壁面を示
している。プレート電極１１は、溝９の底において半導
体基板１に接続しており、このプレート電極１１と半導
体基板１の接続部分の周囲にはｎ゛゛半導体領域１０が
設けられている。このｎ゛゛半導体領域１０は、それぞ
れのトレンチキャパシタのプレート電極１１を接続して
おり、メモリマットの周辺部で１ ／ ２ Ｖ ｃ ｃ
例えば２．５ｖを給電する配線に接続されている。また
、溝９の側壁には酸化シリコン膜からなる絶縁膜１９が
設けられており、プレート電極１１と半導体基板１（Ｐ
゛型領領域の間を絶縁している。プレート電極１１は底
板と側壁を有し上端が開口された筒のような形状をして
おり。
している。プレート電極１１は、溝９の底において半導
体基板１に接続しており、このプレート電極１１と半導
体基板１の接続部分の周囲にはｎ゛゛半導体領域１０が
設けられている。このｎ゛゛半導体領域１０は、それぞ
れのトレンチキャパシタのプレート電極１１を接続して
おり、メモリマットの周辺部で１ ／ ２ Ｖ ｃ ｃ
例えば２．５ｖを給電する配線に接続されている。また
、溝９の側壁には酸化シリコン膜からなる絶縁膜１９が
設けられており、プレート電極１１と半導体基板１（Ｐ
゛型領領域の間を絶縁している。プレート電極１１は底
板と側壁を有し上端が開口された筒のような形状をして
おり。
この筒のようなプレート電極１１の中に誘電体膜１２を
介して蓄積電極１３が埋め込まれている。１４は蓄積電
極１３とゲート電極（ワード線）５を絶縁する層間絶縁
膜であり、酸化シリコン膜からなっている。
介して蓄積電極１３が埋め込まれている。１４は蓄積電
極１３とゲート電極（ワード線）５を絶縁する層間絶縁
膜であり、酸化シリコン膜からなっている。
スイッチングＭＩＳＦＥＴの溝９側のｎ−型半導体領域
６と、蓄積電極１３は、それられの表面に形成したチタ
ンシリサイド（ＴｉＳｉ、）膜１５が接続している。チ
タンシリサイド膜１５は、データ線１８が接続される側
のｎ−型半導体領域６の表面にも形成されている。なお
、第１図では、チタンシリサイド膜１５が設けられてい
る部分を斜線を付して示している。チタンシリサイド膜
１５は、蓄積電極１３の上では、その表面のできるだけ
多くの部分例えば半分程度に設けられており、またｎ−
型半導体領域６の表面では、サイドウオール８及びゲー
ト電極５から露出している部分のほぼ全域に形成されて
いる。チタンシリサイド膜１５の抵抗値が非常に小さい
ので、蓄積電極１３とｎ゛゛半導体領域６の接続抵抗が
小さくなっている。また、ゲート電極５の両側部のそれ
ぞれのｎ−型半導体領域６の表面にチタンシリサイド膜
１５を設けていることにより、スイッチングＭＩＳＦＥ
Ｔが導通している時の例えばデータ線１８が接続してい
る方のチタンシリサイド膜１５からその下のｎ−型半導
体領域６．チャネル領域（反転層）、溝９側のｎ−型半
導体領域６゜その上のチタンシリサイド膜１５までの抵
抗値を小さくできる。これにより、スイッチングＭＩＳ
ＦＥＴの動作速度の向上を図ることができる。
６と、蓄積電極１３は、それられの表面に形成したチタ
ンシリサイド（ＴｉＳｉ、）膜１５が接続している。チ
タンシリサイド膜１５は、データ線１８が接続される側
のｎ−型半導体領域６の表面にも形成されている。なお
、第１図では、チタンシリサイド膜１５が設けられてい
る部分を斜線を付して示している。チタンシリサイド膜
１５は、蓄積電極１３の上では、その表面のできるだけ
多くの部分例えば半分程度に設けられており、またｎ−
型半導体領域６の表面では、サイドウオール８及びゲー
ト電極５から露出している部分のほぼ全域に形成されて
いる。チタンシリサイド膜１５の抵抗値が非常に小さい
ので、蓄積電極１３とｎ゛゛半導体領域６の接続抵抗が
小さくなっている。また、ゲート電極５の両側部のそれ
ぞれのｎ−型半導体領域６の表面にチタンシリサイド膜
１５を設けていることにより、スイッチングＭＩＳＦＥ
Ｔが導通している時の例えばデータ線１８が接続してい
る方のチタンシリサイド膜１５からその下のｎ−型半導
体領域６．チャネル領域（反転層）、溝９側のｎ−型半
導体領域６゜その上のチタンシリサイド膜１５までの抵
抗値を小さくできる。これにより、スイッチングＭＩＳ
ＦＥＴの動作速度の向上を図ることができる。
１６は酸化シリコン膜やリンシリケートガラス（ＰＳＧ
）膜からなる層間絶縁膜であり、１７はデータ線１８を
チタンシリサイド膜１５を介してスイッチングＭＩＳＦ
ＥＴに接続するための接続孔である。データ線１８は、
例えばアルミニウム膜からなっている。
）膜からなる層間絶縁膜であり、１７はデータ線１８を
チタンシリサイド膜１５を介してスイッチングＭＩＳＦ
ＥＴに接続するための接続孔である。データ線１８は、
例えばアルミニウム膜からなっている。
次に、前記メモリセルの具体的な製造方法を説明する。
第３図乃至第６図は、第１図及び第２図に示したメモリ
セルの製造工程における第２図と同一部分の断面図であ
る。
セルの製造工程における第２図と同一部分の断面図であ
る。
本実施例のメモリセルの製造方法は、まず第３図に示す
ように、半導体基板１の主面の所定部分にフィールド絶
縁膜２とｐ型チャネルストッパ領域３を形成する。次に
、半導体基板１の主面のフィールド絶縁膜２から露出し
た部分の所定位置に溝９を堀り、この後１例えばＣＶＤ
で溝９の中及び半導体基板１の上に酸化シリコン膜１９
を形成し。
ように、半導体基板１の主面の所定部分にフィールド絶
縁膜２とｐ型チャネルストッパ領域３を形成する。次に
、半導体基板１の主面のフィールド絶縁膜２から露出し
た部分の所定位置に溝９を堀り、この後１例えばＣＶＤ
で溝９の中及び半導体基板１の上に酸化シリコン膜１９
を形成し。
これを異方性ドライエツチングでエツチングして。
溝９の側壁のみに酸化シリコン膜１９を残す。次に。
溝９の中及び半導体基板１の上にポリシリコン膜１１を
形成し、これにリン（Ｐ）を拡散させて導電化を図る。
形成し、これにリン（Ｐ）を拡散させて導電化を図る。
このとき、溝９の底から半導体基板１の中へリン（Ｐ）
が拡散されてｎ゛型半導体領域１０が形成される。次に
、溝９の中にレジスト膜を埋め込み、これをマスクにし
て前記ポリシリコン膜１１の溝９の上端の部分及び半導
体基板１の上の部分をエツチングする。このエツチング
でプレート電極１１が完成する。エツチング後、溝９の
中のレジスト膜を除去する。次に、プレート電極１１の
表面に１例えばＣＶＤによる窒化シリコン膜を使って誘
電体膜１２を形成する。次に１例えばＣＶＤでポリシリ
コン膜を溝９の中に埋め込んで蓄積電極１３を形成する
。蓄積電極１３となるポリシリコン膜には例えばリン（
Ｐ）を拡散させて導電化を図る。
が拡散されてｎ゛型半導体領域１０が形成される。次に
、溝９の中にレジスト膜を埋め込み、これをマスクにし
て前記ポリシリコン膜１１の溝９の上端の部分及び半導
体基板１の上の部分をエツチングする。このエツチング
でプレート電極１１が完成する。エツチング後、溝９の
中のレジスト膜を除去する。次に、プレート電極１１の
表面に１例えばＣＶＤによる窒化シリコン膜を使って誘
電体膜１２を形成する。次に１例えばＣＶＤでポリシリ
コン膜を溝９の中に埋め込んで蓄積電極１３を形成する
。蓄積電極１３となるポリシリコン膜には例えばリン（
Ｐ）を拡散させて導電化を図る。
次に、蓄積電極１３を成しているポリシリコン膜を熱酸
化して酸化シリコン膜からなる層間絶縁膜１４を形成す
る。
化して酸化シリコン膜からなる層間絶縁膜１４を形成す
る。
層間絶縁膜１４の形成時において、本実施例では、蓄積
電極１３と、スイッチングＭＩ ５ＦＥＴのソース又は
ドレインとの接続に蓄積電極（ポリシリコン）１３から
の不純物の拡散によるｎ゛型半導体領域を使用していな
いため、前記層間絶縁膜１４を形成するための熱酸化の
時間がそのｎ＋型半導体領域の拡散のしすぎを防止する
ために制限されることがなく、シたがって蓄積電極１３
を充分に長い時間をかけて酸化して厚い層間絶縁膜１４
を形成することができる。
電極１３と、スイッチングＭＩ ５ＦＥＴのソース又は
ドレインとの接続に蓄積電極（ポリシリコン）１３から
の不純物の拡散によるｎ゛型半導体領域を使用していな
いため、前記層間絶縁膜１４を形成するための熱酸化の
時間がそのｎ＋型半導体領域の拡散のしすぎを防止する
ために制限されることがなく、シたがって蓄積電極１３
を充分に長い時間をかけて酸化して厚い層間絶縁膜１４
を形成することができる。
層間絶縁膜１４を形成した後、半導体基板１の主面の露
出している部分を熱酸化して酸化シリコン膜からなるゲ
ート絶縁膜４を形成する。次に、第４図に示すように、
例えばＣＶＤでポリシリコン膜と、例えばタングステン
シリサイ′ド（ＷＳｉ、）膜を下から順に積層し、さら
にこの上に酸化シリコン膜７を形成した後、これらをパ
ターニングしてゲート電極５を形成し、またゲート電極
５と同一パターンの酸化シリコン膜７を形成する。次に
。
出している部分を熱酸化して酸化シリコン膜からなるゲ
ート絶縁膜４を形成する。次に、第４図に示すように、
例えばＣＶＤでポリシリコン膜と、例えばタングステン
シリサイ′ド（ＷＳｉ、）膜を下から順に積層し、さら
にこの上に酸化シリコン膜７を形成した後、これらをパ
ターニングしてゲート電極５を形成し、またゲート電極
５と同一パターンの酸化シリコン膜７を形成する。次に
。
ゲート電極５と酸化シリコン膜７をマスクにして、例え
ばリン（Ｐ）のイオン注入を行ってソース。
ばリン（Ｐ）のイオン注入を行ってソース。
ドレインとなるｎ−型半導体領域６を形成する。次に、
例えばＣＶＤで半導体基板１の上全面に酸化シリコン膜
を形成し、これを異方性ドライエツチングでｎ゛型半導
体領域６の表面及び蓄積電極１３の表面が露出するまで
エツチングしてサイドウオール８を形成する。サイドウ
オール８を形成するときのエツチングは、露出する蓄積
電極１３及びｎ−型半導体領域６の表面をエツチングの
終点として正確に行うことができるので、酸化シリコン
膜１９をエツチングしてしまうことがなく、蓄積電極１
３と半導体基板１の絶縁を良好な状態で保つことができ
る。次に、例えばスパッタで半導体基板１の上全面にチ
タン（Ｔｉ）膜を形成し、この後アニール（Ａ ｒ ＋
Ｎ、雰囲気、６００℃）して、第６図に示すように、
前記チタン膜と、蓄積電極（ポリシリコン）１３及びｎ
−型半導体領域（単結晶シリコン）６のそれぞれの表面
のシリサイプ−ジョンを行う。このシリサイプ−ジョン
によって、蓄積電極１３及びｎ−型半導体領域６の表面
ではチタンシリサイド（ＴｉＳｉ２）膜１５が形成され
る。これに対して、フィールド絶縁膜２．酸化シリコン
膜７゜サイドウオール８の上では前記チタン膜が窒化チ
タン（ＴｉＮ）膜１５Ａとなる。この窒化チタン膜１５
ＡをＨ２Ｏ２，ＮＨ４ＯＨ，Ｈ２０混合液でエツチング
して、前記チタンシリサイド膜１５のみを残す。
例えばＣＶＤで半導体基板１の上全面に酸化シリコン膜
を形成し、これを異方性ドライエツチングでｎ゛型半導
体領域６の表面及び蓄積電極１３の表面が露出するまで
エツチングしてサイドウオール８を形成する。サイドウ
オール８を形成するときのエツチングは、露出する蓄積
電極１３及びｎ−型半導体領域６の表面をエツチングの
終点として正確に行うことができるので、酸化シリコン
膜１９をエツチングしてしまうことがなく、蓄積電極１
３と半導体基板１の絶縁を良好な状態で保つことができ
る。次に、例えばスパッタで半導体基板１の上全面にチ
タン（Ｔｉ）膜を形成し、この後アニール（Ａ ｒ ＋
Ｎ、雰囲気、６００℃）して、第６図に示すように、
前記チタン膜と、蓄積電極（ポリシリコン）１３及びｎ
−型半導体領域（単結晶シリコン）６のそれぞれの表面
のシリサイプ−ジョンを行う。このシリサイプ−ジョン
によって、蓄積電極１３及びｎ−型半導体領域６の表面
ではチタンシリサイド（ＴｉＳｉ２）膜１５が形成され
る。これに対して、フィールド絶縁膜２．酸化シリコン
膜７゜サイドウオール８の上では前記チタン膜が窒化チ
タン（ＴｉＮ）膜１５Ａとなる。この窒化チタン膜１５
ＡをＨ２Ｏ２，ＮＨ４ＯＨ，Ｈ２０混合液でエツチング
して、前記チタンシリサイド膜１５のみを残す。
チタンシリサイド膜１５は、露出している蓄積電極１３
．ｎ−型半導体領域６のそれぞれの表面に位置合せをせ
ずに自己整合で形成される。また、一般的に金属は酸化
シリコン膜をシリコンに還元する作用があり、それがチ
タンは特に顕著であるので、蓄積電極１３やｎ°型半導
体領域６の上に酸化シリコン膜が少し残在していてもチ
タンシリサイド膜１５を形成することができる。なお、
チタンに代って。
．ｎ−型半導体領域６のそれぞれの表面に位置合せをせ
ずに自己整合で形成される。また、一般的に金属は酸化
シリコン膜をシリコンに還元する作用があり、それがチ
タンは特に顕著であるので、蓄積電極１３やｎ°型半導
体領域６の上に酸化シリコン膜が少し残在していてもチ
タンシリサイド膜１５を形成することができる。なお、
チタンに代って。
タングステン（Ｗ）やモリブデン（Ｍｏ）のいわゆる高
融点金属を使用することができる。
融点金属を使用することができる。
前記チタンシリサイド膜１５を形成した後、第２図に示
した層間絶縁膜１６．接続孔１７．データ線１８のそれ
ぞれを形成する。
した層間絶縁膜１６．接続孔１７．データ線１８のそれ
ぞれを形成する。
なお、蓄積電極１３とｎ−型半導体領域６の接続をチタ
ンシリサイド膜１５で接続する代りに、選択ＣＶＤで蓄
積電極１３の表面からｎ−型半導体領域６の表面に渡っ
てシリコン膜を成長させて接続することもできる。選択
ＣＶＤは、ガスの成分がＳｉＨ、ＣＲ−Ｈ２−ＨＣＱ
、ガス圧が７０Ｔｏ ｒ ｒで行われ、さらに成長され
るシリコン膜を導電化するためにＰＨ３ガスを導入して
行う。
ンシリサイド膜１５で接続する代りに、選択ＣＶＤで蓄
積電極１３の表面からｎ−型半導体領域６の表面に渡っ
てシリコン膜を成長させて接続することもできる。選択
ＣＶＤは、ガスの成分がＳｉＨ、ＣＲ−Ｈ２−ＨＣＱ
、ガス圧が７０Ｔｏ ｒ ｒで行われ、さらに成長され
るシリコン膜を導電化するためにＰＨ３ガスを導入して
行う。
また、蓄積電極１３及びｎ−型半導体領域６の表面を露
出させるためのエツチングは、サイドウオール８を形成
するためのエツチングとは別に、レジスト膜を使って行
うようにしてもよい。このようにすると、サイドウオー
ル８を形成するときにオーバエツチングを行わないよう
にできるので、フィールド絶縁膜２の膜厚の低下すなわ
ち絶縁破壊耐圧の低下を防止できる。
出させるためのエツチングは、サイドウオール８を形成
するためのエツチングとは別に、レジスト膜を使って行
うようにしてもよい。このようにすると、サイドウオー
ル８を形成するときにオーバエツチングを行わないよう
にできるので、フィールド絶縁膜２の膜厚の低下すなわ
ち絶縁破壊耐圧の低下を防止できる。
以上の説明かられかるように１、本実施例によれば、半
導体基板１の主面に溝９を堀った後、該溝９の中に電極
（プレート電極１３）を形成し、前記半導体基板１の主
面の前記溝９の近傍にスイッチングＭＩＳＦＥＴを形成
し、該ＭＩＳＦＥＴのソース又はドレイン（ｎ−型半導
体領域６）のうち前記溝側のソース又はドレイン６の表
面から前記溝９の中の電極１３の上端の表面に渡ってシ
リサイプ−ジョンあるいは選択ＣＶＤを行うことにより
前記ソース又はドレイン６と電極１３を接続することに
より、シリサイプ−ジョンは、電極１３の表面やスイッ
チングＭＩＳＦＥＴのソース又はドレイン６の表面に少
し酸化シリコン膜が残在していても、それらの表面にシ
リサイド膜あるいはシリコン膜を形成することができる
ので、前記電極１３とソース又はドレイン６の間を電気
的に確実に接続することができる。
導体基板１の主面に溝９を堀った後、該溝９の中に電極
（プレート電極１３）を形成し、前記半導体基板１の主
面の前記溝９の近傍にスイッチングＭＩＳＦＥＴを形成
し、該ＭＩＳＦＥＴのソース又はドレイン（ｎ−型半導
体領域６）のうち前記溝側のソース又はドレイン６の表
面から前記溝９の中の電極１３の上端の表面に渡ってシ
リサイプ−ジョンあるいは選択ＣＶＤを行うことにより
前記ソース又はドレイン６と電極１３を接続することに
より、シリサイプ−ジョンは、電極１３の表面やスイッ
チングＭＩＳＦＥＴのソース又はドレイン６の表面に少
し酸化シリコン膜が残在していても、それらの表面にシ
リサイド膜あるいはシリコン膜を形成することができる
ので、前記電極１３とソース又はドレイン６の間を電気
的に確実に接続することができる。
また、電極１３とスイッチングＭＩＳＦＥＴのソース又
はドレイン６との接続に、その電極１３から半導体基板
１中への不純物の拡散によるｎ°型半導体領域を使用し
ていないので、電極１３の上面の熱酸化でそのｎ＋型半
導体領域が大きく延びて隣りのメモリセルとの素子分離
が不完全になることがなく、電極１３の上面を充分に長
い時間熱酸化して厚い酸化シリコン膜１４を形成するこ
とができる。こ ７れにより、電極１３とこの上に配置
されるワード線（ゲート電極５）との絶縁破壊耐圧を向
上することができる。これらのことにより、半導体記憶
装置の電気的信頼性を向上することができる。
はドレイン６との接続に、その電極１３から半導体基板
１中への不純物の拡散によるｎ°型半導体領域を使用し
ていないので、電極１３の上面の熱酸化でそのｎ＋型半
導体領域が大きく延びて隣りのメモリセルとの素子分離
が不完全になることがなく、電極１３の上面を充分に長
い時間熱酸化して厚い酸化シリコン膜１４を形成するこ
とができる。こ ７れにより、電極１３とこの上に配置
されるワード線（ゲート電極５）との絶縁破壊耐圧を向
上することができる。これらのことにより、半導体記憶
装置の電気的信頼性を向上することができる。
以上１本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、トレンチキャパシタの蓄積電極とスイッチン
グＭＩ ５ＦＥＴのソース又はドレインとの間を電気的
に確実に接続することができる。また、蓄積電極とワー
ド線との間に充分な絶縁破壊耐圧の絶縁膜を形成するこ
とができる。これらにより半導体記憶装置の電気的信頼
性を向上することができる。
グＭＩ ５ＦＥＴのソース又はドレインとの間を電気的
に確実に接続することができる。また、蓄積電極とワー
ド線との間に充分な絶縁破壊耐圧の絶縁膜を形成するこ
とができる。これらにより半導体記憶装置の電気的信頼
性を向上することができる。
第１図は、本発明の一実施例の半導体装置の製造方法で
形成したダイナミックＲＡＭのメモリセルの平面図、 第２図は、第１図に示したメモリセルのｎ −Ｈ切断線
における断面図、 第３図乃至第６図は、第１図及び第２図に示したメモリ
セルの製造工程における第２図と同一部分の断面図であ
る。 図中、６・・・ｎ−型半導体領域、７・・・酸化シリコ
ン膜、８・・・サイドウオール、１１・・・プレート電
極、１２・・・誘電体膜、１３・・・蓄積電極、１４・
・・層間絶縁膜、１５・・・チタンシリサイド膜である
。 第２図 第３図 第４図 １（Ｐ−） 第５図 第６図
形成したダイナミックＲＡＭのメモリセルの平面図、 第２図は、第１図に示したメモリセルのｎ −Ｈ切断線
における断面図、 第３図乃至第６図は、第１図及び第２図に示したメモリ
セルの製造工程における第２図と同一部分の断面図であ
る。 図中、６・・・ｎ−型半導体領域、７・・・酸化シリコ
ン膜、８・・・サイドウオール、１１・・・プレート電
極、１２・・・誘電体膜、１３・・・蓄積電極、１４・
・・層間絶縁膜、１５・・・チタンシリサイド膜である
。 第２図 第３図 第４図 １（Ｐ−） 第５図 第６図
Claims (1)
- １、メモリセルがスイッチングＭＩＳＦＥＴとトレンチ
キャパシタを備えた半導体記憶装置の製造方法において
、半導体基板の主面に溝を堀った後、該溝の中に電極を
形成する工程と、前記半導体基板の主面の前記溝の近傍
にスイッチングＭＩＳＦＥＴを形成する工程と、該ＭＩ
ＳＦＥＴのソース又はドレインのうち前記溝側のソース
又はドレインの表面から前記溝の中の電極の上端の表面
に渡ってシリサイデーションあるいは選択ＣＶＤを行う
ことにより前記ソース又はドレインと電極を接続する工
程とを備えたことを特徴とする半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069445A JPH01243460A (ja) | 1988-03-25 | 1988-03-25 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069445A JPH01243460A (ja) | 1988-03-25 | 1988-03-25 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01243460A true JPH01243460A (ja) | 1989-09-28 |
Family
ID=13402844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63069445A Pending JPH01243460A (ja) | 1988-03-25 | 1988-03-25 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01243460A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5859451A (en) * | 1990-06-19 | 1999-01-12 | Nec Corporation | Semiconductor memory having storage capacitor connected to diffusion region through barrier layer |
| US6225657B1 (en) | 1997-02-07 | 2001-05-01 | Nec Corporation | Semiconductor device and method for manufacturing thereof |
| US6249017B1 (en) | 1997-09-22 | 2001-06-19 | Nec Corporation | Highly reliable trench capacitor type memory cell |
| EP1187191A2 (de) * | 2000-08-27 | 2002-03-13 | Infineon Technologies AG | SOI-Substrat sowie darin ausgebildete Halbleiterschaltung und dazugehörige Herstellungsverfahren |
| JP2006114686A (ja) * | 2004-10-14 | 2006-04-27 | Sony Corp | 半導体装置およびその製造方法 |
-
1988
- 1988-03-25 JP JP63069445A patent/JPH01243460A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5859451A (en) * | 1990-06-19 | 1999-01-12 | Nec Corporation | Semiconductor memory having storage capacitor connected to diffusion region through barrier layer |
| US6225657B1 (en) | 1997-02-07 | 2001-05-01 | Nec Corporation | Semiconductor device and method for manufacturing thereof |
| KR100306409B1 (ko) * | 1997-02-07 | 2001-11-30 | 가네꼬 히사시 | 반도체장치및그의제조방법 |
| US6509224B2 (en) | 1997-02-07 | 2003-01-21 | Nec Corporation | Semiconductor device and method for manufacturing thereof |
| US6249017B1 (en) | 1997-09-22 | 2001-06-19 | Nec Corporation | Highly reliable trench capacitor type memory cell |
| US6300211B1 (en) | 1997-09-22 | 2001-10-09 | Nec Corporation | Highly reliable trench capacitor type memory cell |
| EP1187191A2 (de) * | 2000-08-27 | 2002-03-13 | Infineon Technologies AG | SOI-Substrat sowie darin ausgebildete Halbleiterschaltung und dazugehörige Herstellungsverfahren |
| EP1187191A3 (de) * | 2000-08-27 | 2005-04-27 | Infineon Technologies AG | SOI-Substrat sowie darin ausgebildete Halbleiterschaltung und dazugehörige Herstellungsverfahren |
| JP2006114686A (ja) * | 2004-10-14 | 2006-04-27 | Sony Corp | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5023683A (en) | Semiconductor memory device with pillar-shaped insulating film | |
| JP3199717B2 (ja) | 半導体装置およびその製造方法 | |
| JPS61198780A (ja) | 半導体装置の製造方法 | |
| US5309023A (en) | Contact structure for interconnection in semiconductor devices and manufacturing method thereof | |
| JPH05206451A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| JPH09321239A (ja) | 半導体集積回路装置の製造方法 | |
| JPH10223770A (ja) | 半導体装置及びその製造方法 | |
| US6281051B1 (en) | Semiconductor device and manufacturing method thereof | |
| US20050164446A1 (en) | Method for manufacturing single-sided buried strap in semiconductor devices | |
| US6818505B2 (en) | Non-volatile semiconductor memory device and manufacturing method thereof | |
| JPS61287258A (ja) | 半導体記憶装置の製造方法 | |
| JPH01243460A (ja) | 半導体記憶装置の製造方法 | |
| JPS6123360A (ja) | 半導体記憶装置およびその製造方法 | |
| US6765248B2 (en) | Field effect transistor and fabrication method | |
| JPH0645614A (ja) | 読出し専用半導体メモリの製造方法 | |
| JPH0621089A (ja) | 半導体装置とその製造方法 | |
| JPS6240765A (ja) | 読み出し専用半導体記憶装置およびその製造方法 | |
| JPH0227737A (ja) | 半導体装置の製造方法 | |
| JPH05226466A (ja) | 半導体装置の製造方法 | |
| KR940007464B1 (ko) | 메모리 셀 | |
| KR950002032B1 (ko) | 2단 트랜치 캐패시터 제조방법 및 그 구조 | |
| JPS63283065A (ja) | 半導体装置の製造方法 | |
| JPH07254572A (ja) | 半導体装置の製造方法 | |
| JPH0793367B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH1126707A (ja) | 半導体装置及びその製造方法 |