JPH01243460A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH01243460A JPH01243460A JP63069445A JP6944588A JPH01243460A JP H01243460 A JPH01243460 A JP H01243460A JP 63069445 A JP63069445 A JP 63069445A JP 6944588 A JP6944588 A JP 6944588A JP H01243460 A JPH01243460 A JP H01243460A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に関し、特に、ダイナミック
RAMに適用して有効な技術に関するものである。
RAMに適用して有効な技術に関するものである。
ダイナミックRAMのメモリセルは、スイッチングMI
SFETと容量素子とからなるが、メモリセルの微細化
を図るため、前記容量素子の一つとしてトレンチキャパ
シタが開発された(エクステンプイド アブストラクト
オン ザ ナインティース カンファレンス オン
ソリッドステートデバセズ アンド マテリアルズ ト
ウキヨウ 1 9 8 7y p p 1
5〜1 8 rExtended Abstra−
cts of the 19th Conferenc
e on 5olid 5tateD−evices
and Materials TokyoJ ) a
このトレンチキャパシタは、例えば以下のような構造に
なっている。すなわち、半導体基板の主面に溝を堀り、
この溝の中に底抜と側壁を有し上部が開口された筒状の
プレート電極を埋め込む。プレート電極と半導体基板の
間は酸化シリコン膜で絶縁する。そして、プレート電極
の中に誘電体膜を介して蓄積電極を埋め込む。この??
f&電極の上端部は、前記溝の側面の酸化シリコン膜を
選択的に除去して露出させた半導体基板の側面に接続さ
れる。そして、半導体基板の前記蓄積電極が接続されて
いる部分の近傍にはn゛型半導体領域が形成してあり、
このn°型半導体領域をスイッチングMISFETのソ
ース又はドレインの一方と一体化することにより。
SFETと容量素子とからなるが、メモリセルの微細化
を図るため、前記容量素子の一つとしてトレンチキャパ
シタが開発された(エクステンプイド アブストラクト
オン ザ ナインティース カンファレンス オン
ソリッドステートデバセズ アンド マテリアルズ ト
ウキヨウ 1 9 8 7y p p 1
5〜1 8 rExtended Abstra−
cts of the 19th Conferenc
e on 5olid 5tateD−evices
and Materials TokyoJ ) a
このトレンチキャパシタは、例えば以下のような構造に
なっている。すなわち、半導体基板の主面に溝を堀り、
この溝の中に底抜と側壁を有し上部が開口された筒状の
プレート電極を埋め込む。プレート電極と半導体基板の
間は酸化シリコン膜で絶縁する。そして、プレート電極
の中に誘電体膜を介して蓄積電極を埋め込む。この??
f&電極の上端部は、前記溝の側面の酸化シリコン膜を
選択的に除去して露出させた半導体基板の側面に接続さ
れる。そして、半導体基板の前記蓄積電極が接続されて
いる部分の近傍にはn゛型半導体領域が形成してあり、
このn°型半導体領域をスイッチングMISFETのソ
ース又はドレインの一方と一体化することにより。
蓄積電極と前記ソース又はドレインの接続を行っている
。また、蓄積電極の上はワード線が延在するので、酸化
シリコン膜からなる層間絶縁膜が設けられている。
。また、蓄積電極の上はワード線が延在するので、酸化
シリコン膜からなる層間絶縁膜が設けられている。
次に、前記蓄積電極とソース又はドレインの一方を接続
するための前記n゛型半導体領域の形成方法を説明する
と、このn゛型半導体領域は前記蓄積電極の中のリンC
P)を、蓄積電極と半導体基板の接続部分を通して拡散
させて形成する。次に。
するための前記n゛型半導体領域の形成方法を説明する
と、このn゛型半導体領域は前記蓄積電極の中のリンC
P)を、蓄積電極と半導体基板の接続部分を通して拡散
させて形成する。次に。
前記蓄積電極の上の層間絶縁膜となる酸化シリコン膜は
、蓄積電極の表面を熱酸化して形成する。
、蓄積電極の表面を熱酸化して形成する。
本発明者は、前記トレンチキャパシタについて検討した
結果1次の問題点を見出した。
結果1次の問題点を見出した。
すなわち、前述したトレンチキャパシタは、蓄積電極の
上端部を溝の側壁で半導体基板に接続させるため、その
溝の側壁の酸化シリコン膜をエツチングする必要があっ
た。しかしながら、この溝の側壁の酸化シリコン膜のエ
ツチングが不完全な場合が多く、蓄積電極の上端部が半
導体基板に接続されないことがあった。このように、蓄
積電極が半導体基板に接続されないと、その蓄積電極か
らの不純物の拡散で形成する前記n゛型半導体領域が形
成されず、トレンチキャパシタをスイッチングMISF
ETに接続することができなくなるという問題があった
。
上端部を溝の側壁で半導体基板に接続させるため、その
溝の側壁の酸化シリコン膜をエツチングする必要があっ
た。しかしながら、この溝の側壁の酸化シリコン膜のエ
ツチングが不完全な場合が多く、蓄積電極の上端部が半
導体基板に接続されないことがあった。このように、蓄
積電極が半導体基板に接続されないと、その蓄積電極か
らの不純物の拡散で形成する前記n゛型半導体領域が形
成されず、トレンチキャパシタをスイッチングMISF
ETに接続することができなくなるという問題があった
。
また、前記蓄積電極の上の層間絶縁膜を全てのメモリセ
ルで充分な絶縁破壊耐圧が得られるように厚く形成しよ
うとすると、熱酸化時間を長くしなければならず、する
と前記蓄積電極からの不純物の拡散で形成したn1型半
導体領域の拡散が大きくなりすぎ、隣りのメモリセルと
の間の分離距離が小さくなり、素子分離が不完全になる
という問題が生じる。このため、前記蓄積電極の上の絶
縁膜を充分厚く形成することができず、メモリセルの中
には、蓄積電極とワード線との間の絶縁膜の絶縁破壊耐
圧が不充分なものが生じるという問題もあった。
ルで充分な絶縁破壊耐圧が得られるように厚く形成しよ
うとすると、熱酸化時間を長くしなければならず、する
と前記蓄積電極からの不純物の拡散で形成したn1型半
導体領域の拡散が大きくなりすぎ、隣りのメモリセルと
の間の分離距離が小さくなり、素子分離が不完全になる
という問題が生じる。このため、前記蓄積電極の上の絶
縁膜を充分厚く形成することができず、メモリセルの中
には、蓄積電極とワード線との間の絶縁膜の絶縁破壊耐
圧が不充分なものが生じるという問題もあった。
本発明の目的は、メモリセルの蓄積電極とソース又はド
レインの間を電気的に確実に接続することができる技術
を提供することにある。
レインの間を電気的に確実に接続することができる技術
を提供することにある。
本発明の他の目的は、メモリセルの蓄積電極とワード線
との間に絶縁破壊耐圧が充分な絶縁膜を形成することが
できる技術を提供することにある。
との間に絶縁破壊耐圧が充分な絶縁膜を形成することが
できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、メモリセルがスイッチングMISFETとト
レンチキャパシタを備えた半導体記憶装置の製造方法に
おいて、半導体基板の主面に溝を堀った後、該溝の中に
電極を形成する工程と、前記半導体基板の主面の前記溝
の近傍にスイッチングMISFETを形成する工程と、
該MISFETのソース又はトレインのうち前記溝側の
ソース又はドレインの表面から前記溝の中の電極の上端
の表面に渡ってシリサイプ−ジョンを行うことにより前
記ソース又はドレインと電極を接続する工程とを備えた
ものである。
レンチキャパシタを備えた半導体記憶装置の製造方法に
おいて、半導体基板の主面に溝を堀った後、該溝の中に
電極を形成する工程と、前記半導体基板の主面の前記溝
の近傍にスイッチングMISFETを形成する工程と、
該MISFETのソース又はトレインのうち前記溝側の
ソース又はドレインの表面から前記溝の中の電極の上端
の表面に渡ってシリサイプ−ジョンを行うことにより前
記ソース又はドレインと電極を接続する工程とを備えた
ものである。
上述した手段によれば、シリサイプ−ジョンは、蓄積電
極の表面やスイッチングMISFETのソース又はドレ
インの表面に酸化シリコン膜が少し残在していても、そ
れらの表面にシリサイド膜あるいはポリシリコン膜を形
成することができるので、前記蓄積電極とソース又はド
レインの間を確実に接続することができる。
極の表面やスイッチングMISFETのソース又はドレ
インの表面に酸化シリコン膜が少し残在していても、そ
れらの表面にシリサイド膜あるいはポリシリコン膜を形
成することができるので、前記蓄積電極とソース又はド
レインの間を確実に接続することができる。
また、蓄積電極とスイッチングMISFETのソース又
はドレインとの接続に、その蓄積電極から半導体基板中
への不純物の拡散によるn゛型半導体領域を使用してい
ないため、そのn′″型半導体領域が大きく延びて隣り
のメモリセルとの素子分離が不完全になることを防止す
るために蓄積電極の上面の熱酸化時間が制限されること
がないので、蓄積電極の上面を充分に長い時間熱酸化し
て厚い酸化シリコン膜を形成することができる。したが
って、蓄積電極とワード線との間に充分な絶縁破壊耐圧
を有する絶縁膜を形成することができる。
はドレインとの接続に、その蓄積電極から半導体基板中
への不純物の拡散によるn゛型半導体領域を使用してい
ないため、そのn′″型半導体領域が大きく延びて隣り
のメモリセルとの素子分離が不完全になることを防止す
るために蓄積電極の上面の熱酸化時間が制限されること
がないので、蓄積電極の上面を充分に長い時間熱酸化し
て厚い酸化シリコン膜を形成することができる。したが
って、蓄積電極とワード線との間に充分な絶縁破壊耐圧
を有する絶縁膜を形成することができる。
これらのことにより、半導体記憶装置の電気的信頼性を
向上することができる。
向上することができる。
以下1本発明の一実施例の半導体装置の製造方法を図面
を用いて説明する。
を用いて説明する。
第1図は、本発明の一実施例の半導体装置の製造方法で
形成したダイナミックRAMのメモリセルの平面図。
形成したダイナミックRAMのメモリセルの平面図。
第2図は、第1図に示したメモリセルの■−■切断線に
おける断面図である。
おける断面図である。
第1図及び第2図において、1はp゛゛単結晶シリコン
からなる半導体基板であり、2は酸化シリコン膜からな
るフィールド絶縁膜である。フィールド絶縁膜2の下に
はP型チャネルストッパ領域3が設けである。メモリセ
ルはスイッチングMIS FETとトレンチキャパシタ
からなるが、前記スイッチングMISFETは、酸化シ
リコン膜からなるゲート絶縁膜4と、例えば多結晶シリ
コン膜の上にタングステンシリサイド膜等の金属シリサ
イド膜を形成した2層膜からなるゲート電極5と、ソー
ス、ドレイン領域となるn°型半導体領域6とで構成さ
れている。ゲート電極5はワード線を兼ねている。そし
て、ゲート電極5の上には酸化シリコン膜7が設けられ
、またゲート電極5の側面には酸化シリコン膜からなる
サイドウオール8が設けられている。一方、トレンチキ
ャパシタは、半導体基板1の主面のスイッチングMIS
FETの近傍に堀った溝9の中に設けられており、例え
ば多結晶シリコン膜からなるプレート電極11と、例え
ば窒化シリコン膜と酸化シリコン膜との2層膜からなる
誘電体膜12と、例えば多結晶シリコン膜からなる蓄積
電極13とで構成されている。
からなる半導体基板であり、2は酸化シリコン膜からな
るフィールド絶縁膜である。フィールド絶縁膜2の下に
はP型チャネルストッパ領域3が設けである。メモリセ
ルはスイッチングMIS FETとトレンチキャパシタ
からなるが、前記スイッチングMISFETは、酸化シ
リコン膜からなるゲート絶縁膜4と、例えば多結晶シリ
コン膜の上にタングステンシリサイド膜等の金属シリサ
イド膜を形成した2層膜からなるゲート電極5と、ソー
ス、ドレイン領域となるn°型半導体領域6とで構成さ
れている。ゲート電極5はワード線を兼ねている。そし
て、ゲート電極5の上には酸化シリコン膜7が設けられ
、またゲート電極5の側面には酸化シリコン膜からなる
サイドウオール8が設けられている。一方、トレンチキ
ャパシタは、半導体基板1の主面のスイッチングMIS
FETの近傍に堀った溝9の中に設けられており、例え
ば多結晶シリコン膜からなるプレート電極11と、例え
ば窒化シリコン膜と酸化シリコン膜との2層膜からなる
誘電体膜12と、例えば多結晶シリコン膜からなる蓄積
電極13とで構成されている。
なお、溝9を示すための引き出し線は、溝9の壁面を示
している。プレート電極11は、溝9の底において半導
体基板1に接続しており、このプレート電極11と半導
体基板1の接続部分の周囲にはn゛゛半導体領域10が
設けられている。このn゛゛半導体領域10は、それぞ
れのトレンチキャパシタのプレート電極11を接続して
おり、メモリマットの周辺部で1 / 2 V c c
例えば2.5vを給電する配線に接続されている。また
、溝9の側壁には酸化シリコン膜からなる絶縁膜19が
設けられており、プレート電極11と半導体基板1(P
゛型領領域の間を絶縁している。プレート電極11は底
板と側壁を有し上端が開口された筒のような形状をして
おり。
している。プレート電極11は、溝9の底において半導
体基板1に接続しており、このプレート電極11と半導
体基板1の接続部分の周囲にはn゛゛半導体領域10が
設けられている。このn゛゛半導体領域10は、それぞ
れのトレンチキャパシタのプレート電極11を接続して
おり、メモリマットの周辺部で1 / 2 V c c
例えば2.5vを給電する配線に接続されている。また
、溝9の側壁には酸化シリコン膜からなる絶縁膜19が
設けられており、プレート電極11と半導体基板1(P
゛型領領域の間を絶縁している。プレート電極11は底
板と側壁を有し上端が開口された筒のような形状をして
おり。
この筒のようなプレート電極11の中に誘電体膜12を
介して蓄積電極13が埋め込まれている。14は蓄積電
極13とゲート電極(ワード線)5を絶縁する層間絶縁
膜であり、酸化シリコン膜からなっている。
介して蓄積電極13が埋め込まれている。14は蓄積電
極13とゲート電極(ワード線)5を絶縁する層間絶縁
膜であり、酸化シリコン膜からなっている。
スイッチングMISFETの溝9側のn−型半導体領域
6と、蓄積電極13は、それられの表面に形成したチタ
ンシリサイド(TiSi、)膜15が接続している。チ
タンシリサイド膜15は、データ線18が接続される側
のn−型半導体領域6の表面にも形成されている。なお
、第1図では、チタンシリサイド膜15が設けられてい
る部分を斜線を付して示している。チタンシリサイド膜
15は、蓄積電極13の上では、その表面のできるだけ
多くの部分例えば半分程度に設けられており、またn−
型半導体領域6の表面では、サイドウオール8及びゲー
ト電極5から露出している部分のほぼ全域に形成されて
いる。チタンシリサイド膜15の抵抗値が非常に小さい
ので、蓄積電極13とn゛゛半導体領域6の接続抵抗が
小さくなっている。また、ゲート電極5の両側部のそれ
ぞれのn−型半導体領域6の表面にチタンシリサイド膜
15を設けていることにより、スイッチングMISFE
Tが導通している時の例えばデータ線18が接続してい
る方のチタンシリサイド膜15からその下のn−型半導
体領域6.チャネル領域(反転層)、溝9側のn−型半
導体領域6゜その上のチタンシリサイド膜15までの抵
抗値を小さくできる。これにより、スイッチングMIS
FETの動作速度の向上を図ることができる。
6と、蓄積電極13は、それられの表面に形成したチタ
ンシリサイド(TiSi、)膜15が接続している。チ
タンシリサイド膜15は、データ線18が接続される側
のn−型半導体領域6の表面にも形成されている。なお
、第1図では、チタンシリサイド膜15が設けられてい
る部分を斜線を付して示している。チタンシリサイド膜
15は、蓄積電極13の上では、その表面のできるだけ
多くの部分例えば半分程度に設けられており、またn−
型半導体領域6の表面では、サイドウオール8及びゲー
ト電極5から露出している部分のほぼ全域に形成されて
いる。チタンシリサイド膜15の抵抗値が非常に小さい
ので、蓄積電極13とn゛゛半導体領域6の接続抵抗が
小さくなっている。また、ゲート電極5の両側部のそれ
ぞれのn−型半導体領域6の表面にチタンシリサイド膜
15を設けていることにより、スイッチングMISFE
Tが導通している時の例えばデータ線18が接続してい
る方のチタンシリサイド膜15からその下のn−型半導
体領域6.チャネル領域(反転層)、溝9側のn−型半
導体領域6゜その上のチタンシリサイド膜15までの抵
抗値を小さくできる。これにより、スイッチングMIS
FETの動作速度の向上を図ることができる。
16は酸化シリコン膜やリンシリケートガラス(PSG
)膜からなる層間絶縁膜であり、17はデータ線18を
チタンシリサイド膜15を介してスイッチングMISF
ETに接続するための接続孔である。データ線18は、
例えばアルミニウム膜からなっている。
)膜からなる層間絶縁膜であり、17はデータ線18を
チタンシリサイド膜15を介してスイッチングMISF
ETに接続するための接続孔である。データ線18は、
例えばアルミニウム膜からなっている。
次に、前記メモリセルの具体的な製造方法を説明する。
第3図乃至第6図は、第1図及び第2図に示したメモリ
セルの製造工程における第2図と同一部分の断面図であ
る。
セルの製造工程における第2図と同一部分の断面図であ
る。
本実施例のメモリセルの製造方法は、まず第3図に示す
ように、半導体基板1の主面の所定部分にフィールド絶
縁膜2とp型チャネルストッパ領域3を形成する。次に
、半導体基板1の主面のフィールド絶縁膜2から露出し
た部分の所定位置に溝9を堀り、この後1例えばCVD
で溝9の中及び半導体基板1の上に酸化シリコン膜19
を形成し。
ように、半導体基板1の主面の所定部分にフィールド絶
縁膜2とp型チャネルストッパ領域3を形成する。次に
、半導体基板1の主面のフィールド絶縁膜2から露出し
た部分の所定位置に溝9を堀り、この後1例えばCVD
で溝9の中及び半導体基板1の上に酸化シリコン膜19
を形成し。
これを異方性ドライエツチングでエツチングして。
溝9の側壁のみに酸化シリコン膜19を残す。次に。
溝9の中及び半導体基板1の上にポリシリコン膜11を
形成し、これにリン(P)を拡散させて導電化を図る。
形成し、これにリン(P)を拡散させて導電化を図る。
このとき、溝9の底から半導体基板1の中へリン(P)
が拡散されてn゛型半導体領域10が形成される。次に
、溝9の中にレジスト膜を埋め込み、これをマスクにし
て前記ポリシリコン膜11の溝9の上端の部分及び半導
体基板1の上の部分をエツチングする。このエツチング
でプレート電極11が完成する。エツチング後、溝9の
中のレジスト膜を除去する。次に、プレート電極11の
表面に1例えばCVDによる窒化シリコン膜を使って誘
電体膜12を形成する。次に1例えばCVDでポリシリ
コン膜を溝9の中に埋め込んで蓄積電極13を形成する
。蓄積電極13となるポリシリコン膜には例えばリン(
P)を拡散させて導電化を図る。
が拡散されてn゛型半導体領域10が形成される。次に
、溝9の中にレジスト膜を埋め込み、これをマスクにし
て前記ポリシリコン膜11の溝9の上端の部分及び半導
体基板1の上の部分をエツチングする。このエツチング
でプレート電極11が完成する。エツチング後、溝9の
中のレジスト膜を除去する。次に、プレート電極11の
表面に1例えばCVDによる窒化シリコン膜を使って誘
電体膜12を形成する。次に1例えばCVDでポリシリ
コン膜を溝9の中に埋め込んで蓄積電極13を形成する
。蓄積電極13となるポリシリコン膜には例えばリン(
P)を拡散させて導電化を図る。
次に、蓄積電極13を成しているポリシリコン膜を熱酸
化して酸化シリコン膜からなる層間絶縁膜14を形成す
る。
化して酸化シリコン膜からなる層間絶縁膜14を形成す
る。
層間絶縁膜14の形成時において、本実施例では、蓄積
電極13と、スイッチングMI 5FETのソース又は
ドレインとの接続に蓄積電極(ポリシリコン)13から
の不純物の拡散によるn゛型半導体領域を使用していな
いため、前記層間絶縁膜14を形成するための熱酸化の
時間がそのn+型半導体領域の拡散のしすぎを防止する
ために制限されることがなく、シたがって蓄積電極13
を充分に長い時間をかけて酸化して厚い層間絶縁膜14
を形成することができる。
電極13と、スイッチングMI 5FETのソース又は
ドレインとの接続に蓄積電極(ポリシリコン)13から
の不純物の拡散によるn゛型半導体領域を使用していな
いため、前記層間絶縁膜14を形成するための熱酸化の
時間がそのn+型半導体領域の拡散のしすぎを防止する
ために制限されることがなく、シたがって蓄積電極13
を充分に長い時間をかけて酸化して厚い層間絶縁膜14
を形成することができる。
層間絶縁膜14を形成した後、半導体基板1の主面の露
出している部分を熱酸化して酸化シリコン膜からなるゲ
ート絶縁膜4を形成する。次に、第4図に示すように、
例えばCVDでポリシリコン膜と、例えばタングステン
シリサイ′ド(WSi、)膜を下から順に積層し、さら
にこの上に酸化シリコン膜7を形成した後、これらをパ
ターニングしてゲート電極5を形成し、またゲート電極
5と同一パターンの酸化シリコン膜7を形成する。次に
。
出している部分を熱酸化して酸化シリコン膜からなるゲ
ート絶縁膜4を形成する。次に、第4図に示すように、
例えばCVDでポリシリコン膜と、例えばタングステン
シリサイ′ド(WSi、)膜を下から順に積層し、さら
にこの上に酸化シリコン膜7を形成した後、これらをパ
ターニングしてゲート電極5を形成し、またゲート電極
5と同一パターンの酸化シリコン膜7を形成する。次に
。
ゲート電極5と酸化シリコン膜7をマスクにして、例え
ばリン(P)のイオン注入を行ってソース。
ばリン(P)のイオン注入を行ってソース。
ドレインとなるn−型半導体領域6を形成する。次に、
例えばCVDで半導体基板1の上全面に酸化シリコン膜
を形成し、これを異方性ドライエツチングでn゛型半導
体領域6の表面及び蓄積電極13の表面が露出するまで
エツチングしてサイドウオール8を形成する。サイドウ
オール8を形成するときのエツチングは、露出する蓄積
電極13及びn−型半導体領域6の表面をエツチングの
終点として正確に行うことができるので、酸化シリコン
膜19をエツチングしてしまうことがなく、蓄積電極1
3と半導体基板1の絶縁を良好な状態で保つことができ
る。次に、例えばスパッタで半導体基板1の上全面にチ
タン(Ti)膜を形成し、この後アニール(A r +
N、雰囲気、600℃)して、第6図に示すように、
前記チタン膜と、蓄積電極(ポリシリコン)13及びn
−型半導体領域(単結晶シリコン)6のそれぞれの表面
のシリサイプ−ジョンを行う。このシリサイプ−ジョン
によって、蓄積電極13及びn−型半導体領域6の表面
ではチタンシリサイド(TiSi2)膜15が形成され
る。これに対して、フィールド絶縁膜2.酸化シリコン
膜7゜サイドウオール8の上では前記チタン膜が窒化チ
タン(TiN)膜15Aとなる。この窒化チタン膜15
AをH2O2,NH4OH,H20混合液でエツチング
して、前記チタンシリサイド膜15のみを残す。
例えばCVDで半導体基板1の上全面に酸化シリコン膜
を形成し、これを異方性ドライエツチングでn゛型半導
体領域6の表面及び蓄積電極13の表面が露出するまで
エツチングしてサイドウオール8を形成する。サイドウ
オール8を形成するときのエツチングは、露出する蓄積
電極13及びn−型半導体領域6の表面をエツチングの
終点として正確に行うことができるので、酸化シリコン
膜19をエツチングしてしまうことがなく、蓄積電極1
3と半導体基板1の絶縁を良好な状態で保つことができ
る。次に、例えばスパッタで半導体基板1の上全面にチ
タン(Ti)膜を形成し、この後アニール(A r +
N、雰囲気、600℃)して、第6図に示すように、
前記チタン膜と、蓄積電極(ポリシリコン)13及びn
−型半導体領域(単結晶シリコン)6のそれぞれの表面
のシリサイプ−ジョンを行う。このシリサイプ−ジョン
によって、蓄積電極13及びn−型半導体領域6の表面
ではチタンシリサイド(TiSi2)膜15が形成され
る。これに対して、フィールド絶縁膜2.酸化シリコン
膜7゜サイドウオール8の上では前記チタン膜が窒化チ
タン(TiN)膜15Aとなる。この窒化チタン膜15
AをH2O2,NH4OH,H20混合液でエツチング
して、前記チタンシリサイド膜15のみを残す。
チタンシリサイド膜15は、露出している蓄積電極13
.n−型半導体領域6のそれぞれの表面に位置合せをせ
ずに自己整合で形成される。また、一般的に金属は酸化
シリコン膜をシリコンに還元する作用があり、それがチ
タンは特に顕著であるので、蓄積電極13やn°型半導
体領域6の上に酸化シリコン膜が少し残在していてもチ
タンシリサイド膜15を形成することができる。なお、
チタンに代って。
.n−型半導体領域6のそれぞれの表面に位置合せをせ
ずに自己整合で形成される。また、一般的に金属は酸化
シリコン膜をシリコンに還元する作用があり、それがチ
タンは特に顕著であるので、蓄積電極13やn°型半導
体領域6の上に酸化シリコン膜が少し残在していてもチ
タンシリサイド膜15を形成することができる。なお、
チタンに代って。
タングステン(W)やモリブデン(Mo)のいわゆる高
融点金属を使用することができる。
融点金属を使用することができる。
前記チタンシリサイド膜15を形成した後、第2図に示
した層間絶縁膜16.接続孔17.データ線18のそれ
ぞれを形成する。
した層間絶縁膜16.接続孔17.データ線18のそれ
ぞれを形成する。
なお、蓄積電極13とn−型半導体領域6の接続をチタ
ンシリサイド膜15で接続する代りに、選択CVDで蓄
積電極13の表面からn−型半導体領域6の表面に渡っ
てシリコン膜を成長させて接続することもできる。選択
CVDは、ガスの成分がSiH、CR−H2−HCQ
、ガス圧が70To r rで行われ、さらに成長され
るシリコン膜を導電化するためにPH3ガスを導入して
行う。
ンシリサイド膜15で接続する代りに、選択CVDで蓄
積電極13の表面からn−型半導体領域6の表面に渡っ
てシリコン膜を成長させて接続することもできる。選択
CVDは、ガスの成分がSiH、CR−H2−HCQ
、ガス圧が70To r rで行われ、さらに成長され
るシリコン膜を導電化するためにPH3ガスを導入して
行う。
また、蓄積電極13及びn−型半導体領域6の表面を露
出させるためのエツチングは、サイドウオール8を形成
するためのエツチングとは別に、レジスト膜を使って行
うようにしてもよい。このようにすると、サイドウオー
ル8を形成するときにオーバエツチングを行わないよう
にできるので、フィールド絶縁膜2の膜厚の低下すなわ
ち絶縁破壊耐圧の低下を防止できる。
出させるためのエツチングは、サイドウオール8を形成
するためのエツチングとは別に、レジスト膜を使って行
うようにしてもよい。このようにすると、サイドウオー
ル8を形成するときにオーバエツチングを行わないよう
にできるので、フィールド絶縁膜2の膜厚の低下すなわ
ち絶縁破壊耐圧の低下を防止できる。
以上の説明かられかるように1、本実施例によれば、半
導体基板1の主面に溝9を堀った後、該溝9の中に電極
(プレート電極13)を形成し、前記半導体基板1の主
面の前記溝9の近傍にスイッチングMISFETを形成
し、該MISFETのソース又はドレイン(n−型半導
体領域6)のうち前記溝側のソース又はドレイン6の表
面から前記溝9の中の電極13の上端の表面に渡ってシ
リサイプ−ジョンあるいは選択CVDを行うことにより
前記ソース又はドレイン6と電極13を接続することに
より、シリサイプ−ジョンは、電極13の表面やスイッ
チングMISFETのソース又はドレイン6の表面に少
し酸化シリコン膜が残在していても、それらの表面にシ
リサイド膜あるいはシリコン膜を形成することができる
ので、前記電極13とソース又はドレイン6の間を電気
的に確実に接続することができる。
導体基板1の主面に溝9を堀った後、該溝9の中に電極
(プレート電極13)を形成し、前記半導体基板1の主
面の前記溝9の近傍にスイッチングMISFETを形成
し、該MISFETのソース又はドレイン(n−型半導
体領域6)のうち前記溝側のソース又はドレイン6の表
面から前記溝9の中の電極13の上端の表面に渡ってシ
リサイプ−ジョンあるいは選択CVDを行うことにより
前記ソース又はドレイン6と電極13を接続することに
より、シリサイプ−ジョンは、電極13の表面やスイッ
チングMISFETのソース又はドレイン6の表面に少
し酸化シリコン膜が残在していても、それらの表面にシ
リサイド膜あるいはシリコン膜を形成することができる
ので、前記電極13とソース又はドレイン6の間を電気
的に確実に接続することができる。
また、電極13とスイッチングMISFETのソース又
はドレイン6との接続に、その電極13から半導体基板
1中への不純物の拡散によるn°型半導体領域を使用し
ていないので、電極13の上面の熱酸化でそのn+型半
導体領域が大きく延びて隣りのメモリセルとの素子分離
が不完全になることがなく、電極13の上面を充分に長
い時間熱酸化して厚い酸化シリコン膜14を形成するこ
とができる。こ 7れにより、電極13とこの上に配置
されるワード線(ゲート電極5)との絶縁破壊耐圧を向
上することができる。これらのことにより、半導体記憶
装置の電気的信頼性を向上することができる。
はドレイン6との接続に、その電極13から半導体基板
1中への不純物の拡散によるn°型半導体領域を使用し
ていないので、電極13の上面の熱酸化でそのn+型半
導体領域が大きく延びて隣りのメモリセルとの素子分離
が不完全になることがなく、電極13の上面を充分に長
い時間熱酸化して厚い酸化シリコン膜14を形成するこ
とができる。こ 7れにより、電極13とこの上に配置
されるワード線(ゲート電極5)との絶縁破壊耐圧を向
上することができる。これらのことにより、半導体記憶
装置の電気的信頼性を向上することができる。
以上1本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、トレンチキャパシタの蓄積電極とスイッチン
グMI 5FETのソース又はドレインとの間を電気的
に確実に接続することができる。また、蓄積電極とワー
ド線との間に充分な絶縁破壊耐圧の絶縁膜を形成するこ
とができる。これらにより半導体記憶装置の電気的信頼
性を向上することができる。
グMI 5FETのソース又はドレインとの間を電気的
に確実に接続することができる。また、蓄積電極とワー
ド線との間に充分な絶縁破壊耐圧の絶縁膜を形成するこ
とができる。これらにより半導体記憶装置の電気的信頼
性を向上することができる。
第1図は、本発明の一実施例の半導体装置の製造方法で
形成したダイナミックRAMのメモリセルの平面図、 第2図は、第1図に示したメモリセルのn −H切断線
における断面図、 第3図乃至第6図は、第1図及び第2図に示したメモリ
セルの製造工程における第2図と同一部分の断面図であ
る。 図中、6・・・n−型半導体領域、7・・・酸化シリコ
ン膜、8・・・サイドウオール、11・・・プレート電
極、12・・・誘電体膜、13・・・蓄積電極、14・
・・層間絶縁膜、15・・・チタンシリサイド膜である
。 第2図 第3図 第4図 1(P−) 第5図 第6図
形成したダイナミックRAMのメモリセルの平面図、 第2図は、第1図に示したメモリセルのn −H切断線
における断面図、 第3図乃至第6図は、第1図及び第2図に示したメモリ
セルの製造工程における第2図と同一部分の断面図であ
る。 図中、6・・・n−型半導体領域、7・・・酸化シリコ
ン膜、8・・・サイドウオール、11・・・プレート電
極、12・・・誘電体膜、13・・・蓄積電極、14・
・・層間絶縁膜、15・・・チタンシリサイド膜である
。 第2図 第3図 第4図 1(P−) 第5図 第6図
Claims (1)
- 1、メモリセルがスイッチングMISFETとトレンチ
キャパシタを備えた半導体記憶装置の製造方法において
、半導体基板の主面に溝を堀った後、該溝の中に電極を
形成する工程と、前記半導体基板の主面の前記溝の近傍
にスイッチングMISFETを形成する工程と、該MI
SFETのソース又はドレインのうち前記溝側のソース
又はドレインの表面から前記溝の中の電極の上端の表面
に渡ってシリサイデーションあるいは選択CVDを行う
ことにより前記ソース又はドレインと電極を接続する工
程とを備えたことを特徴とする半導体記憶装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63069445A JPH01243460A (ja) | 1988-03-25 | 1988-03-25 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63069445A JPH01243460A (ja) | 1988-03-25 | 1988-03-25 | 半導体記憶装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01243460A true JPH01243460A (ja) | 1989-09-28 |
Family
ID=13402844
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63069445A Pending JPH01243460A (ja) | 1988-03-25 | 1988-03-25 | 半導体記憶装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01243460A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5859451A (en) * | 1990-06-19 | 1999-01-12 | Nec Corporation | Semiconductor memory having storage capacitor connected to diffusion region through barrier layer |
US6225657B1 (en) | 1997-02-07 | 2001-05-01 | Nec Corporation | Semiconductor device and method for manufacturing thereof |
US6249017B1 (en) | 1997-09-22 | 2001-06-19 | Nec Corporation | Highly reliable trench capacitor type memory cell |
EP1187191A2 (de) * | 2000-08-27 | 2002-03-13 | Infineon Technologies AG | SOI-Substrat sowie darin ausgebildete Halbleiterschaltung und dazugehörige Herstellungsverfahren |
JP2006114686A (ja) * | 2004-10-14 | 2006-04-27 | Sony Corp | 半導体装置およびその製造方法 |
-
1988
- 1988-03-25 JP JP63069445A patent/JPH01243460A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100306409B1 (ko) * | 1997-02-07 | 2001-11-30 | 가네꼬 히사시 | 반도체장치및그의제조방법 |
US6509224B2 (en) | 1997-02-07 | 2003-01-21 | Nec Corporation | Semiconductor device and method for manufacturing thereof |
US6249017B1 (en) | 1997-09-22 | 2001-06-19 | Nec Corporation | Highly reliable trench capacitor type memory cell |
US6300211B1 (en) | 1997-09-22 | 2001-10-09 | Nec Corporation | Highly reliable trench capacitor type memory cell |
EP1187191A2 (de) * | 2000-08-27 | 2002-03-13 | Infineon Technologies AG | SOI-Substrat sowie darin ausgebildete Halbleiterschaltung und dazugehörige Herstellungsverfahren |
EP1187191A3 (de) * | 2000-08-27 | 2005-04-27 | Infineon Technologies AG | SOI-Substrat sowie darin ausgebildete Halbleiterschaltung und dazugehörige Herstellungsverfahren |
JP2006114686A (ja) * | 2004-10-14 | 2006-04-27 | Sony Corp | 半導体装置およびその製造方法 |
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