JPH09246543A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH09246543A JPH09246543A JP8050179A JP5017996A JPH09246543A JP H09246543 A JPH09246543 A JP H09246543A JP 8050179 A JP8050179 A JP 8050179A JP 5017996 A JP5017996 A JP 5017996A JP H09246543 A JPH09246543 A JP H09246543A
- Authority
- JP
- Japan
- Prior art keywords
- film
- manufacturing
- polycrystalline silicon
- integrated circuit
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 MISFETのゲート電極のシート抵抗を低
減する。 【解決手段】 MISFETのソース、ドレイン領域
(n型半導体領域7、7)を形成するための高温アニー
ル、およびBPSG膜9の表面を平坦化するための高温
リフローを行った後の工程で、多結晶シリコン膜5とW
膜10との積層構造で構成されたゲート電極12を形成
することにより、高温熱処理時に起こる多結晶シリコン
膜5とW膜10とのシリサイド化反応を抑制し、シート
抵抗の小さいゲート電極12を形成する。
減する。 【解決手段】 MISFETのソース、ドレイン領域
(n型半導体領域7、7)を形成するための高温アニー
ル、およびBPSG膜9の表面を平坦化するための高温
リフローを行った後の工程で、多結晶シリコン膜5とW
膜10との積層構造で構成されたゲート電極12を形成
することにより、高温熱処理時に起こる多結晶シリコン
膜5とW膜10とのシリサイド化反応を抑制し、シート
抵抗の小さいゲート電極12を形成する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ゲート電極を金属膜/多結
晶シリコン膜の積層構造で構成したMISFET(Metal
Insulator Semiconductor Field Effect Transistor)
を有する半導体集積回路装置の製造に適用して有効な技
術に関するものである。
置の製造技術に関し、特に、ゲート電極を金属膜/多結
晶シリコン膜の積層構造で構成したMISFET(Metal
Insulator Semiconductor Field Effect Transistor)
を有する半導体集積回路装置の製造に適用して有効な技
術に関するものである。
【0002】
【従来の技術】高速LSI用MISFETのゲート電極
材料には、多結晶シリコン膜の上にW(タングステン)
シリサイド(WSix)などの高融点金属シリサイド膜を
積層したポリサイド(polycide)膜が使用されている(IEE
E Int. Electron Devices Meet., 1981, pp659-662) 。
材料には、多結晶シリコン膜の上にW(タングステン)
シリサイド(WSix)などの高融点金属シリサイド膜を
積層したポリサイド(polycide)膜が使用されている(IEE
E Int. Electron Devices Meet., 1981, pp659-662) 。
【0003】しかし、LSIの高集積化がさらに進む
と、ポリサイド構造のゲート電極においても配線遅延が
深刻な問題となることから、高融点金属シリサイドより
もさらに一桁程度シート抵抗が低いWなどの高融点金属
膜を多結晶シリコン膜の上に積層したゲート電極構造が
検討されている。
と、ポリサイド構造のゲート電極においても配線遅延が
深刻な問題となることから、高融点金属シリサイドより
もさらに一桁程度シート抵抗が低いWなどの高融点金属
膜を多結晶シリコン膜の上に積層したゲート電極構造が
検討されている。
【0004】
【発明が解決しようとする課題】ところが、ゲート電極
をW膜/多結晶シリコン膜の積層構造で構成した場合に
は、W膜と多結晶シリコン膜のシリサイド化反応による
シート抵抗の増大が問題となる。
をW膜/多結晶シリコン膜の積層構造で構成した場合に
は、W膜と多結晶シリコン膜のシリサイド化反応による
シート抵抗の増大が問題となる。
【0005】MISFETを有するLSIの製造工程で
は、半導体基板上にゲート電極を形成した後、ゲート電
極の両側の半導体基板に不純物をイオン注入し、次いで
850〜900℃程度の高温アニールでこの不純物を活
性化してソース、ドレイン領域を形成している。
は、半導体基板上にゲート電極を形成した後、ゲート電
極の両側の半導体基板に不純物をイオン注入し、次いで
850〜900℃程度の高温アニールでこの不純物を活
性化してソース、ドレイン領域を形成している。
【0006】また最近では、ソース、ドレイン領域のシ
ート抵抗を低減するために、ソース、ドレイン領域上に
Tiなどの高融点金属膜を堆積した後、急速短時間アニ
ールで高融点金属膜とシリコン基板とを反応させること
により、ソース、ドレイン領域の表面にシリサイド層を
形成することが行われている。
ート抵抗を低減するために、ソース、ドレイン領域上に
Tiなどの高融点金属膜を堆積した後、急速短時間アニ
ールで高融点金属膜とシリコン基板とを反応させること
により、ソース、ドレイン領域の表面にシリサイド層を
形成することが行われている。
【0007】さらに、MISFETの上部の絶縁膜上に
配線を形成する際には、BPSG(Boron-doped Phospho
Silicate Glass)のようなリフロー性を備えた絶縁膜材
料を用い、これを850〜950℃程度の高温でリフロ
ーしてその表面を平坦化することにより、ゲート電極に
よって生じる下地段差の緩和を図っている。
配線を形成する際には、BPSG(Boron-doped Phospho
Silicate Glass)のようなリフロー性を備えた絶縁膜材
料を用い、これを850〜950℃程度の高温でリフロ
ーしてその表面を平坦化することにより、ゲート電極に
よって生じる下地段差の緩和を図っている。
【0008】しかし、W膜/多結晶シリコン膜の積層構
造で構成されたゲート電極が上記のような高温熱処理に
晒されると、W膜と多結晶シリコン膜とが反応して両者
の界面にWシリサイド層が形成される。このWシリサイ
ド層は、CVD装置やスパッタリング装置を使って成膜
したWシリサイド膜よりもさらにシート抵抗が高いた
め、ゲート電極の実効的なシート抵抗が増大してしま
う。また、このWシリサイド層は膜の応力が高いため、
ゲート酸化膜にストレスを及ぼしてゲート破壊を引き起
こす虞れもある。
造で構成されたゲート電極が上記のような高温熱処理に
晒されると、W膜と多結晶シリコン膜とが反応して両者
の界面にWシリサイド層が形成される。このWシリサイ
ド層は、CVD装置やスパッタリング装置を使って成膜
したWシリサイド膜よりもさらにシート抵抗が高いた
め、ゲート電極の実効的なシート抵抗が増大してしま
う。また、このWシリサイド層は膜の応力が高いため、
ゲート酸化膜にストレスを及ぼしてゲート破壊を引き起
こす虞れもある。
【0009】W膜と多結晶シリコン膜との界面にWシリ
サイド層が形成されるのを防ぐために、両者の中間に窒
化チタン(TiN)膜などのバリア層を介在させること
も考えられる。
サイド層が形成されるのを防ぐために、両者の中間に窒
化チタン(TiN)膜などのバリア層を介在させること
も考えられる。
【0010】しかし、W膜/TiN膜/多結晶シリコン
膜の3層構造で構成したゲート電極が前述したような高
温熱処理に晒されると、やはり高抵抗のWシリサイド層
が形成される。これは、高温下ではTiN膜のバリア層
として機能が低下し、多結晶シリコン膜中のシリコンが
TiN膜中に拡散するようになるためである。
膜の3層構造で構成したゲート電極が前述したような高
温熱処理に晒されると、やはり高抵抗のWシリサイド層
が形成される。これは、高温下ではTiN膜のバリア層
として機能が低下し、多結晶シリコン膜中のシリコンが
TiN膜中に拡散するようになるためである。
【0011】このように、ゲート電極をW膜/多結晶シ
リコン膜の積層構造、あるいはW膜/バリア層/多結晶
シリコン膜の積層構造で構成してシート抵抗を低減しよ
うとしても、ゲート電極の形成後に高温の熱処理が行わ
れると、W膜と多結晶シリコン膜とのシリサイド化反応
によって、ゲート電極のシート抵抗が高くなってしま
う。
リコン膜の積層構造、あるいはW膜/バリア層/多結晶
シリコン膜の積層構造で構成してシート抵抗を低減しよ
うとしても、ゲート電極の形成後に高温の熱処理が行わ
れると、W膜と多結晶シリコン膜とのシリサイド化反応
によって、ゲート電極のシート抵抗が高くなってしま
う。
【0012】本発明の目的は、MISFETのゲート電
極のシート抵抗を低減することのできる技術を提供する
ことにある。
極のシート抵抗を低減することのできる技術を提供する
ことにある。
【0013】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0014】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0015】本発明による半導体集積回路装置の製造方
法は、多結晶シリコン膜上に金属膜を積層したゲート電
極を形成するにあたり、(a)半導体基板上に多結晶シ
リコン膜および第1の絶縁膜を堆積した後、フォトレジ
ストをマスクにして前記第1の絶縁膜および前記多結晶
シリコン膜をエッチングすることにより、前記多結晶シ
リコン膜をゲート電極の形状にパターニングする工程、
(b)前記半導体基板に不純物を打ち込んだ後、高温ア
ニールで前記不純物を活性化することにより、ゲート電
極の形状にパターニングした前記多結晶シリコン膜の両
側の前記半導体基板にソース領域とドレイン領域を形成
する工程、(c)前記半導体基板上に第2の絶縁膜を堆
積した後、前記第2の絶縁膜をエッチバックすることに
より、ゲート電極の形状にパターニングした前記多結晶
シリコン膜上の前記第1の絶縁膜の表面を露出させる工
程、(d)前記第1の絶縁膜を選択的にエッチングし
て、ゲート電極の形状にパターニングした前記多結晶シ
リコン膜の表面を露出させた後、前記半導体基板上に金
属膜を堆積する工程、(e)前記第2の絶縁膜上の前記
金属膜をエッチバックし、ゲート電極の形状にパターニ
ングした前記多結晶シリコン膜上に前記金属膜を残すこ
とにより、金属膜/多結晶シリコン膜の積層構造で構成
されたゲート電極を形成する工程、を含むものである。
法は、多結晶シリコン膜上に金属膜を積層したゲート電
極を形成するにあたり、(a)半導体基板上に多結晶シ
リコン膜および第1の絶縁膜を堆積した後、フォトレジ
ストをマスクにして前記第1の絶縁膜および前記多結晶
シリコン膜をエッチングすることにより、前記多結晶シ
リコン膜をゲート電極の形状にパターニングする工程、
(b)前記半導体基板に不純物を打ち込んだ後、高温ア
ニールで前記不純物を活性化することにより、ゲート電
極の形状にパターニングした前記多結晶シリコン膜の両
側の前記半導体基板にソース領域とドレイン領域を形成
する工程、(c)前記半導体基板上に第2の絶縁膜を堆
積した後、前記第2の絶縁膜をエッチバックすることに
より、ゲート電極の形状にパターニングした前記多結晶
シリコン膜上の前記第1の絶縁膜の表面を露出させる工
程、(d)前記第1の絶縁膜を選択的にエッチングし
て、ゲート電極の形状にパターニングした前記多結晶シ
リコン膜の表面を露出させた後、前記半導体基板上に金
属膜を堆積する工程、(e)前記第2の絶縁膜上の前記
金属膜をエッチバックし、ゲート電極の形状にパターニ
ングした前記多結晶シリコン膜上に前記金属膜を残すこ
とにより、金属膜/多結晶シリコン膜の積層構造で構成
されたゲート電極を形成する工程、を含むものである。
【0016】本発明による半導体集積回路装置の製造方
法は、前記第2の絶縁膜をエッチバックする工程に先立
って、高温リフローで前記第2の絶縁膜の表面を平坦化
する工程を含むものである。
法は、前記第2の絶縁膜をエッチバックする工程に先立
って、高温リフローで前記第2の絶縁膜の表面を平坦化
する工程を含むものである。
【0017】本発明による半導体集積回路装置の製造方
法は、前記第2の絶縁膜を堆積する工程に先立って、前
記半導体基板上に金属膜を堆積し、高温アニールでシリ
サイド化反応を生じさせることにより、前記ソース領域
とドレイン領域の表面に高融点金属シリサイドを形成す
る工程を含むものである。
法は、前記第2の絶縁膜を堆積する工程に先立って、前
記半導体基板上に金属膜を堆積し、高温アニールでシリ
サイド化反応を生じさせることにより、前記ソース領域
とドレイン領域の表面に高融点金属シリサイドを形成す
る工程を含むものである。
【0018】上記した手段によれば、MISFETのソ
ース領域、ドレイン領域を形成するための高温アニール
や、MISFETのソース領域、ドレイン領域の表面に
シリサイド層を形成するための高温アニールや、MIS
FETの上部の絶縁膜表面を平坦化するための高温リフ
ローを行った後の工程で、多結晶シリコン膜と金属膜と
の積層構造で構成されたゲート電極を形成するので、高
温熱処理時に問題となる多結晶シリコン膜と金属膜との
シリサイド化反応が抑制され、シート抵抗の小さなゲー
ト電極を形成することができる。
ース領域、ドレイン領域を形成するための高温アニール
や、MISFETのソース領域、ドレイン領域の表面に
シリサイド層を形成するための高温アニールや、MIS
FETの上部の絶縁膜表面を平坦化するための高温リフ
ローを行った後の工程で、多結晶シリコン膜と金属膜と
の積層構造で構成されたゲート電極を形成するので、高
温熱処理時に問題となる多結晶シリコン膜と金属膜との
シリサイド化反応が抑制され、シート抵抗の小さなゲー
ト電極を形成することができる。
【0019】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【0020】(実施の形態1)本実施の形態によるMI
SFETの製造方法は、まず図1に示すように、例えば
p- 型の単結晶シリコンからなる半導体基板1の主面に
p型ウエル2を形成し、次いでこのp型ウエル2の表面
に素子分離用のフィールド酸化膜3およびゲート酸化膜
4を形成した後、CVD法で多結晶シリコン膜5と酸化
シリコン膜6を堆積する。
SFETの製造方法は、まず図1に示すように、例えば
p- 型の単結晶シリコンからなる半導体基板1の主面に
p型ウエル2を形成し、次いでこのp型ウエル2の表面
に素子分離用のフィールド酸化膜3およびゲート酸化膜
4を形成した後、CVD法で多結晶シリコン膜5と酸化
シリコン膜6を堆積する。
【0021】次に、図2に示すように、フォトレジスト
をマスクにして酸化シリコン膜6と多結晶シリコン膜5
をエッチングすることにより、多結晶シリコン膜5をゲ
ート電極の形状にパターニングする。次いでp型ウエル
2にn型不純物(リン)をイオン注入した後、850〜
900℃程度の高温アニールでこのn型不純物を活性化
することにより、ゲート電極の形状にパターニングされ
た多結晶シリコン膜5の両側のp型ウエル2にn型半導
体領域7、7(ソース領域、ドレイン領域)を形成す
る。
をマスクにして酸化シリコン膜6と多結晶シリコン膜5
をエッチングすることにより、多結晶シリコン膜5をゲ
ート電極の形状にパターニングする。次いでp型ウエル
2にn型不純物(リン)をイオン注入した後、850〜
900℃程度の高温アニールでこのn型不純物を活性化
することにより、ゲート電極の形状にパターニングされ
た多結晶シリコン膜5の両側のp型ウエル2にn型半導
体領域7、7(ソース領域、ドレイン領域)を形成す
る。
【0022】次に、図3に示すように、半導体基板1上
に酸化シリコン系の絶縁膜とはエッチング速度が異なる
絶縁膜、例えば窒化シリコン膜8をCVD法で堆積した
後、図4に示すように、窒化シリコン膜8上にCVD法
でBPSG膜9を堆積し、850〜950℃程度の高温
リフローでその表面を平坦化することにより、酸化シリ
コン膜6と多結晶シリコン膜5のパターニングによって
生じた下地段差を緩和する。
に酸化シリコン系の絶縁膜とはエッチング速度が異なる
絶縁膜、例えば窒化シリコン膜8をCVD法で堆積した
後、図4に示すように、窒化シリコン膜8上にCVD法
でBPSG膜9を堆積し、850〜950℃程度の高温
リフローでその表面を平坦化することにより、酸化シリ
コン膜6と多結晶シリコン膜5のパターニングによって
生じた下地段差を緩和する。
【0023】次に、図5に示すように、BPSG膜9と
窒化シリコン膜8を化学的機械研磨(Chemical Mechanic
al Polishing; CMP)法などでエッチバックすることによ
り、ゲート電極の形状にパターニングされた多結晶シリ
コン膜5上の酸化シリコン膜6の表面を露出させる。
窒化シリコン膜8を化学的機械研磨(Chemical Mechanic
al Polishing; CMP)法などでエッチバックすることによ
り、ゲート電極の形状にパターニングされた多結晶シリ
コン膜5上の酸化シリコン膜6の表面を露出させる。
【0024】次に、図6に示すように、酸化シリコン膜
6を選択的にエッチングして多結晶シリコン膜5の表面
を露出させる。酸化シリコン膜6を選択的にエッチング
するには、例えばフッ酸緩衝液(HF:NH4 F=1:
6)を用いる。フッ酸緩衝液は、酸化シリコン膜6をB
PSG膜9よりも約5倍速くエッチングするので、多結
晶シリコン膜5の上部以外の領域に残っているBPSG
膜9は、その表面がわずかにエッチングされるだけで済
む。また、フッ酸緩衝液は窒化シリコン膜8とはほとん
ど反応しないので、表面が窒化シリコン膜8で覆われた
酸化シリコン膜(フィールド酸化膜3とゲート酸化膜
4)がエッチングされることもない。
6を選択的にエッチングして多結晶シリコン膜5の表面
を露出させる。酸化シリコン膜6を選択的にエッチング
するには、例えばフッ酸緩衝液(HF:NH4 F=1:
6)を用いる。フッ酸緩衝液は、酸化シリコン膜6をB
PSG膜9よりも約5倍速くエッチングするので、多結
晶シリコン膜5の上部以外の領域に残っているBPSG
膜9は、その表面がわずかにエッチングされるだけで済
む。また、フッ酸緩衝液は窒化シリコン膜8とはほとん
ど反応しないので、表面が窒化シリコン膜8で覆われた
酸化シリコン膜(フィールド酸化膜3とゲート酸化膜
4)がエッチングされることもない。
【0025】次に、図7に示すように、半導体基板1上
にスパッタリング法またはCVD法でW膜10を堆積し
た後、BPSG膜9上のW膜10をCMP法などでエッ
チバックし、上記酸化シリコン膜6の選択エッチングに
よって形成された多結晶シリコン膜5上の溝11の内部
にW膜10を残すことにより、多結晶シリコン膜5とW
膜10との積層構造で構成されたゲート電極12が形成
され、MISFETが完成する。
にスパッタリング法またはCVD法でW膜10を堆積し
た後、BPSG膜9上のW膜10をCMP法などでエッ
チバックし、上記酸化シリコン膜6の選択エッチングに
よって形成された多結晶シリコン膜5上の溝11の内部
にW膜10を残すことにより、多結晶シリコン膜5とW
膜10との積層構造で構成されたゲート電極12が形成
され、MISFETが完成する。
【0026】その後、図8に示すように、CVD法で酸
化シリコン膜13を堆積し、次いでn型半導体領域7、
7(ソース領域、ドレイン領域)の上部の酸化シリコン
膜13、BPSG膜9およびゲート酸化膜4をエッチン
グして接続孔14を形成した後、酸化シリコン膜13上
にスパッタリング法で堆積したアルミニウム(Al)膜
などの配線材料をパターニングして配線15を形成す
る。
化シリコン膜13を堆積し、次いでn型半導体領域7、
7(ソース領域、ドレイン領域)の上部の酸化シリコン
膜13、BPSG膜9およびゲート酸化膜4をエッチン
グして接続孔14を形成した後、酸化シリコン膜13上
にスパッタリング法で堆積したアルミニウム(Al)膜
などの配線材料をパターニングして配線15を形成す
る。
【0027】上記した製造方法によれば、MISFET
のn型半導体領域7、7(ソース領域、ドレイン領域)
を形成するための高温アニールと、BPSG膜9の表面
を平坦化するための高温リフローを行った後の工程で、
多結晶シリコン膜5とW膜10の積層構造で構成された
ゲート電極12を形成するので、高温熱処理時に問題と
なる多結晶シリコン膜5とW膜10とのシリサイド化反
応が抑制され、シート抵抗の小さなゲート電極12を得
ることができる。
のn型半導体領域7、7(ソース領域、ドレイン領域)
を形成するための高温アニールと、BPSG膜9の表面
を平坦化するための高温リフローを行った後の工程で、
多結晶シリコン膜5とW膜10の積層構造で構成された
ゲート電極12を形成するので、高温熱処理時に問題と
なる多結晶シリコン膜5とW膜10とのシリサイド化反
応が抑制され、シート抵抗の小さなゲート電極12を得
ることができる。
【0028】(実施の形態2)本実施の形態では、ゲー
ト電極をW膜/バリア層/多結晶シリコン膜の3層構造
で構成する場合の製造方法を説明する。
ト電極をW膜/バリア層/多結晶シリコン膜の3層構造
で構成する場合の製造方法を説明する。
【0029】まず図9に示すように、前記実施の形態1
と同様、半導体基板1上に堆積した酸化シリコン膜6と
多結晶シリコン膜5をエッチングして多結晶シリコン膜
5をゲート電極の形状にパターニングした後、p型ウエ
ル2にn型不純物(リン)をイオン注入し、次いで85
0〜900℃程度の高温アニールでこのn型不純物を活
性化することにより、多結晶シリコン膜5の両側のp型
ウエル2にn型半導体領域7、7(ソース領域およびド
レイン領域)を形成する。
と同様、半導体基板1上に堆積した酸化シリコン膜6と
多結晶シリコン膜5をエッチングして多結晶シリコン膜
5をゲート電極の形状にパターニングした後、p型ウエ
ル2にn型不純物(リン)をイオン注入し、次いで85
0〜900℃程度の高温アニールでこのn型不純物を活
性化することにより、多結晶シリコン膜5の両側のp型
ウエル2にn型半導体領域7、7(ソース領域およびド
レイン領域)を形成する。
【0030】次に、図10に示すように、CVD法で窒
化シリコン膜8とBPSG膜9を堆積した後、850〜
950℃程度の高温リフローでBPSG膜9の表面を平
坦化して下地段差を緩和する。
化シリコン膜8とBPSG膜9を堆積した後、850〜
950℃程度の高温リフローでBPSG膜9の表面を平
坦化して下地段差を緩和する。
【0031】次に、図11に示すように、BPSG膜9
と窒化シリコン膜8をCMP法などでエッチバックし、
ゲート電極の形状にパターニングされた多結晶シリコン
膜5上の酸化シリコン膜6の表面を露出させた後、フッ
酸緩衝液などを用いて酸化シリコン膜6を選択的にエッ
チングすることにより、多結晶シリコン膜5の表面を露
出させる。
と窒化シリコン膜8をCMP法などでエッチバックし、
ゲート電極の形状にパターニングされた多結晶シリコン
膜5上の酸化シリコン膜6の表面を露出させた後、フッ
酸緩衝液などを用いて酸化シリコン膜6を選択的にエッ
チングすることにより、多結晶シリコン膜5の表面を露
出させる。
【0032】次に、図12に示すように、スパッタリン
グ法またはCVD法で例えばTiN膜16からなるバリ
ア層とW膜10を堆積した後、図13に示すように、B
PSG膜9上のW膜10とTiN膜16をCMP法など
でエッチバックし、上記酸化シリコン膜6の選択エッチ
ングによって形成された多結晶シリコン膜5上の溝11
の内部にW膜10とTiN膜16を残すことにより、多
結晶シリコン膜5とTiN膜16とW膜10との積層構
造で構成されたゲート電極17が形成され、MISFE
Tが完成する。
グ法またはCVD法で例えばTiN膜16からなるバリ
ア層とW膜10を堆積した後、図13に示すように、B
PSG膜9上のW膜10とTiN膜16をCMP法など
でエッチバックし、上記酸化シリコン膜6の選択エッチ
ングによって形成された多結晶シリコン膜5上の溝11
の内部にW膜10とTiN膜16を残すことにより、多
結晶シリコン膜5とTiN膜16とW膜10との積層構
造で構成されたゲート電極17が形成され、MISFE
Tが完成する。
【0033】その後、図14に示すように、CVD法で
酸化シリコン膜13を堆積し、n型半導体領域7、7
(ソース領域、ドレイン領域)の上部の酸化シリコン膜
13、BPSG膜9およびゲート酸化膜4をエッチング
して接続孔14を形成した後、酸化シリコン膜13上に
スパッタリング法で堆積したAl膜をパターニングして
配線15を形成する。
酸化シリコン膜13を堆積し、n型半導体領域7、7
(ソース領域、ドレイン領域)の上部の酸化シリコン膜
13、BPSG膜9およびゲート酸化膜4をエッチング
して接続孔14を形成した後、酸化シリコン膜13上に
スパッタリング法で堆積したAl膜をパターニングして
配線15を形成する。
【0034】上記した製造方法によれば、MISFET
のn型半導体領域7、7(ソース、ドレイン領域)を形
成するための高温アニール、およびBPSG膜9の表面
を平坦化するための高温リフローを行った後の工程で、
多結晶シリコン膜5とTiN膜16とW膜10との積層
構造で構成されたゲート電極17を形成するので、多結
晶シリコン膜5とW膜10とのシリサイド化反応が抑制
される。さらに、多結晶シリコン膜5とW膜10の間に
バリア層(TiN膜16)を介在させたことにより、多
結晶シリコン膜5とW膜10のシリサイド化反応がより
有効に抑制されるので、シート抵抗の小さなゲート電極
17を得ることができる。
のn型半導体領域7、7(ソース、ドレイン領域)を形
成するための高温アニール、およびBPSG膜9の表面
を平坦化するための高温リフローを行った後の工程で、
多結晶シリコン膜5とTiN膜16とW膜10との積層
構造で構成されたゲート電極17を形成するので、多結
晶シリコン膜5とW膜10とのシリサイド化反応が抑制
される。さらに、多結晶シリコン膜5とW膜10の間に
バリア層(TiN膜16)を介在させたことにより、多
結晶シリコン膜5とW膜10のシリサイド化反応がより
有効に抑制されるので、シート抵抗の小さなゲート電極
17を得ることができる。
【0035】(実施の形態3)本実施の形態では、ソー
ス、ドレイン領域の表面にシリサイド層を形成する場合
の製造方法を説明する。
ス、ドレイン領域の表面にシリサイド層を形成する場合
の製造方法を説明する。
【0036】まず図15に示すように、前記実施の形態
1と同様、半導体基板1上に堆積した酸化シリコン膜6
と多結晶シリコン膜5をエッチングして多結晶シリコン
膜5をゲート電極の形状にパターニングした後、CVD
法で堆積した酸化シリコン膜をエッチングして酸化シリ
コン膜6と多結晶シリコン膜5の側壁にサイドウォール
スペーサ18を形成する。次いでp型ウエル2にn型不
純物(リン)をイオン注入した後、850〜900℃程
度の高温アニールでn型不純物を活性化することによ
り、多結晶シリコン膜5の両側のp型ウエル2にn型半
導体領域7、7(ソース領域、ドレイン領域)を形成す
る。
1と同様、半導体基板1上に堆積した酸化シリコン膜6
と多結晶シリコン膜5をエッチングして多結晶シリコン
膜5をゲート電極の形状にパターニングした後、CVD
法で堆積した酸化シリコン膜をエッチングして酸化シリ
コン膜6と多結晶シリコン膜5の側壁にサイドウォール
スペーサ18を形成する。次いでp型ウエル2にn型不
純物(リン)をイオン注入した後、850〜900℃程
度の高温アニールでn型不純物を活性化することによ
り、多結晶シリコン膜5の両側のp型ウエル2にn型半
導体領域7、7(ソース領域、ドレイン領域)を形成す
る。
【0037】次に、図16に示すように、n型半導体領
域7、7(ソース領域、ドレイン領域)の表面に、例え
ばTiシリサイド層19などの高融点金属シリサイド層
を形成する。Tiシリサイド層19を形成するには、ま
ずn型半導体領域7、7の表面のゲート酸化膜5をエッ
チングで除去した後、スパッタリング法で膜厚50nm
程度のTi膜を堆積し、引き続き窒素雰囲気中で650
℃、2分程度の急速短時間アニールを行ってTi膜とn
型半導体領域7、7の界面にシリサイド反応を生じさせ
る。その後、酸化シリコン膜6とサイドウォールスペー
サ18の上に残った未反応のTi膜をエッチングで除去
し、再度窒素雰囲気中で900℃、30秒程度の急速短
時間アニールを行う。
域7、7(ソース領域、ドレイン領域)の表面に、例え
ばTiシリサイド層19などの高融点金属シリサイド層
を形成する。Tiシリサイド層19を形成するには、ま
ずn型半導体領域7、7の表面のゲート酸化膜5をエッ
チングで除去した後、スパッタリング法で膜厚50nm
程度のTi膜を堆積し、引き続き窒素雰囲気中で650
℃、2分程度の急速短時間アニールを行ってTi膜とn
型半導体領域7、7の界面にシリサイド反応を生じさせ
る。その後、酸化シリコン膜6とサイドウォールスペー
サ18の上に残った未反応のTi膜をエッチングで除去
し、再度窒素雰囲気中で900℃、30秒程度の急速短
時間アニールを行う。
【0038】次に、図17に示すように、半導体基板1
上にCVD法で窒化シリコン膜8とBPSG膜9を堆積
した後、850〜950℃程度の高温リフローでBPS
G膜9の表面を平坦化することにより、下地段差を緩和
する。
上にCVD法で窒化シリコン膜8とBPSG膜9を堆積
した後、850〜950℃程度の高温リフローでBPS
G膜9の表面を平坦化することにより、下地段差を緩和
する。
【0039】次に、図18に示すように、BPSG膜9
と窒化シリコン膜8をCMP法などでエッチバックし、
ゲート電極の形状にパターニングされた多結晶シリコン
膜5上の酸化シリコン膜6の表面を露出させた後、フッ
酸緩衝液などを用いて酸化シリコン膜6を選択的にエッ
チングすることにより、多結晶シリコン膜5の表面を露
出させる。
と窒化シリコン膜8をCMP法などでエッチバックし、
ゲート電極の形状にパターニングされた多結晶シリコン
膜5上の酸化シリコン膜6の表面を露出させた後、フッ
酸緩衝液などを用いて酸化シリコン膜6を選択的にエッ
チングすることにより、多結晶シリコン膜5の表面を露
出させる。
【0040】次に、図19に示すように、スパッタリン
グ法またはCVD法でW膜10を堆積した後、BPSG
膜9上のW膜10をCMP法などでエッチバックし、上
記酸化シリコン膜6の選択エッチングによって形成され
た多結晶シリコン膜5上の溝11の内部にW膜10を残
すことにより、多結晶シリコン膜5とW膜10の積層構
造で構成されたゲート電極12が形成され、MISFE
Tが完成する。なお、ゲート電極12は、前記実施の形
態2のように、多結晶シリコン膜とバリア層とW膜との
積層構造で構成してもよい。
グ法またはCVD法でW膜10を堆積した後、BPSG
膜9上のW膜10をCMP法などでエッチバックし、上
記酸化シリコン膜6の選択エッチングによって形成され
た多結晶シリコン膜5上の溝11の内部にW膜10を残
すことにより、多結晶シリコン膜5とW膜10の積層構
造で構成されたゲート電極12が形成され、MISFE
Tが完成する。なお、ゲート電極12は、前記実施の形
態2のように、多結晶シリコン膜とバリア層とW膜との
積層構造で構成してもよい。
【0041】その後、図20に示すように、CVD法で
酸化シリコン膜13を堆積し、n型半導体領域7、7
(ソース領域、ドレイン領域)の上部の酸化シリコン膜
13、BPSG膜9およびゲート酸化膜4をエッチング
して接続孔14を形成した後、酸化シリコン膜13上に
スパッタリング法で堆積したAl膜をパターニングして
配線15を形成する。
酸化シリコン膜13を堆積し、n型半導体領域7、7
(ソース領域、ドレイン領域)の上部の酸化シリコン膜
13、BPSG膜9およびゲート酸化膜4をエッチング
して接続孔14を形成した後、酸化シリコン膜13上に
スパッタリング法で堆積したAl膜をパターニングして
配線15を形成する。
【0042】上記した製造方法によれば、MISFET
のソース領域、ドレイン領域を形成するための高温アニ
ールと、ソース領域、ドレイン領域の表面にTiシリサ
イド層19を形成するための高温アニールと、BPSG
膜9の表面を平坦化するための高温リフローを行った後
の工程で、多結晶シリコン膜5とW膜10の積層構造で
構成されたゲート電極12を形成するので、多結晶シリ
コン膜5とW膜10とのシリサイド化反応が抑制され、
シート抵抗の小さなゲート電極12を得ることができ
る。
のソース領域、ドレイン領域を形成するための高温アニ
ールと、ソース領域、ドレイン領域の表面にTiシリサ
イド層19を形成するための高温アニールと、BPSG
膜9の表面を平坦化するための高温リフローを行った後
の工程で、多結晶シリコン膜5とW膜10の積層構造で
構成されたゲート電極12を形成するので、多結晶シリ
コン膜5とW膜10とのシリサイド化反応が抑制され、
シート抵抗の小さなゲート電極12を得ることができ
る。
【0043】さらに、ソース領域、ドレイン領域の表面
にシート抵抗の小さいTiシリサイド層19を形成した
ことにより、ソース領域、ドレイン領域の実効的なシー
ト抵抗を低減することができる。また、配線15とソー
ス領域、ドレイン領域とのコンタクト抵抗を低減するこ
とができる。
にシート抵抗の小さいTiシリサイド層19を形成した
ことにより、ソース領域、ドレイン領域の実効的なシー
ト抵抗を低減することができる。また、配線15とソー
ス領域、ドレイン領域とのコンタクト抵抗を低減するこ
とができる。
【0044】(実施の形態4)本実施の形態では、配線
とソース、ドレイン領域とを接続する接続孔の内部に多
結晶シリコン・プラグを形成する場合の製造方法を説明
する。
とソース、ドレイン領域とを接続する接続孔の内部に多
結晶シリコン・プラグを形成する場合の製造方法を説明
する。
【0045】まず図21に示すように、前記実施の形態
1と同様、半導体基板1上に堆積した酸化シリコン膜6
と多結晶シリコン膜5をエッチングして多結晶シリコン
膜5をゲート電極の形状にパターニングした後、p型ウ
エル2にイオン注入したn型不純物(リン)を高温アニ
ールで活性化してn型半導体領域7、7(ソース領域お
よびドレイン領域)を形成し、次いで窒化シリコン膜8
とBPSG膜9を堆積した後、高温リフローでBPSG
膜9の表面を平坦化して下地段差を緩和する。
1と同様、半導体基板1上に堆積した酸化シリコン膜6
と多結晶シリコン膜5をエッチングして多結晶シリコン
膜5をゲート電極の形状にパターニングした後、p型ウ
エル2にイオン注入したn型不純物(リン)を高温アニ
ールで活性化してn型半導体領域7、7(ソース領域お
よびドレイン領域)を形成し、次いで窒化シリコン膜8
とBPSG膜9を堆積した後、高温リフローでBPSG
膜9の表面を平坦化して下地段差を緩和する。
【0046】次に、図22に示すように、n型半導体領
域7、7(ソース領域、ドレイン領域)の上部のBPS
G膜9、窒化シリコン膜8およびゲート酸化膜4をエッ
チングして接続孔20を形成した後、BPSG膜9上に
CVD法で多結晶シリコン膜21を堆積する。この多結
晶シリコン膜21には、ソース領域、ドレイン領域と同
じ導電型(n型)の不純物を導入する。接続孔20は、
ソース領域、ドレイン領域のいずれか一方の上部だけに
形成してもよい。
域7、7(ソース領域、ドレイン領域)の上部のBPS
G膜9、窒化シリコン膜8およびゲート酸化膜4をエッ
チングして接続孔20を形成した後、BPSG膜9上に
CVD法で多結晶シリコン膜21を堆積する。この多結
晶シリコン膜21には、ソース領域、ドレイン領域と同
じ導電型(n型)の不純物を導入する。接続孔20は、
ソース領域、ドレイン領域のいずれか一方の上部だけに
形成してもよい。
【0047】次に、図23に示すように、多結晶シリコ
ン膜21とBPSG膜9と酸化シリコン膜6上の窒化シ
リコン膜8とをCMP法などでエッチバックし、ゲート
電極の形状にパターニングされた多結晶シリコン膜5上
の酸化シリコン膜6の表面を露出させると共に、接続孔
20の内部に多結晶シリコン膜21のプラグを形成す
る。
ン膜21とBPSG膜9と酸化シリコン膜6上の窒化シ
リコン膜8とをCMP法などでエッチバックし、ゲート
電極の形状にパターニングされた多結晶シリコン膜5上
の酸化シリコン膜6の表面を露出させると共に、接続孔
20の内部に多結晶シリコン膜21のプラグを形成す
る。
【0048】次に、図24に示すように、フッ酸緩衝液
などを用いて酸化シリコン膜6を選択的にエッチングし
て多結晶シリコン膜5の表面を露出させた後、スパッタ
リング法またはCVD法でW膜10を堆積し、次いでB
PSG膜9上のW膜10をCMP法などでエッチバック
して多結晶シリコン膜5上に残すことにより、多結晶シ
リコン膜5とW膜10との積層構造で構成されたゲート
電極12が形成され、MISFETが完成する。
などを用いて酸化シリコン膜6を選択的にエッチングし
て多結晶シリコン膜5の表面を露出させた後、スパッタ
リング法またはCVD法でW膜10を堆積し、次いでB
PSG膜9上のW膜10をCMP法などでエッチバック
して多結晶シリコン膜5上に残すことにより、多結晶シ
リコン膜5とW膜10との積層構造で構成されたゲート
電極12が形成され、MISFETが完成する。
【0049】次に、図25に示すように、CVD法で窒
化シリコン膜25と酸化シリコン膜23を堆積し、まず
窒化シリコン膜25をエッチングのストッパに用いてn
型半導体領域7、7(ソース領域、ドレイン領域)の上
部の酸化シリコン膜23をエッチングした後、窒化シリ
コン膜25をエッチングすることにより、多結晶シリコ
ン膜21のプラグを形成した接続孔20の上部に接続孔
24を形成する。
化シリコン膜25と酸化シリコン膜23を堆積し、まず
窒化シリコン膜25をエッチングのストッパに用いてn
型半導体領域7、7(ソース領域、ドレイン領域)の上
部の酸化シリコン膜23をエッチングした後、窒化シリ
コン膜25をエッチングすることにより、多結晶シリコ
ン膜21のプラグを形成した接続孔20の上部に接続孔
24を形成する。
【0050】その後、図26に示すように、酸化シリコ
ン膜23上にスパッタリング法で堆積したAl膜をパタ
ーニングして配線15を形成する。
ン膜23上にスパッタリング法で堆積したAl膜をパタ
ーニングして配線15を形成する。
【0051】上記した製造方法によれば、前記実施の形
態1と同様、シート抵抗の小さなゲート電極12を得る
ことができる。また、n型半導体領域7、7(ソース領
域、ドレイン領域)上に多結晶シリコン膜21のプラグ
を形成したことにより、多結晶シリコン膜21中のn型
不純物がn型半導体領域7、7に拡散するため、イオン
注入法でn型半導体領域7、7を形成する際の不純物量
を少なくできる。これにより、イオン注入によるn型半
導体領域7、7のダメージを低減してリーク電流を低減
することができる。さらに、配線15とn型半導体領域
7、7を接続する接続孔24のアスペクト比を小さくで
きるので、配線15の接続信頼性が向上する。
態1と同様、シート抵抗の小さなゲート電極12を得る
ことができる。また、n型半導体領域7、7(ソース領
域、ドレイン領域)上に多結晶シリコン膜21のプラグ
を形成したことにより、多結晶シリコン膜21中のn型
不純物がn型半導体領域7、7に拡散するため、イオン
注入法でn型半導体領域7、7を形成する際の不純物量
を少なくできる。これにより、イオン注入によるn型半
導体領域7、7のダメージを低減してリーク電流を低減
することができる。さらに、配線15とn型半導体領域
7、7を接続する接続孔24のアスペクト比を小さくで
きるので、配線15の接続信頼性が向上する。
【0052】なお、多結晶シリコン膜21のプラグは、
まず図27に示すように、接続孔20を形成したBPS
G膜9上にCVD法で多結晶シリコン膜21を堆積し、
次いで図28に示すように、BPSG膜9上の多結晶シ
リコン膜21をエッチバックすることによって形成して
もよい。その後は、前記図23〜図26の工程に従って
ゲート電極12と配線15を形成する。
まず図27に示すように、接続孔20を形成したBPS
G膜9上にCVD法で多結晶シリコン膜21を堆積し、
次いで図28に示すように、BPSG膜9上の多結晶シ
リコン膜21をエッチバックすることによって形成して
もよい。その後は、前記図23〜図26の工程に従って
ゲート電極12と配線15を形成する。
【0053】(実施の形態5)本実施の形態では、DR
AM(ダイナミックRAM)のメモリセルの製造方法を
説明する。
AM(ダイナミックRAM)のメモリセルの製造方法を
説明する。
【0054】まず図29に示すように、前記実施の形態
4の方法に従ってメモリセル選択用MISFETのゲー
ト電極12(ワード線)を形成すると共に、n型半導体
領域7、7(ソース領域、ドレイン領域)の一方の上に
形成した接続孔20の内部に多結晶シリコン膜21のプ
ラグを形成する。
4の方法に従ってメモリセル選択用MISFETのゲー
ト電極12(ワード線)を形成すると共に、n型半導体
領域7、7(ソース領域、ドレイン領域)の一方の上に
形成した接続孔20の内部に多結晶シリコン膜21のプ
ラグを形成する。
【0055】次に、図30に示すように、CVD法で窒
化シリコン膜25を堆積し、n型半導体領域7、7(ソ
ース領域、ドレイン領域)の他方の上部の窒化シリコン
25、BPSG膜9、窒化シリコン膜8およびゲート酸
化膜4をエッチングして接続孔26を形成した後、窒化
シリコン膜8上に堆積した導電膜をパターニングしてビ
ット線BLを形成する。ビット線BLは、例えばWシリ
サイド膜/多結晶シリコン膜の積層構造で構成する。
化シリコン膜25を堆積し、n型半導体領域7、7(ソ
ース領域、ドレイン領域)の他方の上部の窒化シリコン
25、BPSG膜9、窒化シリコン膜8およびゲート酸
化膜4をエッチングして接続孔26を形成した後、窒化
シリコン膜8上に堆積した導電膜をパターニングしてビ
ット線BLを形成する。ビット線BLは、例えばWシリ
サイド膜/多結晶シリコン膜の積層構造で構成する。
【0056】次に、図31に示すように、CVD法で酸
化シリコン膜27を堆積し、多結晶シリコン膜21のプ
ラグを形成した接続孔20の上部の酸化シリコン膜27
と窒化シリコン膜25を2段階でエッチングして接続孔
28を形成した後、酸化シリコン膜27上にCVD法で
堆積した多結晶シリコン膜をパターニングしてメモリセ
ルの情報蓄積用容量素子の下部電極29を形成する。
化シリコン膜27を堆積し、多結晶シリコン膜21のプ
ラグを形成した接続孔20の上部の酸化シリコン膜27
と窒化シリコン膜25を2段階でエッチングして接続孔
28を形成した後、酸化シリコン膜27上にCVD法で
堆積した多結晶シリコン膜をパターニングしてメモリセ
ルの情報蓄積用容量素子の下部電極29を形成する。
【0057】次に、図32に示すように、下部電極29
の上に容量絶縁膜30と上部電極31を形成することに
より、DRAMのメモリセルが完成する。容量絶縁膜3
0は、例えば五酸化タンタル膜で構成し、上部電極32
は、例えばTiN膜で構成する。その後、CVD法で堆
積した酸化シリコン膜32上にAlなどの配線33を形
成する。
の上に容量絶縁膜30と上部電極31を形成することに
より、DRAMのメモリセルが完成する。容量絶縁膜3
0は、例えば五酸化タンタル膜で構成し、上部電極32
は、例えばTiN膜で構成する。その後、CVD法で堆
積した酸化シリコン膜32上にAlなどの配線33を形
成する。
【0058】本実施の形態によれば、メモリセル選択用
MISFETのゲート電極12(ワード線)の配線遅延
を低減してDRAMのメモリセルの動作速度を向上させ
ることができる。
MISFETのゲート電極12(ワード線)の配線遅延
を低減してDRAMのメモリセルの動作速度を向上させ
ることができる。
【0059】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【0060】例えばゲート電極の一部を構成する金属膜
は、W膜の他、モリブデン(Mo)膜やイリジウム(I
r)膜などの高融点金属膜、あるいはAl膜や銅(C
u)膜などを用いることができる。また、ゲート電極に
よる下地段差を緩和するための絶縁膜は、BPSG膜の
他、PSG膜などを用いることができる。
は、W膜の他、モリブデン(Mo)膜やイリジウム(I
r)膜などの高融点金属膜、あるいはAl膜や銅(C
u)膜などを用いることができる。また、ゲート電極に
よる下地段差を緩和するための絶縁膜は、BPSG膜の
他、PSG膜などを用いることができる。
【0061】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【0062】本発明によれば、MISFETのゲート電
極を金属膜/多結晶シリコン膜の積層構造、あるいは金
属膜/バリア層/多結晶シリコン膜の積層構造で構成す
ることにより、ゲート電極のシート抵抗を低減すること
ができる。
極を金属膜/多結晶シリコン膜の積層構造、あるいは金
属膜/バリア層/多結晶シリコン膜の積層構造で構成す
ることにより、ゲート電極のシート抵抗を低減すること
ができる。
【0063】本発明によれば、高温熱処理を行った後の
工程でゲート電極を形成するので、多結晶シリコン膜と
金属膜とのシリサイド化反応を抑制することができる。
工程でゲート電極を形成するので、多結晶シリコン膜と
金属膜とのシリサイド化反応を抑制することができる。
【0064】本発明によれば、さらにソース領域、ドレ
イン領域の表面にシート抵抗の小さいシリサイド層を形
成したことにより、ソース領域、ドレイン領域の実効的
なシート抵抗を低減することができる。
イン領域の表面にシート抵抗の小さいシリサイド層を形
成したことにより、ソース領域、ドレイン領域の実効的
なシート抵抗を低減することができる。
【0065】本発明によれば、さらにソース領域、ドレ
イン領域上に多結晶シリコン膜のプラグを形成したこと
により、イオン注入によるソース領域、ドレイン領域の
ダメージを低減してリーク電流を低減することができ
る。また、配線とソース領域、ドレイン領域を接続する
配線の接続信頼性を向上させることができる。
イン領域上に多結晶シリコン膜のプラグを形成したこと
により、イオン注入によるソース領域、ドレイン領域の
ダメージを低減してリーク電流を低減することができ
る。また、配線とソース領域、ドレイン領域を接続する
配線の接続信頼性を向上させることができる。
【0066】これらにより、高速、高集積LSI用のM
ISFETを実現することができる。また、金属膜/多
結晶シリコン膜の界面のシリサイド層がゲート酸化膜に
ストレスを及ぼしてゲート破壊を引き起こす不具合も防
止できる。
ISFETを実現することができる。また、金属膜/多
結晶シリコン膜の界面のシリサイド層がゲート酸化膜に
ストレスを及ぼしてゲート破壊を引き起こす不具合も防
止できる。
【図1】本発明の実施の形態1である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図2】本発明の実施の形態1である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図3】本発明の実施の形態1である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図4】本発明の実施の形態1である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図5】本発明の実施の形態1である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図6】本発明の実施の形態1である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図7】本発明の実施の形態1である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図8】本発明の実施の形態1である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図9】本発明の実施の形態2である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図10】本発明の実施の形態2である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図11】本発明の実施の形態2である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図12】本発明の実施の形態2である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図13】本発明の実施の形態2である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図14】本発明の実施の形態2である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図15】本発明の実施の形態3である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図16】本発明の実施の形態3である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図17】本発明の実施の形態3である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図18】本発明の実施の形態3である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図19】本発明の実施の形態3である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図20】本発明の実施の形態3である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図21】本発明の実施の形態4である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図22】本発明の実施の形態4である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図23】本発明の実施の形態4である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図24】本発明の実施の形態4である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図25】本発明の実施の形態4である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図26】本発明の実施の形態4である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図27】本発明の実施の形態4である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図28】本発明の実施の形態4である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図29】本発明の実施の形態5である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図30】本発明の実施の形態5である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図31】本発明の実施の形態5である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図32】本発明の実施の形態5である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
1 半導体基板 2 p型ウエル 3 フィールド酸化膜 4 ゲート酸化膜 5 多結晶シリコン膜 6 酸化シリコン膜 7 n型半導体領域(ソース領域、ドレイン領域) 8 窒化シリコン膜 9 BPSG膜 10 W膜 11 溝 12 ゲート電極 13 酸化シリコン膜 14 接続孔 15 配線 16 TiN膜(バリア層) 17 ゲート電極 18 サイドウォールスペーサ 19 Tiシリサイド層 20 接続孔 21 多結晶シリコン膜 22 窒化シリコン膜 23 酸化シリコン膜 24 接続孔 25 窒化シリコン膜 26 接続孔 27 酸化シリコン膜 28 接続孔 29 下部電極 30 容量絶縁膜 31 上部電極 32 酸化シリコン膜 33 配線 BL ビット線
Claims (8)
- 【請求項1】 MISFETのゲート電極を金属膜/多
結晶シリコン膜の積層構造で構成する半導体集積回路装
置の製造方法であって、(a)半導体基板上に多結晶シ
リコン膜および第1の絶縁膜を堆積した後、フォトレジ
ストをマスクにして前記第1の絶縁膜および前記多結晶
シリコン膜をエッチングすることにより、前記多結晶シ
リコン膜をゲート電極の形状にパターニングする工程、
(b)前記半導体基板に不純物を打ち込んだ後、高温ア
ニールで前記不純物を活性化することにより、ゲート電
極の形状にパターニングした前記多結晶シリコン膜の両
側の前記半導体基板にソース領域とドレイン領域を形成
する工程、(c)前記半導体基板上に第2の絶縁膜を堆
積した後、前記第2の絶縁膜をエッチバックすることに
より、ゲート電極の形状にパターニングした前記多結晶
シリコン膜上の前記第1の絶縁膜の表面を露出させる工
程、(d)前記第1の絶縁膜を選択的にエッチングし
て、ゲート電極の形状にパターニングした前記多結晶シ
リコン膜の表面を露出させた後、前記半導体基板上に金
属膜を堆積する工程、(e)前記第2の絶縁膜上の前記
金属膜をエッチバックし、ゲート電極の形状にパターニ
ングした前記多結晶シリコン膜上に前記金属膜を残すこ
とにより、金属膜/多結晶シリコン膜の積層構造で構成
されたゲート電極を形成する工程、を含むことを特徴と
する半導体集積回路装置の製造方法。 - 【請求項2】 請求項1記載の半導体集積回路装置の製
造方法であって、前記第2の絶縁膜をエッチバックする
工程に先立って、高温リフローで前記第2の絶縁膜の表
面を平坦化することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項3】 請求項1または2記載の半導体集積回路
装置の製造方法であって、前記第2の絶縁膜を堆積する
工程に先立って、前記半導体基板上に金属膜を堆積し、
高温アニールでシリサイド化反応を生じさせることによ
り、前記ソース領域とドレイン領域の表面に高融点金属
シリサイドを形成することを特徴とする半導体集積回路
装置の製造方法。 - 【請求項4】 請求項1、2または3記載の半導体集積
回路装置の製造方法であって、前記ソース領域とドレイ
ン領域を形成した後、前記半導体基板上に前記第1の絶
縁膜および前記第2の絶縁膜とはエッチング速度が異な
る第3の絶縁膜を堆積し、次いで前記第3の絶縁膜上に
前記第2の絶縁膜を堆積した後、前記第2の絶縁膜およ
び前記第3の絶縁膜をエッチバックすることにより、ゲ
ート電極の形状にパターニングした前記多結晶シリコン
膜上の前記第1の絶縁膜の表面を露出させることを特徴
とする半導体集積回路装置の製造方法。 - 【請求項5】 請求項1、2、3または4記載の半導体
集積回路装置の製造方法であって、前記第1の絶縁膜を
選択的にエッチングして、ゲート電極の形状にパターニ
ングした前記多結晶シリコン膜の表面を露出させた後、
前記半導体基板上に前記多結晶シリコン膜と前記金属膜
との反応を防ぐバリア層を堆積し、次いで前記バリア層
の上に前記金属膜を堆積した後、前記第2の絶縁膜上の
前記金属膜および前記バリア層をエッチバックし、ゲー
ト電極の形状にパターニングした前記多結晶シリコン膜
上に前記金属膜および前記バリア層を残すことにより、
金属膜/バリア層/多結晶シリコン膜の積層構造で構成
されたゲート電極を形成することを特徴とする半導体集
積回路装置の製造方法。 - 【請求項6】 請求項1〜5のいずれか1項に記載の半
導体集積回路装置の製造方法であって、前記ゲート電極
の一部を構成する前記金属膜は、タングステン膜である
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項7】 請求項1〜6のいずれか1項に記載の半
導体集積回路装置の製造方法であって、前記第2の絶縁
膜は、BPSG膜であることを特徴とする半導体集積回
路装置の製造方法。 - 【請求項8】 請求項1〜7のいずれか1項に記載の半
導体集積回路装置の製造方法であって、前記MISFE
Tは、DRAMのメモリセルを構成するメモリセル選択
用MISFETであることを特徴とする半導体集積回路
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8050179A JPH09246543A (ja) | 1996-03-07 | 1996-03-07 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8050179A JPH09246543A (ja) | 1996-03-07 | 1996-03-07 | 半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09246543A true JPH09246543A (ja) | 1997-09-19 |
Family
ID=12851980
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8050179A Pending JPH09246543A (ja) | 1996-03-07 | 1996-03-07 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09246543A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6235564B1 (en) | 1999-07-27 | 2001-05-22 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing MISFET |
US6248653B1 (en) | 1999-10-28 | 2001-06-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing gate structure |
-
1996
- 1996-03-07 JP JP8050179A patent/JPH09246543A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6235564B1 (en) | 1999-07-27 | 2001-05-22 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing MISFET |
US6248653B1 (en) | 1999-10-28 | 2001-06-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing gate structure |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3626058B2 (ja) | 半導体装置の製造方法 | |
JP3563530B2 (ja) | 半導体集積回路装置 | |
US20040029372A1 (en) | Semiconductor memory devices having contact pads with silicide caps thereon and related methods | |
JPH11251457A (ja) | 半導体デバイス,メモリ・セル,およびその形成方法 | |
JP2000058652A (ja) | 半導体装置のコンタクトホ―ル製造方法 | |
JPH10223770A (ja) | 半導体装置及びその製造方法 | |
JP4148615B2 (ja) | 半導体装置の製造方法 | |
JPH09116113A (ja) | 半導体装置及びその製造方法 | |
JP2002124649A (ja) | 半導体集積回路装置およびその製造方法 | |
KR100576464B1 (ko) | 반도체소자의 도전배선 형성방법 | |
TWI262561B (en) | Method of forming ultra-shallow junction devices and its application in a memory device | |
JPH0794596A (ja) | 半導体集積回路装置およびその製造方法 | |
JPH09246543A (ja) | 半導体集積回路装置の製造方法 | |
JP2003017497A (ja) | 半導体装置の製造方法 | |
JPH08321591A (ja) | 半導体装置及びその製造方法 | |
US6696351B1 (en) | Semiconductor device having a selectively deposited conductive layer | |
JP4159737B2 (ja) | 半導体装置の製造方法 | |
JP4010425B2 (ja) | 半導体装置及びその製造方法 | |
US6518153B1 (en) | Method for making gate electrodes of low sheet resistance for embedded dynamic random access memory devices | |
JPS6342164A (ja) | 半導体集積回路装置の製造方法 | |
JP2001250792A (ja) | 半導体集積回路装置の製造方法 | |
KR100236059B1 (ko) | 실리사이드막 형성방법 및 그를 이용한 반도체소자의 제조방법 | |
JP2004039943A (ja) | 半導体装置の製造方法 | |
JP2000294629A (ja) | 半導体装置及びその製造方法 | |
JP2001203347A (ja) | 半導体装置およびその製造方法 |