JPH09246543A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH09246543A JPH09246543A JP8050179A JP5017996A JPH09246543A JP H09246543 A JPH09246543 A JP H09246543A JP 8050179 A JP8050179 A JP 8050179A JP 5017996 A JP5017996 A JP 5017996A JP H09246543 A JPH09246543 A JP H09246543A
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Abstract
(57)【要約】
【課題】 ＭＩＳＦＥＴのゲート電極のシート抵抗を低
減する。 【解決手段】 ＭＩＳＦＥＴのソース、ドレイン領域
（ｎ型半導体領域７、７）を形成するための高温アニー
ル、およびＢＰＳＧ膜９の表面を平坦化するための高温
リフローを行った後の工程で、多結晶シリコン膜５とＷ
膜１０との積層構造で構成されたゲート電極１２を形成
することにより、高温熱処理時に起こる多結晶シリコン
膜５とＷ膜１０とのシリサイド化反応を抑制し、シート
抵抗の小さいゲート電極１２を形成する。
減する。 【解決手段】 ＭＩＳＦＥＴのソース、ドレイン領域
（ｎ型半導体領域７、７）を形成するための高温アニー
ル、およびＢＰＳＧ膜９の表面を平坦化するための高温
リフローを行った後の工程で、多結晶シリコン膜５とＷ
膜１０との積層構造で構成されたゲート電極１２を形成
することにより、高温熱処理時に起こる多結晶シリコン
膜５とＷ膜１０とのシリサイド化反応を抑制し、シート
抵抗の小さいゲート電極１２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ゲート電極を金属膜／多結
晶シリコン膜の積層構造で構成したＭＩＳＦＥＴ(Metal
Insulator Semiconductor Field Effect Transistor)
を有する半導体集積回路装置の製造に適用して有効な技
術に関するものである。
置の製造技術に関し、特に、ゲート電極を金属膜／多結
晶シリコン膜の積層構造で構成したＭＩＳＦＥＴ(Metal
Insulator Semiconductor Field Effect Transistor)
を有する半導体集積回路装置の製造に適用して有効な技
術に関するものである。
【０００２】
【従来の技術】高速ＬＳＩ用ＭＩＳＦＥＴのゲート電極
材料には、多結晶シリコン膜の上にＷ（タングステン）
シリサイド（ＷＳｉx)などの高融点金属シリサイド膜を
積層したポリサイド(polycide)膜が使用されている(IEE
E Int. Electron Devices Meet., 1981, pp659-662) 。
材料には、多結晶シリコン膜の上にＷ（タングステン）
シリサイド（ＷＳｉx)などの高融点金属シリサイド膜を
積層したポリサイド(polycide)膜が使用されている(IEE
E Int. Electron Devices Meet., 1981, pp659-662) 。
【０００３】しかし、ＬＳＩの高集積化がさらに進む
と、ポリサイド構造のゲート電極においても配線遅延が
深刻な問題となることから、高融点金属シリサイドより
もさらに一桁程度シート抵抗が低いＷなどの高融点金属
膜を多結晶シリコン膜の上に積層したゲート電極構造が
検討されている。
と、ポリサイド構造のゲート電極においても配線遅延が
深刻な問題となることから、高融点金属シリサイドより
もさらに一桁程度シート抵抗が低いＷなどの高融点金属
膜を多結晶シリコン膜の上に積層したゲート電極構造が
検討されている。
【０００４】
【発明が解決しようとする課題】ところが、ゲート電極
をＷ膜／多結晶シリコン膜の積層構造で構成した場合に
は、Ｗ膜と多結晶シリコン膜のシリサイド化反応による
シート抵抗の増大が問題となる。
をＷ膜／多結晶シリコン膜の積層構造で構成した場合に
は、Ｗ膜と多結晶シリコン膜のシリサイド化反応による
シート抵抗の増大が問題となる。
【０００５】ＭＩＳＦＥＴを有するＬＳＩの製造工程で
は、半導体基板上にゲート電極を形成した後、ゲート電
極の両側の半導体基板に不純物をイオン注入し、次いで
８５０〜９００℃程度の高温アニールでこの不純物を活
性化してソース、ドレイン領域を形成している。
は、半導体基板上にゲート電極を形成した後、ゲート電
極の両側の半導体基板に不純物をイオン注入し、次いで
８５０〜９００℃程度の高温アニールでこの不純物を活
性化してソース、ドレイン領域を形成している。
【０００６】また最近では、ソース、ドレイン領域のシ
ート抵抗を低減するために、ソース、ドレイン領域上に
Ｔｉなどの高融点金属膜を堆積した後、急速短時間アニ
ールで高融点金属膜とシリコン基板とを反応させること
により、ソース、ドレイン領域の表面にシリサイド層を
形成することが行われている。
ート抵抗を低減するために、ソース、ドレイン領域上に
Ｔｉなどの高融点金属膜を堆積した後、急速短時間アニ
ールで高融点金属膜とシリコン基板とを反応させること
により、ソース、ドレイン領域の表面にシリサイド層を
形成することが行われている。
【０００７】さらに、ＭＩＳＦＥＴの上部の絶縁膜上に
配線を形成する際には、ＢＰＳＧ(Boron-doped Phospho
Silicate Glass)のようなリフロー性を備えた絶縁膜材
料を用い、これを８５０〜９５０℃程度の高温でリフロ
ーしてその表面を平坦化することにより、ゲート電極に
よって生じる下地段差の緩和を図っている。
配線を形成する際には、ＢＰＳＧ(Boron-doped Phospho
Silicate Glass)のようなリフロー性を備えた絶縁膜材
料を用い、これを８５０〜９５０℃程度の高温でリフロ
ーしてその表面を平坦化することにより、ゲート電極に
よって生じる下地段差の緩和を図っている。
【０００８】しかし、Ｗ膜／多結晶シリコン膜の積層構
造で構成されたゲート電極が上記のような高温熱処理に
晒されると、Ｗ膜と多結晶シリコン膜とが反応して両者
の界面にＷシリサイド層が形成される。このＷシリサイ
ド層は、ＣＶＤ装置やスパッタリング装置を使って成膜
したＷシリサイド膜よりもさらにシート抵抗が高いた
め、ゲート電極の実効的なシート抵抗が増大してしま
う。また、このＷシリサイド層は膜の応力が高いため、
ゲート酸化膜にストレスを及ぼしてゲート破壊を引き起
こす虞れもある。
造で構成されたゲート電極が上記のような高温熱処理に
晒されると、Ｗ膜と多結晶シリコン膜とが反応して両者
の界面にＷシリサイド層が形成される。このＷシリサイ
ド層は、ＣＶＤ装置やスパッタリング装置を使って成膜
したＷシリサイド膜よりもさらにシート抵抗が高いた
め、ゲート電極の実効的なシート抵抗が増大してしま
う。また、このＷシリサイド層は膜の応力が高いため、
ゲート酸化膜にストレスを及ぼしてゲート破壊を引き起
こす虞れもある。
【０００９】Ｗ膜と多結晶シリコン膜との界面にＷシリ
サイド層が形成されるのを防ぐために、両者の中間に窒
化チタン（ＴｉＮ）膜などのバリア層を介在させること
も考えられる。
サイド層が形成されるのを防ぐために、両者の中間に窒
化チタン（ＴｉＮ）膜などのバリア層を介在させること
も考えられる。
【００１０】しかし、Ｗ膜／ＴｉＮ膜／多結晶シリコン
膜の３層構造で構成したゲート電極が前述したような高
温熱処理に晒されると、やはり高抵抗のＷシリサイド層
が形成される。これは、高温下ではＴｉＮ膜のバリア層
として機能が低下し、多結晶シリコン膜中のシリコンが
ＴｉＮ膜中に拡散するようになるためである。
膜の３層構造で構成したゲート電極が前述したような高
温熱処理に晒されると、やはり高抵抗のＷシリサイド層
が形成される。これは、高温下ではＴｉＮ膜のバリア層
として機能が低下し、多結晶シリコン膜中のシリコンが
ＴｉＮ膜中に拡散するようになるためである。
【００１１】このように、ゲート電極をＷ膜／多結晶シ
リコン膜の積層構造、あるいはＷ膜／バリア層／多結晶
シリコン膜の積層構造で構成してシート抵抗を低減しよ
うとしても、ゲート電極の形成後に高温の熱処理が行わ
れると、Ｗ膜と多結晶シリコン膜とのシリサイド化反応
によって、ゲート電極のシート抵抗が高くなってしま
う。
リコン膜の積層構造、あるいはＷ膜／バリア層／多結晶
シリコン膜の積層構造で構成してシート抵抗を低減しよ
うとしても、ゲート電極の形成後に高温の熱処理が行わ
れると、Ｗ膜と多結晶シリコン膜とのシリサイド化反応
によって、ゲート電極のシート抵抗が高くなってしま
う。
【００１２】本発明の目的は、ＭＩＳＦＥＴのゲート電
極のシート抵抗を低減することのできる技術を提供する
ことにある。
極のシート抵抗を低減することのできる技術を提供する
ことにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１５】本発明による半導体集積回路装置の製造方
法は、多結晶シリコン膜上に金属膜を積層したゲート電
極を形成するにあたり、（ａ）半導体基板上に多結晶シ
リコン膜および第１の絶縁膜を堆積した後、フォトレジ
ストをマスクにして前記第１の絶縁膜および前記多結晶
シリコン膜をエッチングすることにより、前記多結晶シ
リコン膜をゲート電極の形状にパターニングする工程、
（ｂ）前記半導体基板に不純物を打ち込んだ後、高温ア
ニールで前記不純物を活性化することにより、ゲート電
極の形状にパターニングした前記多結晶シリコン膜の両
側の前記半導体基板にソース領域とドレイン領域を形成
する工程、（ｃ）前記半導体基板上に第２の絶縁膜を堆
積した後、前記第２の絶縁膜をエッチバックすることに
より、ゲート電極の形状にパターニングした前記多結晶
シリコン膜上の前記第１の絶縁膜の表面を露出させる工
程、（ｄ）前記第１の絶縁膜を選択的にエッチングし
て、ゲート電極の形状にパターニングした前記多結晶シ
リコン膜の表面を露出させた後、前記半導体基板上に金
属膜を堆積する工程、（ｅ）前記第２の絶縁膜上の前記
金属膜をエッチバックし、ゲート電極の形状にパターニ
ングした前記多結晶シリコン膜上に前記金属膜を残すこ
とにより、金属膜／多結晶シリコン膜の積層構造で構成
されたゲート電極を形成する工程、を含むものである。
法は、多結晶シリコン膜上に金属膜を積層したゲート電
極を形成するにあたり、（ａ）半導体基板上に多結晶シ
リコン膜および第１の絶縁膜を堆積した後、フォトレジ
ストをマスクにして前記第１の絶縁膜および前記多結晶
シリコン膜をエッチングすることにより、前記多結晶シ
リコン膜をゲート電極の形状にパターニングする工程、
（ｂ）前記半導体基板に不純物を打ち込んだ後、高温ア
ニールで前記不純物を活性化することにより、ゲート電
極の形状にパターニングした前記多結晶シリコン膜の両
側の前記半導体基板にソース領域とドレイン領域を形成
する工程、（ｃ）前記半導体基板上に第２の絶縁膜を堆
積した後、前記第２の絶縁膜をエッチバックすることに
より、ゲート電極の形状にパターニングした前記多結晶
シリコン膜上の前記第１の絶縁膜の表面を露出させる工
程、（ｄ）前記第１の絶縁膜を選択的にエッチングし
て、ゲート電極の形状にパターニングした前記多結晶シ
リコン膜の表面を露出させた後、前記半導体基板上に金
属膜を堆積する工程、（ｅ）前記第２の絶縁膜上の前記
金属膜をエッチバックし、ゲート電極の形状にパターニ
ングした前記多結晶シリコン膜上に前記金属膜を残すこ
とにより、金属膜／多結晶シリコン膜の積層構造で構成
されたゲート電極を形成する工程、を含むものである。
【００１６】本発明による半導体集積回路装置の製造方
法は、前記第２の絶縁膜をエッチバックする工程に先立
って、高温リフローで前記第２の絶縁膜の表面を平坦化
する工程を含むものである。
法は、前記第２の絶縁膜をエッチバックする工程に先立
って、高温リフローで前記第２の絶縁膜の表面を平坦化
する工程を含むものである。
【００１７】本発明による半導体集積回路装置の製造方
法は、前記第２の絶縁膜を堆積する工程に先立って、前
記半導体基板上に金属膜を堆積し、高温アニールでシリ
サイド化反応を生じさせることにより、前記ソース領域
とドレイン領域の表面に高融点金属シリサイドを形成す
る工程を含むものである。
法は、前記第２の絶縁膜を堆積する工程に先立って、前
記半導体基板上に金属膜を堆積し、高温アニールでシリ
サイド化反応を生じさせることにより、前記ソース領域
とドレイン領域の表面に高融点金属シリサイドを形成す
る工程を含むものである。
【００１８】上記した手段によれば、ＭＩＳＦＥＴのソ
ース領域、ドレイン領域を形成するための高温アニール
や、ＭＩＳＦＥＴのソース領域、ドレイン領域の表面に
シリサイド層を形成するための高温アニールや、ＭＩＳ
ＦＥＴの上部の絶縁膜表面を平坦化するための高温リフ
ローを行った後の工程で、多結晶シリコン膜と金属膜と
の積層構造で構成されたゲート電極を形成するので、高
温熱処理時に問題となる多結晶シリコン膜と金属膜との
シリサイド化反応が抑制され、シート抵抗の小さなゲー
ト電極を形成することができる。
ース領域、ドレイン領域を形成するための高温アニール
や、ＭＩＳＦＥＴのソース領域、ドレイン領域の表面に
シリサイド層を形成するための高温アニールや、ＭＩＳ
ＦＥＴの上部の絶縁膜表面を平坦化するための高温リフ
ローを行った後の工程で、多結晶シリコン膜と金属膜と
の積層構造で構成されたゲート電極を形成するので、高
温熱処理時に問題となる多結晶シリコン膜と金属膜との
シリサイド化反応が抑制され、シート抵抗の小さなゲー
ト電極を形成することができる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００２０】（実施の形態１）本実施の形態によるＭＩ
ＳＦＥＴの製造方法は、まず図１に示すように、例えば
ｐ- 型の単結晶シリコンからなる半導体基板１の主面に
ｐ型ウエル２を形成し、次いでこのｐ型ウエル２の表面
に素子分離用のフィールド酸化膜３およびゲート酸化膜
４を形成した後、ＣＶＤ法で多結晶シリコン膜５と酸化
シリコン膜６を堆積する。
ＳＦＥＴの製造方法は、まず図１に示すように、例えば
ｐ- 型の単結晶シリコンからなる半導体基板１の主面に
ｐ型ウエル２を形成し、次いでこのｐ型ウエル２の表面
に素子分離用のフィールド酸化膜３およびゲート酸化膜
４を形成した後、ＣＶＤ法で多結晶シリコン膜５と酸化
シリコン膜６を堆積する。
【００２１】次に、図２に示すように、フォトレジスト
をマスクにして酸化シリコン膜６と多結晶シリコン膜５
をエッチングすることにより、多結晶シリコン膜５をゲ
ート電極の形状にパターニングする。次いでｐ型ウエル
２にｎ型不純物（リン）をイオン注入した後、８５０〜
９００℃程度の高温アニールでこのｎ型不純物を活性化
することにより、ゲート電極の形状にパターニングされ
た多結晶シリコン膜５の両側のｐ型ウエル２にｎ型半導
体領域７、７（ソース領域、ドレイン領域）を形成す
る。
をマスクにして酸化シリコン膜６と多結晶シリコン膜５
をエッチングすることにより、多結晶シリコン膜５をゲ
ート電極の形状にパターニングする。次いでｐ型ウエル
２にｎ型不純物（リン）をイオン注入した後、８５０〜
９００℃程度の高温アニールでこのｎ型不純物を活性化
することにより、ゲート電極の形状にパターニングされ
た多結晶シリコン膜５の両側のｐ型ウエル２にｎ型半導
体領域７、７（ソース領域、ドレイン領域）を形成す
る。
【００２２】次に、図３に示すように、半導体基板１上
に酸化シリコン系の絶縁膜とはエッチング速度が異なる
絶縁膜、例えば窒化シリコン膜８をＣＶＤ法で堆積した
後、図４に示すように、窒化シリコン膜８上にＣＶＤ法
でＢＰＳＧ膜９を堆積し、８５０〜９５０℃程度の高温
リフローでその表面を平坦化することにより、酸化シリ
コン膜６と多結晶シリコン膜５のパターニングによって
生じた下地段差を緩和する。
に酸化シリコン系の絶縁膜とはエッチング速度が異なる
絶縁膜、例えば窒化シリコン膜８をＣＶＤ法で堆積した
後、図４に示すように、窒化シリコン膜８上にＣＶＤ法
でＢＰＳＧ膜９を堆積し、８５０〜９５０℃程度の高温
リフローでその表面を平坦化することにより、酸化シリ
コン膜６と多結晶シリコン膜５のパターニングによって
生じた下地段差を緩和する。
【００２３】次に、図５に示すように、ＢＰＳＧ膜９と
窒化シリコン膜８を化学的機械研磨(Chemical Mechanic
al Polishing; CMP)法などでエッチバックすることによ
り、ゲート電極の形状にパターニングされた多結晶シリ
コン膜５上の酸化シリコン膜６の表面を露出させる。
窒化シリコン膜８を化学的機械研磨(Chemical Mechanic
al Polishing; CMP)法などでエッチバックすることによ
り、ゲート電極の形状にパターニングされた多結晶シリ
コン膜５上の酸化シリコン膜６の表面を露出させる。
【００２４】次に、図６に示すように、酸化シリコン膜
６を選択的にエッチングして多結晶シリコン膜５の表面
を露出させる。酸化シリコン膜６を選択的にエッチング
するには、例えばフッ酸緩衝液（ＨＦ：ＮＨ4 Ｆ＝１：
６）を用いる。フッ酸緩衝液は、酸化シリコン膜６をＢ
ＰＳＧ膜９よりも約５倍速くエッチングするので、多結
晶シリコン膜５の上部以外の領域に残っているＢＰＳＧ
膜９は、その表面がわずかにエッチングされるだけで済
む。また、フッ酸緩衝液は窒化シリコン膜８とはほとん
ど反応しないので、表面が窒化シリコン膜８で覆われた
酸化シリコン膜（フィールド酸化膜３とゲート酸化膜
４）がエッチングされることもない。
６を選択的にエッチングして多結晶シリコン膜５の表面
を露出させる。酸化シリコン膜６を選択的にエッチング
するには、例えばフッ酸緩衝液（ＨＦ：ＮＨ4 Ｆ＝１：
６）を用いる。フッ酸緩衝液は、酸化シリコン膜６をＢ
ＰＳＧ膜９よりも約５倍速くエッチングするので、多結
晶シリコン膜５の上部以外の領域に残っているＢＰＳＧ
膜９は、その表面がわずかにエッチングされるだけで済
む。また、フッ酸緩衝液は窒化シリコン膜８とはほとん
ど反応しないので、表面が窒化シリコン膜８で覆われた
酸化シリコン膜（フィールド酸化膜３とゲート酸化膜
４）がエッチングされることもない。
【００２５】次に、図７に示すように、半導体基板１上
にスパッタリング法またはＣＶＤ法でＷ膜１０を堆積し
た後、ＢＰＳＧ膜９上のＷ膜１０をＣＭＰ法などでエッ
チバックし、上記酸化シリコン膜６の選択エッチングに
よって形成された多結晶シリコン膜５上の溝１１の内部
にＷ膜１０を残すことにより、多結晶シリコン膜５とＷ
膜１０との積層構造で構成されたゲート電極１２が形成
され、ＭＩＳＦＥＴが完成する。
にスパッタリング法またはＣＶＤ法でＷ膜１０を堆積し
た後、ＢＰＳＧ膜９上のＷ膜１０をＣＭＰ法などでエッ
チバックし、上記酸化シリコン膜６の選択エッチングに
よって形成された多結晶シリコン膜５上の溝１１の内部
にＷ膜１０を残すことにより、多結晶シリコン膜５とＷ
膜１０との積層構造で構成されたゲート電極１２が形成
され、ＭＩＳＦＥＴが完成する。
【００２６】その後、図８に示すように、ＣＶＤ法で酸
化シリコン膜１３を堆積し、次いでｎ型半導体領域７、
７（ソース領域、ドレイン領域）の上部の酸化シリコン
膜１３、ＢＰＳＧ膜９およびゲート酸化膜４をエッチン
グして接続孔１４を形成した後、酸化シリコン膜１３上
にスパッタリング法で堆積したアルミニウム（Ａｌ）膜
などの配線材料をパターニングして配線１５を形成す
る。
化シリコン膜１３を堆積し、次いでｎ型半導体領域７、
７（ソース領域、ドレイン領域）の上部の酸化シリコン
膜１３、ＢＰＳＧ膜９およびゲート酸化膜４をエッチン
グして接続孔１４を形成した後、酸化シリコン膜１３上
にスパッタリング法で堆積したアルミニウム（Ａｌ）膜
などの配線材料をパターニングして配線１５を形成す
る。
【００２７】上記した製造方法によれば、ＭＩＳＦＥＴ
のｎ型半導体領域７、７（ソース領域、ドレイン領域）
を形成するための高温アニールと、ＢＰＳＧ膜９の表面
を平坦化するための高温リフローを行った後の工程で、
多結晶シリコン膜５とＷ膜１０の積層構造で構成された
ゲート電極１２を形成するので、高温熱処理時に問題と
なる多結晶シリコン膜５とＷ膜１０とのシリサイド化反
応が抑制され、シート抵抗の小さなゲート電極１２を得
ることができる。
のｎ型半導体領域７、７（ソース領域、ドレイン領域）
を形成するための高温アニールと、ＢＰＳＧ膜９の表面
を平坦化するための高温リフローを行った後の工程で、
多結晶シリコン膜５とＷ膜１０の積層構造で構成された
ゲート電極１２を形成するので、高温熱処理時に問題と
なる多結晶シリコン膜５とＷ膜１０とのシリサイド化反
応が抑制され、シート抵抗の小さなゲート電極１２を得
ることができる。
【００２８】（実施の形態２）本実施の形態では、ゲー
ト電極をＷ膜／バリア層／多結晶シリコン膜の３層構造
で構成する場合の製造方法を説明する。
ト電極をＷ膜／バリア層／多結晶シリコン膜の３層構造
で構成する場合の製造方法を説明する。
【００２９】まず図９に示すように、前記実施の形態１
と同様、半導体基板１上に堆積した酸化シリコン膜６と
多結晶シリコン膜５をエッチングして多結晶シリコン膜
５をゲート電極の形状にパターニングした後、ｐ型ウエ
ル２にｎ型不純物（リン）をイオン注入し、次いで８５
０〜９００℃程度の高温アニールでこのｎ型不純物を活
性化することにより、多結晶シリコン膜５の両側のｐ型
ウエル２にｎ型半導体領域７、７（ソース領域およびド
レイン領域）を形成する。
と同様、半導体基板１上に堆積した酸化シリコン膜６と
多結晶シリコン膜５をエッチングして多結晶シリコン膜
５をゲート電極の形状にパターニングした後、ｐ型ウエ
ル２にｎ型不純物（リン）をイオン注入し、次いで８５
０〜９００℃程度の高温アニールでこのｎ型不純物を活
性化することにより、多結晶シリコン膜５の両側のｐ型
ウエル２にｎ型半導体領域７、７（ソース領域およびド
レイン領域）を形成する。
【００３０】次に、図１０に示すように、ＣＶＤ法で窒
化シリコン膜８とＢＰＳＧ膜９を堆積した後、８５０〜
９５０℃程度の高温リフローでＢＰＳＧ膜９の表面を平
坦化して下地段差を緩和する。
化シリコン膜８とＢＰＳＧ膜９を堆積した後、８５０〜
９５０℃程度の高温リフローでＢＰＳＧ膜９の表面を平
坦化して下地段差を緩和する。
【００３１】次に、図１１に示すように、ＢＰＳＧ膜９
と窒化シリコン膜８をＣＭＰ法などでエッチバックし、
ゲート電極の形状にパターニングされた多結晶シリコン
膜５上の酸化シリコン膜６の表面を露出させた後、フッ
酸緩衝液などを用いて酸化シリコン膜６を選択的にエッ
チングすることにより、多結晶シリコン膜５の表面を露
出させる。
と窒化シリコン膜８をＣＭＰ法などでエッチバックし、
ゲート電極の形状にパターニングされた多結晶シリコン
膜５上の酸化シリコン膜６の表面を露出させた後、フッ
酸緩衝液などを用いて酸化シリコン膜６を選択的にエッ
チングすることにより、多結晶シリコン膜５の表面を露
出させる。
【００３２】次に、図１２に示すように、スパッタリン
グ法またはＣＶＤ法で例えばＴｉＮ膜１６からなるバリ
ア層とＷ膜１０を堆積した後、図１３に示すように、Ｂ
ＰＳＧ膜９上のＷ膜１０とＴｉＮ膜１６をＣＭＰ法など
でエッチバックし、上記酸化シリコン膜６の選択エッチ
ングによって形成された多結晶シリコン膜５上の溝１１
の内部にＷ膜１０とＴｉＮ膜１６を残すことにより、多
結晶シリコン膜５とＴｉＮ膜１６とＷ膜１０との積層構
造で構成されたゲート電極１７が形成され、ＭＩＳＦＥ
Ｔが完成する。
グ法またはＣＶＤ法で例えばＴｉＮ膜１６からなるバリ
ア層とＷ膜１０を堆積した後、図１３に示すように、Ｂ
ＰＳＧ膜９上のＷ膜１０とＴｉＮ膜１６をＣＭＰ法など
でエッチバックし、上記酸化シリコン膜６の選択エッチ
ングによって形成された多結晶シリコン膜５上の溝１１
の内部にＷ膜１０とＴｉＮ膜１６を残すことにより、多
結晶シリコン膜５とＴｉＮ膜１６とＷ膜１０との積層構
造で構成されたゲート電極１７が形成され、ＭＩＳＦＥ
Ｔが完成する。
【００３３】その後、図１４に示すように、ＣＶＤ法で
酸化シリコン膜１３を堆積し、ｎ型半導体領域７、７
（ソース領域、ドレイン領域）の上部の酸化シリコン膜
１３、ＢＰＳＧ膜９およびゲート酸化膜４をエッチング
して接続孔１４を形成した後、酸化シリコン膜１３上に
スパッタリング法で堆積したＡｌ膜をパターニングして
配線１５を形成する。
酸化シリコン膜１３を堆積し、ｎ型半導体領域７、７
（ソース領域、ドレイン領域）の上部の酸化シリコン膜
１３、ＢＰＳＧ膜９およびゲート酸化膜４をエッチング
して接続孔１４を形成した後、酸化シリコン膜１３上に
スパッタリング法で堆積したＡｌ膜をパターニングして
配線１５を形成する。
【００３４】上記した製造方法によれば、ＭＩＳＦＥＴ
のｎ型半導体領域７、７（ソース、ドレイン領域）を形
成するための高温アニール、およびＢＰＳＧ膜９の表面
を平坦化するための高温リフローを行った後の工程で、
多結晶シリコン膜５とＴｉＮ膜１６とＷ膜１０との積層
構造で構成されたゲート電極１７を形成するので、多結
晶シリコン膜５とＷ膜１０とのシリサイド化反応が抑制
される。さらに、多結晶シリコン膜５とＷ膜１０の間に
バリア層（ＴｉＮ膜１６）を介在させたことにより、多
結晶シリコン膜５とＷ膜１０のシリサイド化反応がより
有効に抑制されるので、シート抵抗の小さなゲート電極
１７を得ることができる。
のｎ型半導体領域７、７（ソース、ドレイン領域）を形
成するための高温アニール、およびＢＰＳＧ膜９の表面
を平坦化するための高温リフローを行った後の工程で、
多結晶シリコン膜５とＴｉＮ膜１６とＷ膜１０との積層
構造で構成されたゲート電極１７を形成するので、多結
晶シリコン膜５とＷ膜１０とのシリサイド化反応が抑制
される。さらに、多結晶シリコン膜５とＷ膜１０の間に
バリア層（ＴｉＮ膜１６）を介在させたことにより、多
結晶シリコン膜５とＷ膜１０のシリサイド化反応がより
有効に抑制されるので、シート抵抗の小さなゲート電極
１７を得ることができる。
【００３５】（実施の形態３）本実施の形態では、ソー
ス、ドレイン領域の表面にシリサイド層を形成する場合
の製造方法を説明する。
ス、ドレイン領域の表面にシリサイド層を形成する場合
の製造方法を説明する。
【００３６】まず図１５に示すように、前記実施の形態
１と同様、半導体基板１上に堆積した酸化シリコン膜６
と多結晶シリコン膜５をエッチングして多結晶シリコン
膜５をゲート電極の形状にパターニングした後、ＣＶＤ
法で堆積した酸化シリコン膜をエッチングして酸化シリ
コン膜６と多結晶シリコン膜５の側壁にサイドウォール
スペーサ１８を形成する。次いでｐ型ウエル２にｎ型不
純物（リン）をイオン注入した後、８５０〜９００℃程
度の高温アニールでｎ型不純物を活性化することによ
り、多結晶シリコン膜５の両側のｐ型ウエル２にｎ型半
導体領域７、７（ソース領域、ドレイン領域）を形成す
る。
１と同様、半導体基板１上に堆積した酸化シリコン膜６
と多結晶シリコン膜５をエッチングして多結晶シリコン
膜５をゲート電極の形状にパターニングした後、ＣＶＤ
法で堆積した酸化シリコン膜をエッチングして酸化シリ
コン膜６と多結晶シリコン膜５の側壁にサイドウォール
スペーサ１８を形成する。次いでｐ型ウエル２にｎ型不
純物（リン）をイオン注入した後、８５０〜９００℃程
度の高温アニールでｎ型不純物を活性化することによ
り、多結晶シリコン膜５の両側のｐ型ウエル２にｎ型半
導体領域７、７（ソース領域、ドレイン領域）を形成す
る。
【００３７】次に、図１６に示すように、ｎ型半導体領
域７、７（ソース領域、ドレイン領域）の表面に、例え
ばＴｉシリサイド層１９などの高融点金属シリサイド層
を形成する。Ｔｉシリサイド層１９を形成するには、ま
ずｎ型半導体領域７、７の表面のゲート酸化膜５をエッ
チングで除去した後、スパッタリング法で膜厚５０ｎｍ
程度のＴｉ膜を堆積し、引き続き窒素雰囲気中で６５０
℃、２分程度の急速短時間アニールを行ってＴｉ膜とｎ
型半導体領域７、７の界面にシリサイド反応を生じさせ
る。その後、酸化シリコン膜６とサイドウォールスペー
サ１８の上に残った未反応のＴｉ膜をエッチングで除去
し、再度窒素雰囲気中で９００℃、３０秒程度の急速短
時間アニールを行う。
域７、７（ソース領域、ドレイン領域）の表面に、例え
ばＴｉシリサイド層１９などの高融点金属シリサイド層
を形成する。Ｔｉシリサイド層１９を形成するには、ま
ずｎ型半導体領域７、７の表面のゲート酸化膜５をエッ
チングで除去した後、スパッタリング法で膜厚５０ｎｍ
程度のＴｉ膜を堆積し、引き続き窒素雰囲気中で６５０
℃、２分程度の急速短時間アニールを行ってＴｉ膜とｎ
型半導体領域７、７の界面にシリサイド反応を生じさせ
る。その後、酸化シリコン膜６とサイドウォールスペー
サ１８の上に残った未反応のＴｉ膜をエッチングで除去
し、再度窒素雰囲気中で９００℃、３０秒程度の急速短
時間アニールを行う。
【００３８】次に、図１７に示すように、半導体基板１
上にＣＶＤ法で窒化シリコン膜８とＢＰＳＧ膜９を堆積
した後、８５０〜９５０℃程度の高温リフローでＢＰＳ
Ｇ膜９の表面を平坦化することにより、下地段差を緩和
する。
上にＣＶＤ法で窒化シリコン膜８とＢＰＳＧ膜９を堆積
した後、８５０〜９５０℃程度の高温リフローでＢＰＳ
Ｇ膜９の表面を平坦化することにより、下地段差を緩和
する。
【００３９】次に、図１８に示すように、ＢＰＳＧ膜９
と窒化シリコン膜８をＣＭＰ法などでエッチバックし、
ゲート電極の形状にパターニングされた多結晶シリコン
膜５上の酸化シリコン膜６の表面を露出させた後、フッ
酸緩衝液などを用いて酸化シリコン膜６を選択的にエッ
チングすることにより、多結晶シリコン膜５の表面を露
出させる。
と窒化シリコン膜８をＣＭＰ法などでエッチバックし、
ゲート電極の形状にパターニングされた多結晶シリコン
膜５上の酸化シリコン膜６の表面を露出させた後、フッ
酸緩衝液などを用いて酸化シリコン膜６を選択的にエッ
チングすることにより、多結晶シリコン膜５の表面を露
出させる。
【００４０】次に、図１９に示すように、スパッタリン
グ法またはＣＶＤ法でＷ膜１０を堆積した後、ＢＰＳＧ
膜９上のＷ膜１０をＣＭＰ法などでエッチバックし、上
記酸化シリコン膜６の選択エッチングによって形成され
た多結晶シリコン膜５上の溝１１の内部にＷ膜１０を残
すことにより、多結晶シリコン膜５とＷ膜１０の積層構
造で構成されたゲート電極１２が形成され、ＭＩＳＦＥ
Ｔが完成する。なお、ゲート電極１２は、前記実施の形
態２のように、多結晶シリコン膜とバリア層とＷ膜との
積層構造で構成してもよい。
グ法またはＣＶＤ法でＷ膜１０を堆積した後、ＢＰＳＧ
膜９上のＷ膜１０をＣＭＰ法などでエッチバックし、上
記酸化シリコン膜６の選択エッチングによって形成され
た多結晶シリコン膜５上の溝１１の内部にＷ膜１０を残
すことにより、多結晶シリコン膜５とＷ膜１０の積層構
造で構成されたゲート電極１２が形成され、ＭＩＳＦＥ
Ｔが完成する。なお、ゲート電極１２は、前記実施の形
態２のように、多結晶シリコン膜とバリア層とＷ膜との
積層構造で構成してもよい。
【００４１】その後、図２０に示すように、ＣＶＤ法で
酸化シリコン膜１３を堆積し、ｎ型半導体領域７、７
（ソース領域、ドレイン領域）の上部の酸化シリコン膜
１３、ＢＰＳＧ膜９およびゲート酸化膜４をエッチング
して接続孔１４を形成した後、酸化シリコン膜１３上に
スパッタリング法で堆積したＡｌ膜をパターニングして
配線１５を形成する。
酸化シリコン膜１３を堆積し、ｎ型半導体領域７、７
（ソース領域、ドレイン領域）の上部の酸化シリコン膜
１３、ＢＰＳＧ膜９およびゲート酸化膜４をエッチング
して接続孔１４を形成した後、酸化シリコン膜１３上に
スパッタリング法で堆積したＡｌ膜をパターニングして
配線１５を形成する。
【００４２】上記した製造方法によれば、ＭＩＳＦＥＴ
のソース領域、ドレイン領域を形成するための高温アニ
ールと、ソース領域、ドレイン領域の表面にＴｉシリサ
イド層１９を形成するための高温アニールと、ＢＰＳＧ
膜９の表面を平坦化するための高温リフローを行った後
の工程で、多結晶シリコン膜５とＷ膜１０の積層構造で
構成されたゲート電極１２を形成するので、多結晶シリ
コン膜５とＷ膜１０とのシリサイド化反応が抑制され、
シート抵抗の小さなゲート電極１２を得ることができ
る。
のソース領域、ドレイン領域を形成するための高温アニ
ールと、ソース領域、ドレイン領域の表面にＴｉシリサ
イド層１９を形成するための高温アニールと、ＢＰＳＧ
膜９の表面を平坦化するための高温リフローを行った後
の工程で、多結晶シリコン膜５とＷ膜１０の積層構造で
構成されたゲート電極１２を形成するので、多結晶シリ
コン膜５とＷ膜１０とのシリサイド化反応が抑制され、
シート抵抗の小さなゲート電極１２を得ることができ
る。
【００４３】さらに、ソース領域、ドレイン領域の表面
にシート抵抗の小さいＴｉシリサイド層１９を形成した
ことにより、ソース領域、ドレイン領域の実効的なシー
ト抵抗を低減することができる。また、配線１５とソー
ス領域、ドレイン領域とのコンタクト抵抗を低減するこ
とができる。
にシート抵抗の小さいＴｉシリサイド層１９を形成した
ことにより、ソース領域、ドレイン領域の実効的なシー
ト抵抗を低減することができる。また、配線１５とソー
ス領域、ドレイン領域とのコンタクト抵抗を低減するこ
とができる。
【００４４】（実施の形態４）本実施の形態では、配線
とソース、ドレイン領域とを接続する接続孔の内部に多
結晶シリコン・プラグを形成する場合の製造方法を説明
する。
とソース、ドレイン領域とを接続する接続孔の内部に多
結晶シリコン・プラグを形成する場合の製造方法を説明
する。
【００４５】まず図２１に示すように、前記実施の形態
１と同様、半導体基板１上に堆積した酸化シリコン膜６
と多結晶シリコン膜５をエッチングして多結晶シリコン
膜５をゲート電極の形状にパターニングした後、ｐ型ウ
エル２にイオン注入したｎ型不純物（リン）を高温アニ
ールで活性化してｎ型半導体領域７、７（ソース領域お
よびドレイン領域）を形成し、次いで窒化シリコン膜８
とＢＰＳＧ膜９を堆積した後、高温リフローでＢＰＳＧ
膜９の表面を平坦化して下地段差を緩和する。
１と同様、半導体基板１上に堆積した酸化シリコン膜６
と多結晶シリコン膜５をエッチングして多結晶シリコン
膜５をゲート電極の形状にパターニングした後、ｐ型ウ
エル２にイオン注入したｎ型不純物（リン）を高温アニ
ールで活性化してｎ型半導体領域７、７（ソース領域お
よびドレイン領域）を形成し、次いで窒化シリコン膜８
とＢＰＳＧ膜９を堆積した後、高温リフローでＢＰＳＧ
膜９の表面を平坦化して下地段差を緩和する。
【００４６】次に、図２２に示すように、ｎ型半導体領
域７、７（ソース領域、ドレイン領域）の上部のＢＰＳ
Ｇ膜９、窒化シリコン膜８およびゲート酸化膜４をエッ
チングして接続孔２０を形成した後、ＢＰＳＧ膜９上に
ＣＶＤ法で多結晶シリコン膜２１を堆積する。この多結
晶シリコン膜２１には、ソース領域、ドレイン領域と同
じ導電型（ｎ型）の不純物を導入する。接続孔２０は、
ソース領域、ドレイン領域のいずれか一方の上部だけに
形成してもよい。
域７、７（ソース領域、ドレイン領域）の上部のＢＰＳ
Ｇ膜９、窒化シリコン膜８およびゲート酸化膜４をエッ
チングして接続孔２０を形成した後、ＢＰＳＧ膜９上に
ＣＶＤ法で多結晶シリコン膜２１を堆積する。この多結
晶シリコン膜２１には、ソース領域、ドレイン領域と同
じ導電型（ｎ型）の不純物を導入する。接続孔２０は、
ソース領域、ドレイン領域のいずれか一方の上部だけに
形成してもよい。
【００４７】次に、図２３に示すように、多結晶シリコ
ン膜２１とＢＰＳＧ膜９と酸化シリコン膜６上の窒化シ
リコン膜８とをＣＭＰ法などでエッチバックし、ゲート
電極の形状にパターニングされた多結晶シリコン膜５上
の酸化シリコン膜６の表面を露出させると共に、接続孔
２０の内部に多結晶シリコン膜２１のプラグを形成す
る。
ン膜２１とＢＰＳＧ膜９と酸化シリコン膜６上の窒化シ
リコン膜８とをＣＭＰ法などでエッチバックし、ゲート
電極の形状にパターニングされた多結晶シリコン膜５上
の酸化シリコン膜６の表面を露出させると共に、接続孔
２０の内部に多結晶シリコン膜２１のプラグを形成す
る。
【００４８】次に、図２４に示すように、フッ酸緩衝液
などを用いて酸化シリコン膜６を選択的にエッチングし
て多結晶シリコン膜５の表面を露出させた後、スパッタ
リング法またはＣＶＤ法でＷ膜１０を堆積し、次いでＢ
ＰＳＧ膜９上のＷ膜１０をＣＭＰ法などでエッチバック
して多結晶シリコン膜５上に残すことにより、多結晶シ
リコン膜５とＷ膜１０との積層構造で構成されたゲート
電極１２が形成され、ＭＩＳＦＥＴが完成する。
などを用いて酸化シリコン膜６を選択的にエッチングし
て多結晶シリコン膜５の表面を露出させた後、スパッタ
リング法またはＣＶＤ法でＷ膜１０を堆積し、次いでＢ
ＰＳＧ膜９上のＷ膜１０をＣＭＰ法などでエッチバック
して多結晶シリコン膜５上に残すことにより、多結晶シ
リコン膜５とＷ膜１０との積層構造で構成されたゲート
電極１２が形成され、ＭＩＳＦＥＴが完成する。
【００４９】次に、図２５に示すように、ＣＶＤ法で窒
化シリコン膜２５と酸化シリコン膜２３を堆積し、まず
窒化シリコン膜２５をエッチングのストッパに用いてｎ
型半導体領域７、７（ソース領域、ドレイン領域）の上
部の酸化シリコン膜２３をエッチングした後、窒化シリ
コン膜２５をエッチングすることにより、多結晶シリコ
ン膜２１のプラグを形成した接続孔２０の上部に接続孔
２４を形成する。
化シリコン膜２５と酸化シリコン膜２３を堆積し、まず
窒化シリコン膜２５をエッチングのストッパに用いてｎ
型半導体領域７、７（ソース領域、ドレイン領域）の上
部の酸化シリコン膜２３をエッチングした後、窒化シリ
コン膜２５をエッチングすることにより、多結晶シリコ
ン膜２１のプラグを形成した接続孔２０の上部に接続孔
２４を形成する。
【００５０】その後、図２６に示すように、酸化シリコ
ン膜２３上にスパッタリング法で堆積したＡｌ膜をパタ
ーニングして配線１５を形成する。
ン膜２３上にスパッタリング法で堆積したＡｌ膜をパタ
ーニングして配線１５を形成する。
【００５１】上記した製造方法によれば、前記実施の形
態１と同様、シート抵抗の小さなゲート電極１２を得る
ことができる。また、ｎ型半導体領域７、７（ソース領
域、ドレイン領域）上に多結晶シリコン膜２１のプラグ
を形成したことにより、多結晶シリコン膜２１中のｎ型
不純物がｎ型半導体領域７、７に拡散するため、イオン
注入法でｎ型半導体領域７、７を形成する際の不純物量
を少なくできる。これにより、イオン注入によるｎ型半
導体領域７、７のダメージを低減してリーク電流を低減
することができる。さらに、配線１５とｎ型半導体領域
７、７を接続する接続孔２４のアスペクト比を小さくで
きるので、配線１５の接続信頼性が向上する。
態１と同様、シート抵抗の小さなゲート電極１２を得る
ことができる。また、ｎ型半導体領域７、７（ソース領
域、ドレイン領域）上に多結晶シリコン膜２１のプラグ
を形成したことにより、多結晶シリコン膜２１中のｎ型
不純物がｎ型半導体領域７、７に拡散するため、イオン
注入法でｎ型半導体領域７、７を形成する際の不純物量
を少なくできる。これにより、イオン注入によるｎ型半
導体領域７、７のダメージを低減してリーク電流を低減
することができる。さらに、配線１５とｎ型半導体領域
７、７を接続する接続孔２４のアスペクト比を小さくで
きるので、配線１５の接続信頼性が向上する。
【００５２】なお、多結晶シリコン膜２１のプラグは、
まず図２７に示すように、接続孔２０を形成したＢＰＳ
Ｇ膜９上にＣＶＤ法で多結晶シリコン膜２１を堆積し、
次いで図２８に示すように、ＢＰＳＧ膜９上の多結晶シ
リコン膜２１をエッチバックすることによって形成して
もよい。その後は、前記図２３〜図２６の工程に従って
ゲート電極１２と配線１５を形成する。
まず図２７に示すように、接続孔２０を形成したＢＰＳ
Ｇ膜９上にＣＶＤ法で多結晶シリコン膜２１を堆積し、
次いで図２８に示すように、ＢＰＳＧ膜９上の多結晶シ
リコン膜２１をエッチバックすることによって形成して
もよい。その後は、前記図２３〜図２６の工程に従って
ゲート電極１２と配線１５を形成する。
【００５３】（実施の形態５）本実施の形態では、ＤＲ
ＡＭ（ダイナミックＲＡＭ）のメモリセルの製造方法を
説明する。
ＡＭ（ダイナミックＲＡＭ）のメモリセルの製造方法を
説明する。
【００５４】まず図２９に示すように、前記実施の形態
４の方法に従ってメモリセル選択用ＭＩＳＦＥＴのゲー
ト電極１２（ワード線）を形成すると共に、ｎ型半導体
領域７、７（ソース領域、ドレイン領域）の一方の上に
形成した接続孔２０の内部に多結晶シリコン膜２１のプ
ラグを形成する。
４の方法に従ってメモリセル選択用ＭＩＳＦＥＴのゲー
ト電極１２（ワード線）を形成すると共に、ｎ型半導体
領域７、７（ソース領域、ドレイン領域）の一方の上に
形成した接続孔２０の内部に多結晶シリコン膜２１のプ
ラグを形成する。
【００５５】次に、図３０に示すように、ＣＶＤ法で窒
化シリコン膜２５を堆積し、ｎ型半導体領域７、７（ソ
ース領域、ドレイン領域）の他方の上部の窒化シリコン
２５、ＢＰＳＧ膜９、窒化シリコン膜８およびゲート酸
化膜４をエッチングして接続孔２６を形成した後、窒化
シリコン膜８上に堆積した導電膜をパターニングしてビ
ット線ＢＬを形成する。ビット線ＢＬは、例えばＷシリ
サイド膜／多結晶シリコン膜の積層構造で構成する。
化シリコン膜２５を堆積し、ｎ型半導体領域７、７（ソ
ース領域、ドレイン領域）の他方の上部の窒化シリコン
２５、ＢＰＳＧ膜９、窒化シリコン膜８およびゲート酸
化膜４をエッチングして接続孔２６を形成した後、窒化
シリコン膜８上に堆積した導電膜をパターニングしてビ
ット線ＢＬを形成する。ビット線ＢＬは、例えばＷシリ
サイド膜／多結晶シリコン膜の積層構造で構成する。
【００５６】次に、図３１に示すように、ＣＶＤ法で酸
化シリコン膜２７を堆積し、多結晶シリコン膜２１のプ
ラグを形成した接続孔２０の上部の酸化シリコン膜２７
と窒化シリコン膜２５を２段階でエッチングして接続孔
２８を形成した後、酸化シリコン膜２７上にＣＶＤ法で
堆積した多結晶シリコン膜をパターニングしてメモリセ
ルの情報蓄積用容量素子の下部電極２９を形成する。
化シリコン膜２７を堆積し、多結晶シリコン膜２１のプ
ラグを形成した接続孔２０の上部の酸化シリコン膜２７
と窒化シリコン膜２５を２段階でエッチングして接続孔
２８を形成した後、酸化シリコン膜２７上にＣＶＤ法で
堆積した多結晶シリコン膜をパターニングしてメモリセ
ルの情報蓄積用容量素子の下部電極２９を形成する。
【００５７】次に、図３２に示すように、下部電極２９
の上に容量絶縁膜３０と上部電極３１を形成することに
より、ＤＲＡＭのメモリセルが完成する。容量絶縁膜３
０は、例えば五酸化タンタル膜で構成し、上部電極３２
は、例えばＴｉＮ膜で構成する。その後、ＣＶＤ法で堆
積した酸化シリコン膜３２上にＡｌなどの配線３３を形
成する。
の上に容量絶縁膜３０と上部電極３１を形成することに
より、ＤＲＡＭのメモリセルが完成する。容量絶縁膜３
０は、例えば五酸化タンタル膜で構成し、上部電極３２
は、例えばＴｉＮ膜で構成する。その後、ＣＶＤ法で堆
積した酸化シリコン膜３２上にＡｌなどの配線３３を形
成する。
【００５８】本実施の形態によれば、メモリセル選択用
ＭＩＳＦＥＴのゲート電極１２（ワード線）の配線遅延
を低減してＤＲＡＭのメモリセルの動作速度を向上させ
ることができる。
ＭＩＳＦＥＴのゲート電極１２（ワード線）の配線遅延
を低減してＤＲＡＭのメモリセルの動作速度を向上させ
ることができる。
【００５９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００６０】例えばゲート電極の一部を構成する金属膜
は、Ｗ膜の他、モリブデン（Ｍｏ）膜やイリジウム（Ｉ
ｒ）膜などの高融点金属膜、あるいはＡｌ膜や銅（Ｃ
ｕ）膜などを用いることができる。また、ゲート電極に
よる下地段差を緩和するための絶縁膜は、ＢＰＳＧ膜の
他、ＰＳＧ膜などを用いることができる。
は、Ｗ膜の他、モリブデン（Ｍｏ）膜やイリジウム（Ｉ
ｒ）膜などの高融点金属膜、あるいはＡｌ膜や銅（Ｃ
ｕ）膜などを用いることができる。また、ゲート電極に
よる下地段差を緩和するための絶縁膜は、ＢＰＳＧ膜の
他、ＰＳＧ膜などを用いることができる。
【００６１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００６２】本発明によれば、ＭＩＳＦＥＴのゲート電
極を金属膜／多結晶シリコン膜の積層構造、あるいは金
属膜／バリア層／多結晶シリコン膜の積層構造で構成す
ることにより、ゲート電極のシート抵抗を低減すること
ができる。
極を金属膜／多結晶シリコン膜の積層構造、あるいは金
属膜／バリア層／多結晶シリコン膜の積層構造で構成す
ることにより、ゲート電極のシート抵抗を低減すること
ができる。
【００６３】本発明によれば、高温熱処理を行った後の
工程でゲート電極を形成するので、多結晶シリコン膜と
金属膜とのシリサイド化反応を抑制することができる。
工程でゲート電極を形成するので、多結晶シリコン膜と
金属膜とのシリサイド化反応を抑制することができる。
【００６４】本発明によれば、さらにソース領域、ドレ
イン領域の表面にシート抵抗の小さいシリサイド層を形
成したことにより、ソース領域、ドレイン領域の実効的
なシート抵抗を低減することができる。
イン領域の表面にシート抵抗の小さいシリサイド層を形
成したことにより、ソース領域、ドレイン領域の実効的
なシート抵抗を低減することができる。
【００６５】本発明によれば、さらにソース領域、ドレ
イン領域上に多結晶シリコン膜のプラグを形成したこと
により、イオン注入によるソース領域、ドレイン領域の
ダメージを低減してリーク電流を低減することができ
る。また、配線とソース領域、ドレイン領域を接続する
配線の接続信頼性を向上させることができる。
イン領域上に多結晶シリコン膜のプラグを形成したこと
により、イオン注入によるソース領域、ドレイン領域の
ダメージを低減してリーク電流を低減することができ
る。また、配線とソース領域、ドレイン領域を接続する
配線の接続信頼性を向上させることができる。
【００６６】これらにより、高速、高集積ＬＳＩ用のＭ
ＩＳＦＥＴを実現することができる。また、金属膜／多
結晶シリコン膜の界面のシリサイド層がゲート酸化膜に
ストレスを及ぼしてゲート破壊を引き起こす不具合も防
止できる。
ＩＳＦＥＴを実現することができる。また、金属膜／多
結晶シリコン膜の界面のシリサイド層がゲート酸化膜に
ストレスを及ぼしてゲート破壊を引き起こす不具合も防
止できる。
【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態２である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ ｐ型ウエル ３ フィールド酸化膜 ４ ゲート酸化膜 ５ 多結晶シリコン膜 ６ 酸化シリコン膜 ７ ｎ型半導体領域（ソース領域、ドレイン領域） ８ 窒化シリコン膜 ９ ＢＰＳＧ膜 １０ Ｗ膜 １１ 溝 １２ ゲート電極 １３ 酸化シリコン膜 １４ 接続孔 １５ 配線 １６ ＴｉＮ膜（バリア層） １７ ゲート電極 １８ サイドウォールスペーサ １９ Ｔｉシリサイド層 ２０ 接続孔 ２１ 多結晶シリコン膜 ２２ 窒化シリコン膜 ２３ 酸化シリコン膜 ２４ 接続孔 ２５ 窒化シリコン膜 ２６ 接続孔 ２７ 酸化シリコン膜 ２８ 接続孔 ２９ 下部電極 ３０ 容量絶縁膜 ３１ 上部電極 ３２ 酸化シリコン膜 ３３ 配線 ＢＬ ビット線
Claims (8)
- 【請求項１】 ＭＩＳＦＥＴのゲート電極を金属膜／多
結晶シリコン膜の積層構造で構成する半導体集積回路装
置の製造方法であって、（ａ）半導体基板上に多結晶シ
リコン膜および第１の絶縁膜を堆積した後、フォトレジ
ストをマスクにして前記第１の絶縁膜および前記多結晶
シリコン膜をエッチングすることにより、前記多結晶シ
リコン膜をゲート電極の形状にパターニングする工程、
（ｂ）前記半導体基板に不純物を打ち込んだ後、高温ア
ニールで前記不純物を活性化することにより、ゲート電
極の形状にパターニングした前記多結晶シリコン膜の両
側の前記半導体基板にソース領域とドレイン領域を形成
する工程、（ｃ）前記半導体基板上に第２の絶縁膜を堆
積した後、前記第２の絶縁膜をエッチバックすることに
より、ゲート電極の形状にパターニングした前記多結晶
シリコン膜上の前記第１の絶縁膜の表面を露出させる工
程、（ｄ）前記第１の絶縁膜を選択的にエッチングし
て、ゲート電極の形状にパターニングした前記多結晶シ
リコン膜の表面を露出させた後、前記半導体基板上に金
属膜を堆積する工程、（ｅ）前記第２の絶縁膜上の前記
金属膜をエッチバックし、ゲート電極の形状にパターニ
ングした前記多結晶シリコン膜上に前記金属膜を残すこ
とにより、金属膜／多結晶シリコン膜の積層構造で構成
されたゲート電極を形成する工程、を含むことを特徴と
する半導体集積回路装置の製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、前記第２の絶縁膜をエッチバックする
工程に先立って、高温リフローで前記第２の絶縁膜の表
面を平坦化することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法であって、前記第２の絶縁膜を堆積する
工程に先立って、前記半導体基板上に金属膜を堆積し、
高温アニールでシリサイド化反応を生じさせることによ
り、前記ソース領域とドレイン領域の表面に高融点金属
シリサイドを形成することを特徴とする半導体集積回路
装置の製造方法。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置の製造方法であって、前記ソース領域とドレイ
ン領域を形成した後、前記半導体基板上に前記第１の絶
縁膜および前記第２の絶縁膜とはエッチング速度が異な
る第３の絶縁膜を堆積し、次いで前記第３の絶縁膜上に
前記第２の絶縁膜を堆積した後、前記第２の絶縁膜およ
び前記第３の絶縁膜をエッチバックすることにより、ゲ
ート電極の形状にパターニングした前記多結晶シリコン
膜上の前記第１の絶縁膜の表面を露出させることを特徴
とする半導体集積回路装置の製造方法。 - 【請求項５】 請求項１、２、３または４記載の半導体
集積回路装置の製造方法であって、前記第１の絶縁膜を
選択的にエッチングして、ゲート電極の形状にパターニ
ングした前記多結晶シリコン膜の表面を露出させた後、
前記半導体基板上に前記多結晶シリコン膜と前記金属膜
との反応を防ぐバリア層を堆積し、次いで前記バリア層
の上に前記金属膜を堆積した後、前記第２の絶縁膜上の
前記金属膜および前記バリア層をエッチバックし、ゲー
ト電極の形状にパターニングした前記多結晶シリコン膜
上に前記金属膜および前記バリア層を残すことにより、
金属膜／バリア層／多結晶シリコン膜の積層構造で構成
されたゲート電極を形成することを特徴とする半導体集
積回路装置の製造方法。 - 【請求項６】 請求項１〜５のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記ゲート電極
の一部を構成する前記金属膜は、タングステン膜である
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 請求項１〜６のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記第２の絶縁
膜は、ＢＰＳＧ膜であることを特徴とする半導体集積回
路装置の製造方法。 - 【請求項８】 請求項１〜７のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記ＭＩＳＦＥ
Ｔは、ＤＲＡＭのメモリセルを構成するメモリセル選択
用ＭＩＳＦＥＴであることを特徴とする半導体集積回路
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8050179A JPH09246543A (ja) | 1996-03-07 | 1996-03-07 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8050179A JPH09246543A (ja) | 1996-03-07 | 1996-03-07 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246543A true JPH09246543A (ja) | 1997-09-19 |
Family
ID=12851980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8050179A Pending JPH09246543A (ja) | 1996-03-07 | 1996-03-07 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246543A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6235564B1 (en) | 1999-07-27 | 2001-05-22 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing MISFET |
| US6248653B1 (en) | 1999-10-28 | 2001-06-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing gate structure |
-
1996
- 1996-03-07 JP JP8050179A patent/JPH09246543A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6235564B1 (en) | 1999-07-27 | 2001-05-22 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing MISFET |
| US6248653B1 (en) | 1999-10-28 | 2001-06-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing gate structure |
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