JP3198795B2 - 加算器及び加算方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はリバースキャリー加算を
実行する加算器に関するものである。

【０００２】

【従来の技術】近年、ディジタル信号処理プロセッサ
（以下ＤＳＰと略称）には、高速なデータ処理が求めら
れている。すなわち、ディジタル変換された音声、画像
等の膨大なデータを圧縮、伸張するといった処理を高速
実行することが要求される。このような処理には高速フ
ーリエ変換（以下ＦＦＴと略称）が多用されているので
あるが、ＦＦＴの処理にはビットリバースアドレシング
と呼ばれるデータ転送処理がある。このビットリバース
アドレシングを実行するための従来のリバースキャリー
加算器について以下図面を参照しながら説明する。

【０００３】図３は従来の１ビットのリバースキャリー
加算器を示している。図３において、４００、４０１は
１ビットデータ、４１０はキャリーを上位ビットに伝播
する（通常の加算）か、下位ビットに伝播する（リバー
スキャリー加算）か設定する制御信号、４１５は１ビッ
トデータ４００、４０１の加算出力、４２０、４２１は
制御信号４１０により、キャリーの入出力を行なうキャ
リー信号、４３０は、キャリー入出力入れ替え回路であ
る。

【０００４】以上の構成により通常の加算時（制御信号
４１０が０）の真理値表は（表１）のようになり、キャ
リー４２０を入力、キャリー４２１を出力とする加算を
実行する。また、リバースキャリー加算時（制御信号４
１０が１）には、（表１）のキャリー４２０、４２１の
入出力が切り替わる。すなわちキャリー４２０を出力、
キャリー４２１を入力とする加算（リバースキャリー加
算）を実行する。上記により、通常の加算またはリバー
スキャリー加算を同一の回路で切り換えて使用できる
（例えば、特開平１−１８０６３３号公報）。

【０００５】

【表１】

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
ような構成は、加算出力４１５、キャリー信号４２０、
４２１を１ビット単位で出力しているため、一般に知ら
れている桁上げ先見回路と併用する事は困難である。そ
のため、ｎビット（ｎは１以上の整数、例えば１５）の
加算を行なう場合、最上位ビット（通常の加算時）、最
下位ビット（リバースキャリー加算時）のデータの確定
が遅くなる。すなわち、上記の加算器でキャリー４２０
または４２１を発生するために通過する論理ゲート数は
５であり、この加算器をｎ個接続して得られるｎビット
加算器の通過する論理ゲート数は最大５×ｎとなり高速
処理には適さないという問題点を有していた。

【０００７】本発明は以上の点に鑑み、単一の加算器で
通常の加算またはリバースキャリー加算を高速に実行す
る加算器を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記問題点を解決するた
めに請求項１に係る発明においては、奇数ビットより構
成される２組のデータを加算する加算器において、前記
２組のデータを入力とし、各ビット毎に桁上げ生成信号
及び桁上げ伝播信号を出力する演算手段と、前記演算手
段から出力される前記２組のデータの中央のビットから
ｎビット（ｎは１以上の整数であり、前記データを構成
するビット数を２で割った値を越えない）下位のビット
の桁上げ生成信号及び桁上げ伝播信号と、前記２組のデ
ータの中央のビットからｎビット上位のビットの桁上げ
生成信号及び桁上げ伝播信号のいずれか一方を選択する
選択手段と、前記演算手段の出力と前記選択手段の出力
により、前記２組のデータの加算を行なう加算手段とを
備えた加算器としている。

【０００９】請求項２に係る発明においては、前記演算
手段の出力と、前記選択手段の出力により、前記２組の
データの最上位ビットより発生するキャリーを出力する
キャリー発生手段とを備えた請求項１記載の加算器とし
ている。

【００１０】請求項３に係る発明においては、奇数ビッ
トより構成される２組のデータの加算において、前記２
組のデータの各ビット毎に桁上げ生成値及び桁上げ伝播
値を求めるステップと、前記２組のデータの中央のビッ
トからｎビット（ｎは１以上の整数であり、前記データ
を構成するビット数を２で割った値を越えない）下位の
ビットの桁上げ生成値及び桁上げ伝播値と、前記２組の
データの中央のビットからｎビット上位のビットの桁上
げ生成値及び桁上げ伝播値のいずれか一方を選択するス
テップとを備えた加算方法としている。

【００１１】

【作用】本発明は上記した構成によって、キャリーを上
位ビットへ伝播する通常の加算を実行するか、あるいは
キャリーを下位ビットへ伝播するリバースキャリー加算
を実行するかにより、選択手段において下位ビットから
の桁上げ生成信号、桁上げ伝播信号を出力するか、上位
ビットからの桁上げ生成信号、桁上げ伝播信号を出力す
るかを切り換える。

【００１２】次に前記選択手段から出力される信号、お
よび各ビットから出力される桁上げ伝播信号を入力と
し、各ビットの加算を実行することにより、単一の回路
構成で、通常の加算およびリバースキャリー加算を高速
に実行する。

【００１３】

【実施例】以下請求項１の発明に係る一実施例の加算器
について３ビットより構成される２組のデータを加算す
る場合の動作を図面を参照しながら説明する。

【００１４】図１は請求項１の発明に係る構成図を示す
ものである。図１において、１００はａ２〜ａ０の３ビ
ットよりなる加算対象のデータ（ａ２を最上位ビット、
ａ０を最下位ビットとする）、１１０はｂ２〜ｂ０の３
ビットよりなる加算対象のデータ（ｂ２を最上位ビッ
ト、ｂ０を最下位ビットとする）、１１５はその値が
「０」のとき通常の加算を行ない、「１」のときリバー
スキャリー加算を行なうことを指示する制御信号、１１
７は最下位ビット（通常の加算時）または最上位ビット
（リバースキャリー加算時）に入力するキャリー、１２
０はデータ１００のａ０、データ１１０のｂ０を入力と
し、Ｇ０＝ａ０・ｂ０、Ｐ０＝ａ０ ｘｏｒｂ０ （以
降、・は論理積、ｘｏｒは排他的論理和を表す）の演算
を行い、桁上げ生成信号（Ｇ０）及び桁上げ伝播信号
（Ｐ０）を出力する演算回路、１２１はデータ１００の
ａ１、データ１１０のｂ１を入力とし、Ｇ１＝ａ１・ｂ
１、Ｐ１＝ａ１ ｘｏｒ ｂ１ の演算を行い、桁上げ
生成信号（Ｇ１）及び桁上げ伝播信号（Ｐ１）を出力す
る演算回路、１２２はデータ１００のａ２、データ１１
０のｂ２を入力とし、Ｇ２＝ａ２・ｂ２、Ｐ２＝ａ２
ｘｏｒ ｂ２ の演算を行い、桁上げ生成信号（Ｇ２）
及び桁上げ伝播信号（Ｐ２）を出力する演算回路、１３
０は制御信号１１５が「１」のときＧ２、「０」のとき
Ｇ０を選択し出力する選択回路、１３２は制御信号１１
５が「１」のときＰ２、「０」のときＰ０を選択し出力
する選択回路、１４０は選択回路１３０、１３２の出
力、およびキャリー１１７を入力とし、後述の演算回路
１８１にデータを出力する桁上げ先見回路、１４１は桁
上げ先見回路１４０から出力されるデータ、１４５は選
択回路１３０、１３２の出力、演算回路１２１から出力
されるＧ１、Ｐ１、およびキャリー１１７を入力とし、
後述の選択回路１５０、１５２にデータを出力する桁上
げ先見回路、１４６は桁上げ先見回路１４５から出力さ
れるデータ、１５０は制御信号１１５が「１」のときデ
ータ１４６、「０」のときキャリー１１７を出力する選
択回路、１５２は制御信号１１５が「１」のときキャリ
ー１１７、「０」のときデータ１４６を出力する選択回
路、１８０は、Ｐ０と選択回路１５０出力との排他的論
理和を演算し、加算結果ｄ０を出力する演算回路、１８
１は、Ｐ１とデータ１４１との排他的論理和を演算し、
加算結果ｄ１を出力する演算回路、１８２は、Ｐ２と選
択回路１５２出力との排他的論理和を演算し、加算結果
ｄ２を出力する演算回路である。１６０は、桁上げ先見
回路１４０,１４５、選択回路１５０,１５２、演算回路
１８０〜１８２から構成させる。

【００１５】以上のように構成された本実施例の加算器
において、キャリーを上位ビットに伝播する通常の加
算、及びキャリーを下位ビットに伝播するリバースキャ
リー加算の動作を図１を用いて説明する。

【００１６】通常の加算、すなわち上位ビットへキャリ
ーを伝播する加算を行なう場合、まず、制御信号１１５
を「０」に設定する。演算回路１２０、１２１、１２２
はデータ１００、１１０の各ビット毎の演算を実行す
る。すなわち、Ｇｉ＝ａｉ・ｂｉ、Ｐｉ＝ａｉ ｘｏｒ
ｂｉ（以降、ｉは０〜２を表す）の演算を行うこと
で、桁上げ生成信号（Ｇｉ）、桁上げ伝播信号（Ｐｉ）
を出力する。

【００１７】選択回路１３０、１３２は制御信号１１５
が「０」であるので、それぞれＧ０、Ｐ０を選択して、
桁上げ先見回路１４０、１４５に出力する。

【００１８】桁上げ先見回路１４０は、選択回路１３０
の出力（Ｇ０）、選択回路１３２の出力（Ｐ０）、キャ
リー１１７について演算を行なう。すなわち、Ｙ＝Ｇｍ
＋Ｃｉｎ・Ｐｍ（このときｍは０、また以降、Ｃｉｎは
キャリー１１７、Ｙはデータ１４１、＋は論理和を表
す）の演算を行い、演算回路１８１にデータ１４１を出
力する。

【００１９】桁上げ先見回路１４５は、選択回路１３０
の出力（Ｇ０）、選択回路１３２の出力（Ｐ０）、演算
回路１２１の出力（Ｇ１，Ｐ１）、キャリー１１７につ
いて演算を行なう。すなわち、Ｚ＝Ｇ１＋（Ｇｍ＋Ｃｉ
ｎ・Ｐｍ）・Ｐ１（このときｍは０、また以降、Ｚはデ
ータ１４６を表す）の演算を行い、選択回路１５０、１
５２にデータ１４６を出力する。

【００２０】選択回路１５０は制御信号１１５が「０」
であるので、キャリー１１７を選択し演算回路１８０に
出力する。また、選択回路１５２は制御信号１１５が
「０」であるので、データ１４６を選択し演算回路１８
２に出力する。

【００２１】演算回路１８０は、演算回路１２０から出
力されるＰ０と選択回路１５０の出力について演算を行
なう。すなわち、このときｄ０＝Ｐ０ ｘｏｒ Ｃｉｎ
の演算を実行する。

【００２２】演算回路１８１は、演算回路１２１から出
力されるＰ１とデータ１４１について演算を行なう。す
なわち、このときｄ１＝Ｐ１ ｘｏｒ Ｙ＝Ｐ１ ｘｏ
ｒ（Ｇ０＋Ｃｉｎ・Ｐ０）の演算を実行する。

【００２３】演算回路１８２は、演算回路１２２から出
力されるＰ２と選択回路１５２の出力について演算を行
なう。すなわち、このときｄ２＝Ｐ２ ｘｏｒ Ｚ＝Ｐ
２ｘｏｒ ｛Ｇ１＋（Ｇ０＋Ｃｉｎ・Ｐ０）・Ｐ１｝の
演算を実行する。

【００２４】以上の動作によりデータ１００、１１０の
通常の加算が行なわれ、加算結果ｄ２，ｄ１，ｄ０が得
られる。

【００２５】次にリバースキャリー加算、すなわち下位
ビットへキャリーを伝播する加算を行なう場合、まず、
制御信号１１５を「１」に設定する。

【００２６】選択回路１３０、１３２は制御信号１１５
が「１」であるので、それぞれＧ２、Ｐ２を選択して、
桁上げ先見回路１４０、１４５に出力する。

【００２７】桁上げ先見回路１４０は、選択回路１３０
の出力（Ｇ２）、選択回路１３２の出力（Ｐ２）、キャ
リー１１７について演算を行なう。すなわち、Ｙ＝Ｇｍ
＋Ｃｉｎ・Ｐｍ（このときｍは２）の演算を行い、演算
回路１８１にデータ１４１を出力する。

【００２８】桁上げ先見回路１４５は、選択回路１３０
の出力（Ｇ２）、選択回路１３２の出力（Ｐ２）、演算
回路１２１の出力（Ｇ１，Ｐ１）、キャリー１１７につ
いて演算を行なう。すなわち、Ｚ＝Ｇ１＋（Ｇｍ＋Ｃｉ
ｎ・Ｐｍ）・Ｐ１（このときｍは２）の演算を行い、選
択回路１５０、１５２にデータ１４６を出力する。

【００２９】選択回路１５０は制御信号１１５が「１」
であるので、データ１４６を選択し演算回路１８０に出
力する。

【００３０】また、選択回路１５２は制御信号１１５が
「１」であるので、キャリー１１７を選択し演算回路１
８２に出力する。

【００３１】演算回路１８０は、演算回路１２０から出
力されるＰ０と選択回路１５０の出力について演算を行
なう。すなわち、このときｄ０＝Ｐ０ ｘｏｒ Ｚ＝Ｐ
０ｘｏｒ Ｇ１＋（Ｇ２＋Ｃｉｎ・Ｐ２）・Ｐ１の演算
を実行する。

【００３２】演算回路１８１は、演算回路１２１から出
力されるＰ１とデータ１４１について演算を行なう。す
なわち、このときｄ１＝Ｐ１ ｘｏｒ Ｙ＝Ｐ１ ｘｏ
ｒ（Ｇ２＋Ｃｉｎ・Ｐ２）の演算を実行する。

【００３３】演算回路１８２は、演算回路１２２から出
力されるＰ２と選択回路１５２の出力について演算を行
なう。すなわち、このときｄ２＝Ｐ２＋Ｃｉｎの演算を
実行する。

【００３４】以上の動作によりデータ１００、１１０の
リバースキャリー加算の実行が行なわれ、リバースキャ
リー加算結果ｄ２，ｄ１，ｄ０が得られる。

【００３５】次に請求項２の発明に係る一実施例の加算
器について３ビットより構成される２組のデータを加算
する場合の動作を図面を参照しながら説明する。

【００３６】図２は請求項２の発明に係る構成図を示す
ものである。図２において、１００〜１８２は図１に示
したものと同じである。２３０は制御信号１１５が
「１」のときＧ０、「０」のときＧ２を選択し出力する
選択回路、２３２は制御信号１１５が「１」のときＰ
０、「０」のときＰ２を選択し出力する選択回路、２４
０は選択回路１３０、１３２、２３０、２３２の出力、
及び演算回路１２１から出力される桁上げ生成信号（Ｇ
１）、桁上げ伝播信号（Ｐ１）、及びキャリー１１７を
入力とし、制御信号１１５が「０」のとき後述のキャリ
ー２４２を出力し、制御信号１１５が「１」のとき後述
のキャリー２４３を出力する桁上げ先見回路、２４２は
通常の加算時のみ桁上げ先見回路２４０から出力される
キャリー、２４３はリバースキャリー加算時のみ桁上げ
先見回路２４０から出力されるキャリーである。

【００３７】以上のように構成された本実施例の加算器
において、キャリーを上位ビットに伝播する通常の加
算、及びキャリーを下位ビットに伝播するリバースキャ
リー加算の動作を図２を用いて説明する。

【００３８】第１の実施例と動作が異なる点は、通常の
加算を行なう場合、選択回路２３０、２３２は制御信号
１１５が「０」であるので、それぞれＧ２、Ｐ２を選択
して、桁上げ先見回路２４０に出力する。桁上げ先見回
路２４０は、選択回路１３０の出力（Ｇ０）、選択回路
１３２の出力（Ｐ０）、選択回路２３０の出力（Ｇ
２）、選択回路２３２の出力（Ｐ２）、キャリー１１７
について演算を行なう。すなわち、Ｗ＝Ｇｎ＋Ｐｎ・
｛Ｇ１＋Ｐ１・（Ｇｍ＋Ｐｍ・Ｃｉｎ）｝の演算を実行
する（このときｍは０、ｎは２を表す）。また制御信号
１１５が「０」であるので、上記演算結果Ｗをキャリー
２４２に出力する。

【００３９】以上の動作により、３ビットデータ１０
０、１１０の加算により発生するキャリー２４２、及び
加算結果ｄ２，ｄ１，ｄ０が出力される。

【００４０】次にリバースキャリー加算を行なう場合、
選択回路２３０、２３２は制御信号１１５が「１」であ
るので、それぞれＧ０、Ｐ０を選択して、桁上げ先見回
路２４０に出力する。

【００４１】桁上げ先見回路２４０は、選択回路１３０
の出力（Ｇ２）、選択回路１３２の出力（Ｐ２）、選択
回路２３０の出力（Ｇ０）、選択回路２３２の出力（Ｐ
０）、キャリー１１７について演算を行なう。すなわ
ち、Ｗ＝Ｇｎ＋Ｐｎ・｛Ｇ１＋Ｐ１・（Ｇｍ＋Ｐｍ・Ｃ
ｉｎ）｝の演算を実行する（このときｍは２、ｎは０を
表す）。また制御信号１１５が「１」であるので、上記
演算結果Ｗをキャリー２４３に出力する。

【００４２】以上の動作により、３ビットデータ１０
０、１１０のリバースキャリー加算により発生するキャ
リー２４３、及び加算結果ｄ２，ｄ１，ｄ０が出力され
る。

【００４３】ここで、第１の実施例及び第２の実施例に
おいて加算結果ｄ２，ｄ１，ｄ０及びキャリー２４２、
２４３を出力するために通過する論理ゲート数について
述べる。

【００４４】演算回路１２０〜１２２において、Ｇｉ＝
ａｉ・ｂｉ、Ｐｉ＝ａｉ ｘｏｒｂｉの演算実行のた
め、通過する論理ゲート数は、１。選択回路１３０、１
３２、２３０、２３２、１５０、１５２において通過す
る論理ゲート数は、１。

【００４５】桁上げ先見回路１４０において、Ｙ＝Ｇｍ
＋Ｃｉｎ・Ｐｍの演算実行のため、通過する論理ゲート
数は、２。

【００４６】桁上げ先見回路１４５において、Ｚ＝Ｇ１
＋（Ｇｍ＋Ｃｉｎ・Ｐｍ）・Ｐ１＝Ｇ１＋（Ｇｍ・Ｐ１
＋Ｃｉｎ・Ｐｍ・Ｐ１）の演算実行のため、通過する論
理ゲート数は、２。

【００４７】桁上げ先見回路２４０において、Ｗ＝Ｇｎ
＋Ｐｎ・｛Ｇ１＋Ｐ１・（Ｇｍ＋Ｃｉｎ・Ｐｍ）｝＝Ｇ
ｎ＋Ｐｎ・Ｇ１＋Ｐｎ・Ｐ１・Ｇｍ＋Ｐｎ・Ｐ１・Ｃｉ
ｎ・Ｐｍの演算実行のため、通過する論理ゲート数は、
２。

【００４８】演算回路１８０〜１８２は、それぞれ排他
的論理和ゲート１個で構成されるため、通過する論理ゲ
ート数は、１。

【００４９】したがって、キャリー２４２、２４３を生
成するために通過する論理ゲート数は、演算回路１２０
〜１２２で１、選択回路１３０、１３２、２３０、２３
２で１、桁上げ先見回路２４０で２の合計４となる。

【００５０】例えば、第２の実施例に示した３ビットの
加算器を５個接続し、１５ビットの加算器とした場合、
最上位ビット（通常の加算時）または、最下位ビット
（リバースキャリー加算時）からあふれるキャリーを出
力するために通過する論理ゲート数は、４×５＝２０と
なる。なお、同様の動作を図３に示した従来の加算器で
実行するとキャリーを得るために５×１５＝７５とな
る。

【００５１】

【発明の効果】以上のように請求項１の発明において
は、奇数ビットより構成される２組のデータを入力と
し、各ビット毎に桁上げ生成信号及び桁上げ伝播信号を
出力する演算手段と、前記演算手段から出力される前記
２組のデータの中央のビットからｎビット（ｎは１以上
の整数であり、前記データを構成するビット数を２で割
った値を越えない）下位のビットの桁上げ生成信号及び
桁上げ伝播信号と、前記２組のデータの中央のビットか
らｎビット上位のビットの桁上げ生成信号及び桁上げ伝
播信号のいずれか一方を選択する選択手段と、前記演算
手段の出力と前記選択手段の出力により、前記２組のデ
ータの加算を行なう加算手段とを設けることにより、単
一の加算器で通常の加算またはリバースキャリー加算を
高速に実行できる。

【００５２】また請求項２の発明においては、前記演算
手段の出力と、前記選択手段の出力により、前記２組の
データの最上位ビットより発生するキャリーを出力する
キャリー発生手段とを設けることにより、本構成の加算
器を複数接続することができ、多数のビットより構成さ
れるデータの加算またはリバースキャリー加算を高速に
実行できる。

【図面の簡単な説明】

【図１】請求項１の発明に係る加算器の構成図

【図２】請求項２の発明に係る加算器の構成図

【図３】従来の加算器の構成図

【符号の説明】

１００、１１０ ３ビットの入力データ １１５ 制御信号 １１７ 加算器に入力するキャリー １２０〜１２２、１８０〜１８２ 演算回路 １３０、１３２、１５０、１５２、２３０、２３２ 選
択回路 １４０、１４５、２４０ 桁上げ先見回路 ２４２、２４３ 加算器から出力するキャリー

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】奇数ビットより構成される２組のデータを
   加算する加算器において、 前記２組のデータを入力とし、各ビット毎に桁上げ生成
   信号及び桁上げ伝播信号を出力する演算手段と、 前記演算手段から出力される前記２組のデータの中央の
   ビットからｎビット（ｎは１以上の整数であり、前記デ
   ータを構成するビット数を２で割った値を越えない）下
   位のビットの桁上げ生成信号及び桁上げ伝播信号と、前
   記２組のデータの中央のビットからｎビット上位のビッ
   トの桁上げ生成信号及び桁上げ伝播信号のいずれか一方
   を選択する選択手段と、 前記演算手段の出力と前記選択手段の出力により、前記
   ２組のデータの加算を行なう加算手段とを備えたことを
   特徴とする加算器。
2. 【請求項２】前記演算手段の出力と、前記選択手段の出
   力により、前記２組のデータの最上位ビットより発生す
   るキャリーを出力するキャリー発生手段を備えたことを
   特徴とする請求項１記載の加算器。
3. 【請求項３】奇数ビットより構成される２組のデータの
   加算において、 前記２組のデータの各ビット毎に桁上げ生成値及び桁上
   げ伝播値を求めるステップと、 前記２組のデータの中央のビットからｎビット（ｎは１
   以上の整数であり、前記データを構成するビット数を２
   で割った値を越えない）下位のビットの桁上げ生成値及
   び桁上げ伝播値と、前記２組のデータの中央のビットか
   らｎビット上位のビットの桁上げ生成値及び桁上げ伝播
   値のいずれか一方を選択するステップとを備えたことを
   特徴とする加算方法。