JP2599984B2 - 入力データのピーク値検出回路 - Google Patents
入力データのピーク値検出回路Info
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- JP2599984B2 JP2599984B2 JP63309234A JP30923488A JP2599984B2 JP 2599984 B2 JP2599984 B2 JP 2599984B2 JP 63309234 A JP63309234 A JP 63309234A JP 30923488 A JP30923488 A JP 30923488A JP 2599984 B2 JP2599984 B2 JP 2599984B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路においてシリアルに入力さ
れるデータ列のピーク値を検出するピーク値検出回路に
関するものである。
れるデータ列のピーク値を検出するピーク値検出回路に
関するものである。
従来、この種のピーク値検出回路はその基本構成を第
4図に示すように、シリアルの入力データが入力された
後、パラレルのデータに変換するnビットシリアル/パ
ラレル変換回路11と、変換された入力データを保持する
nビットレジスタ12と、入力データのうちピーク値のデ
ータを保持するnビットレジスタ14と、ピーク値のデー
タを反転するインバータ回路15と、入力データとインバ
ータ回路15により反転されたピーク値のデータとを入力
して両データの大小比較を行なうためのnビット加算器
16と、比較結果に応じてピーク値のデータを選択するた
めのスイッチ回路13とからなり、シリアルに入力される
入力データのピーク値を検出する構成となっている。な
お、第4図において、1は入力データをシリアルに入力
するための入力端子、2はピーク値のデータをシリアル
に出力するための出力端子であり、Ao〜An−1はnビッ
トの入力データを、Bo〜n−1はnビットのピーク値の
データをそれぞれ示す。
4図に示すように、シリアルの入力データが入力された
後、パラレルのデータに変換するnビットシリアル/パ
ラレル変換回路11と、変換された入力データを保持する
nビットレジスタ12と、入力データのうちピーク値のデ
ータを保持するnビットレジスタ14と、ピーク値のデー
タを反転するインバータ回路15と、入力データとインバ
ータ回路15により反転されたピーク値のデータとを入力
して両データの大小比較を行なうためのnビット加算器
16と、比較結果に応じてピーク値のデータを選択するた
めのスイッチ回路13とからなり、シリアルに入力される
入力データのピーク値を検出する構成となっている。な
お、第4図において、1は入力データをシリアルに入力
するための入力端子、2はピーク値のデータをシリアル
に出力するための出力端子であり、Ao〜An−1はnビッ
トの入力データを、Bo〜n−1はnビットのピーク値の
データをそれぞれ示す。
次に動作について示す。
まず、入力端子1からシリアルのnビットの入力デー
タAo〜An−1がシリアル/パラレル変換回路11に入力さ
れたパラレルのデータに変換される。次に、このパラレ
ルの各ビットのデータはnビットレジスタ12に保持さ
れ、その出力はnビット加算器16の一方の入力端に入力
される。また、入力データAo〜An−1のうちピーク値の
データはnビットレジスタ14に保持され、その出力はイ
ンバータ回路15により反転されてnビット加算器16の他
方の入力端に入力される。ここでnビット加算器16は入
力データと反転されたピーク値のデータとに、さらにキ
ャリー入力として、1を入力し加算を行なう、すなわ
ち、nビット加算器16は入力値とピーク値との減算を行
ない、例えば、入力値がピーク値より大きいかもしくは
等しければnビット加算器16のnビット目のキャリー出
力は1(High)となり、また入力値がピーク値より小さ
ければ0(Low)となる。
タAo〜An−1がシリアル/パラレル変換回路11に入力さ
れたパラレルのデータに変換される。次に、このパラレ
ルの各ビットのデータはnビットレジスタ12に保持さ
れ、その出力はnビット加算器16の一方の入力端に入力
される。また、入力データAo〜An−1のうちピーク値の
データはnビットレジスタ14に保持され、その出力はイ
ンバータ回路15により反転されてnビット加算器16の他
方の入力端に入力される。ここでnビット加算器16は入
力データと反転されたピーク値のデータとに、さらにキ
ャリー入力として、1を入力し加算を行なう、すなわ
ち、nビット加算器16は入力値とピーク値との減算を行
ない、例えば、入力値がピーク値より大きいかもしくは
等しければnビット加算器16のnビット目のキャリー出
力は1(High)となり、また入力値がピーク値より小さ
ければ0(Low)となる。
次にこのnビット目のキャリー出力はスイッチ回路13
に入力される。ここで、スイッチ回路13が1(High)で
導通状態になるとすれば、nビットレジスタ14には常に
1つのピーク値である最大値のデータが保持される。ま
た、スイッチ回路13が0(Low)で導通状態になるとす
れば、nビットレジスタ14には常に1つのピーク値であ
る最小値のデータが保持される。
に入力される。ここで、スイッチ回路13が1(High)で
導通状態になるとすれば、nビットレジスタ14には常に
1つのピーク値である最大値のデータが保持される。ま
た、スイッチ回路13が0(Low)で導通状態になるとす
れば、nビットレジスタ14には常に1つのピーク値であ
る最小値のデータが保持される。
次に第5図に示すように簡単のために4ビットの例で
説明する。この場合1つのピーク値として最大値の例を
示す。ここで第5図(a),(b)に示すように入力値
を5、今までのピーク値を3とすると、4ビット加算器
16への入力は第5図(c)のようになり、4ビット目の
キャリー出力は1(High)となる。次に、このキャリー
出力はスイッチ回路13に入力される。スイッチ回路13は
1(High)の時、導通状態となり、4ビットレジスタ14
のピーク値のデータが入力データで書き換えられてピー
ク値は5となる。
説明する。この場合1つのピーク値として最大値の例を
示す。ここで第5図(a),(b)に示すように入力値
を5、今までのピーク値を3とすると、4ビット加算器
16への入力は第5図(c)のようになり、4ビット目の
キャリー出力は1(High)となる。次に、このキャリー
出力はスイッチ回路13に入力される。スイッチ回路13は
1(High)の時、導通状態となり、4ビットレジスタ14
のピーク値のデータが入力データで書き換えられてピー
ク値は5となる。
次の入力値が4とすると第5図(c)と同様に、4ビ
ット加算器16への入力は第6図(c)のようになる。こ
の場合、4ビット目のキャリー出力は0(Low)であ
り、スイッチ回路13は導通しない。したがってnビット
レジスタ14のデータは保持され、ピーク値は5となる。
このようにして、従来では、シリアルに入力される入力
データのピーク値である最大値あるいは最小値を出力端
子2から検出していた。
ット加算器16への入力は第6図(c)のようになる。こ
の場合、4ビット目のキャリー出力は0(Low)であ
り、スイッチ回路13は導通しない。したがってnビット
レジスタ14のデータは保持され、ピーク値は5となる。
このようにして、従来では、シリアルに入力される入力
データのピーク値である最大値あるいは最小値を出力端
子2から検出していた。
従来のピーク値検出回路は以上のように構成されてい
るので、入力値とピーク値とのデータ数に応じた加算器
が必要となり、データ数が大きくなると半導体集積回路
の面積が増大するという問題点があった。
るので、入力値とピーク値とのデータ数に応じた加算器
が必要となり、データ数が大きくなると半導体集積回路
の面積が増大するという問題点があった。
この発明は上記のような問題点を解決するためになさ
れたもので、シリアルに入力されるデータとピーク値の
データとのどちらか一方を反転して両データを1ビット
毎に加算し、この加算による最終キャリー出力で両デー
タの大小比較を行なうことにより、入力値とピーク値と
のデータ数に関係なく回路面積を小さくできる入力デー
タのピーク値検出回路を提供することを目的とする。
れたもので、シリアルに入力されるデータとピーク値の
データとのどちらか一方を反転して両データを1ビット
毎に加算し、この加算による最終キャリー出力で両デー
タの大小比較を行なうことにより、入力値とピーク値と
のデータ数に関係なく回路面積を小さくできる入力デー
タのピーク値検出回路を提供することを目的とする。
この発明に係る入力データのピーク値検出回路は、第
1のレジスタ(nビットレジスタ3)からの入力データ
と反転回路(インバータ回路6)からのピーク値データ
の反転データとキャリー入力とを1ビット毎に加算し、
あるいは第2のレジスタ(nビットレジスタ4)からの
ピーク値データと上記反転回路(インバータ回路6)か
らの入力データの反転データとキャリー入力とを1ビッ
ト毎に加算して、その加算にて生じたキャリーをキャリ
ー出力として出力する加算器(1ビット加算器)7と、
最初のキャリー入力を1として上記加算器7へ出力し
て、この加算器7が出力するキャリー出力を入力し、次
のビットの加算についてキャリー入力として上記加算器
7へ出力するキャリーコントロール回路8と、上記加算
器7により最終ビットまで加算した結果の最終キャリー
出力を、上記キャリーコントロール回路8から入力し
て、この最終キャリー出力に基づいて、上記入力データ
とピーク値データの大小関係を比較し、その結果ピーク
値としたデータを第2のレジスタ(nビットレジスタ
4)に移すスイッチ回路9とを備えたことを特徴とする
ものである。
1のレジスタ(nビットレジスタ3)からの入力データ
と反転回路(インバータ回路6)からのピーク値データ
の反転データとキャリー入力とを1ビット毎に加算し、
あるいは第2のレジスタ(nビットレジスタ4)からの
ピーク値データと上記反転回路(インバータ回路6)か
らの入力データの反転データとキャリー入力とを1ビッ
ト毎に加算して、その加算にて生じたキャリーをキャリ
ー出力として出力する加算器(1ビット加算器)7と、
最初のキャリー入力を1として上記加算器7へ出力し
て、この加算器7が出力するキャリー出力を入力し、次
のビットの加算についてキャリー入力として上記加算器
7へ出力するキャリーコントロール回路8と、上記加算
器7により最終ビットまで加算した結果の最終キャリー
出力を、上記キャリーコントロール回路8から入力し
て、この最終キャリー出力に基づいて、上記入力データ
とピーク値データの大小関係を比較し、その結果ピーク
値としたデータを第2のレジスタ(nビットレジスタ
4)に移すスイッチ回路9とを備えたことを特徴とする
ものである。
この入力データのピーク値検出回路は、第1のレジス
タ(nビットレジスタ3)からの入力データと反転回路
(インバータ回路6)からのピーク値データの反転デー
タとキャリー入力とが1ビット毎に加算され、あるいは
第2のレジスタ(nビットレジスタ4)からのピーク値
データと上記反転回路(インバータ回路6)からの入力
データの反転データとキャリー入力とを1ビット毎に加
算されて、その加算にて生じたキャリーはキャリー出力
として出力され、そのさい、最初にキャリー入力を1と
して加算器(1ビット加算器)7に入力され、この加算
器7が出力するキャリー出力を、次のビットの加算につ
いてキャリー入力として上記加算器7に入力され、最終
ビットまで加算した結果の最終キャリー出力に基づい
て、上記入力データとピーク値データの大小関係を比較
し、その結果ピーク値としたデータを第2のレジスタ
(nビットレジスタ4)に移す。
タ(nビットレジスタ3)からの入力データと反転回路
(インバータ回路6)からのピーク値データの反転デー
タとキャリー入力とが1ビット毎に加算され、あるいは
第2のレジスタ(nビットレジスタ4)からのピーク値
データと上記反転回路(インバータ回路6)からの入力
データの反転データとキャリー入力とを1ビット毎に加
算されて、その加算にて生じたキャリーはキャリー出力
として出力され、そのさい、最初にキャリー入力を1と
して加算器(1ビット加算器)7に入力され、この加算
器7が出力するキャリー出力を、次のビットの加算につ
いてキャリー入力として上記加算器7に入力され、最終
ビットまで加算した結果の最終キャリー出力に基づい
て、上記入力データとピーク値データの大小関係を比較
し、その結果ピーク値としたデータを第2のレジスタ
(nビットレジスタ4)に移す。
以下、本発明を図面に示す実施例に基づいて説明す
る。第1図は本発明の一実施例によるピーク値検出回路
の基本構成を示すブロック図である。同図において、1
は入力データをシリアルに入力するための入力端子、2
はピーク値のデータをシリアルに出力するための出力端
子、3は入力データを保持するnビットレジスタ(第1
のレジスタ)、4は入力データのうちピーク値のデータ
を保持するnビットレジスタ(第2のレジスタ)、5は
ピーク値のデータをシリアルに入力してパラレルのデー
タに変換するシリアル/パラレル変換回路であり、それ
ぞれ入力端子1に対して継続に接続されている。また、
6はnビットレジスタ4からシリアルに出力されるピー
ク値のデータを反転するインバータ回路(反転回路)、
7は入力データとインバータ回路6により反転されたピ
ーク値のデータとをシリアルに入力して両データの大小
比較するための1ビット加算器、8はこの1ビット加算
器7のキャリー出力をコントロールするキャリーコント
ロール回路、9は比較結果に応じてピーク値のデータを
シリアル/パラレル変換回路5から選択しnビットレジ
スタ4に移すためのスイッチ回路である。なお、Ao〜An
−1はnビットの入力データを、Bo〜Bn−1はnビット
のピーク値のデータをそれぞれ示す。
る。第1図は本発明の一実施例によるピーク値検出回路
の基本構成を示すブロック図である。同図において、1
は入力データをシリアルに入力するための入力端子、2
はピーク値のデータをシリアルに出力するための出力端
子、3は入力データを保持するnビットレジスタ(第1
のレジスタ)、4は入力データのうちピーク値のデータ
を保持するnビットレジスタ(第2のレジスタ)、5は
ピーク値のデータをシリアルに入力してパラレルのデー
タに変換するシリアル/パラレル変換回路であり、それ
ぞれ入力端子1に対して継続に接続されている。また、
6はnビットレジスタ4からシリアルに出力されるピー
ク値のデータを反転するインバータ回路(反転回路)、
7は入力データとインバータ回路6により反転されたピ
ーク値のデータとをシリアルに入力して両データの大小
比較するための1ビット加算器、8はこの1ビット加算
器7のキャリー出力をコントロールするキャリーコント
ロール回路、9は比較結果に応じてピーク値のデータを
シリアル/パラレル変換回路5から選択しnビットレジ
スタ4に移すためのスイッチ回路である。なお、Ao〜An
−1はnビットの入力データを、Bo〜Bn−1はnビット
のピーク値のデータをそれぞれ示す。
次に上記実施例の動作を説明する。
入力端子1からnビットの入力データAo〜An−1がシ
リアルにnビットレジスタ3に入力される。また、この
とき、nビットレジスタ4にはピーク値のデータBo〜Bn
−1が保持されているものとする。ここで、nビットレ
ジスタ3の入力データはシリアルに出力され、1ビット
加算器7の一方の入力端に入力されるとともに、継続接
続されたnビットレジスタ4に入力される。また、nビ
ットレジスタ4のピーク値のデータは出力端子2からシ
リアルに出力されるとともに、縦続接続されたシリアル
/パラレル変換回路5に入力される。さらにピーク値の
データはインバータ回路6により反転されて1ビット加
算器7の他方の入力端に入力される。
リアルにnビットレジスタ3に入力される。また、この
とき、nビットレジスタ4にはピーク値のデータBo〜Bn
−1が保持されているものとする。ここで、nビットレ
ジスタ3の入力データはシリアルに出力され、1ビット
加算器7の一方の入力端に入力されるとともに、継続接
続されたnビットレジスタ4に入力される。また、nビ
ットレジスタ4のピーク値のデータは出力端子2からシ
リアルに出力されるとともに、縦続接続されたシリアル
/パラレル変換回路5に入力される。さらにピーク値の
データはインバータ回路6により反転されて1ビット加
算器7の他方の入力端に入力される。
次に1ビット加算器7は、入力データと反転されたピ
ーク値との加算に、さらにキャリーコントロール回路8
からのキャリー入力を加算する。ここで図2(c)で示
すようにキャリーコントロール回路8は最初の例えば最
下位1ビットどうしを比較するとき、1ビット加算器7
のキャリー入力を1(High)とし、次からは前回加算し
たビットについて1ビット加算器7が出力するキャリー
出力を次のビットを加算するときのキャリー入力とす
る。そして1ビット加算器7が出力する最終のnビット
目まで加算した結果の最終キャリー出力をスイッチ回路
9の入力とし制御を行なう。このとき、1ビット加算器
7のnビット目のキャリー出力は入力値がピーク値より
大きいか、もしくは等しければ1(High)となり、入力
値がピーク値より小さければ0(Low)となる。
ーク値との加算に、さらにキャリーコントロール回路8
からのキャリー入力を加算する。ここで図2(c)で示
すようにキャリーコントロール回路8は最初の例えば最
下位1ビットどうしを比較するとき、1ビット加算器7
のキャリー入力を1(High)とし、次からは前回加算し
たビットについて1ビット加算器7が出力するキャリー
出力を次のビットを加算するときのキャリー入力とす
る。そして1ビット加算器7が出力する最終のnビット
目まで加算した結果の最終キャリー出力をスイッチ回路
9の入力とし制御を行なう。このとき、1ビット加算器
7のnビット目のキャリー出力は入力値がピーク値より
大きいか、もしくは等しければ1(High)となり、入力
値がピーク値より小さければ0(Low)となる。
ここで、スイッチ回路9が0(Low)で導通状態にな
るとすれば、ピーク値のデータはシリアル/パラレル変
換回路5によりパラレルのデータに変換されて、nビッ
トレジスタ4に入力される。この場合、nビットレジス
タ4には常に1つのピーク値である最大値が保持され
る。また、スイッチ回路9が1(High)で導通状態にな
るとすれば、nビットレジスタ4には常に1つのピーク
値である最小値が保持される。
るとすれば、ピーク値のデータはシリアル/パラレル変
換回路5によりパラレルのデータに変換されて、nビッ
トレジスタ4に入力される。この場合、nビットレジス
タ4には常に1つのピーク値である最大値が保持され
る。また、スイッチ回路9が1(High)で導通状態にな
るとすれば、nビットレジスタ4には常に1つのピーク
値である最小値が保持される。
次に第2図に示すように簡単のために入力データが4
ビットの例で説明する。この場合、入力データのうちの
1つのピーク値である最大値のデータ例を示す。
ビットの例で説明する。この場合、入力データのうちの
1つのピーク値である最大値のデータ例を示す。
ここで第2図(a),(b)に示すように入力データ
の入力値を5、ピーク値を3とすると、1ビット加算器
7への入力は第2図(c)のようになり、最初のキャリ
ー入力として1(High)を1ビット加算器7に入力して
最下位の1ビット目のデータどうしを加算し、この加算
の結果1ビット目のキャリー出力は1(High)となる。
このキャリー出力はキャリーコントロール回路8によっ
て次のビットの1ビット加算器7のキャリー入力とな
る。このようにして最終的に最上位ビットである4ビッ
ト目の最終キャリー出力は1(High)となり、この最終
キャリー出力はキャリーコントロール回路8によってス
イッチ回路9の入力となる。このときスイッチ回路9
は、入力が0(Low)のとき、導通状態となり、入力が
1(High)のとき導通しないとすれば、4ビットレジス
タ4には入力データが保持され、ピーク値は5となる。
の入力値を5、ピーク値を3とすると、1ビット加算器
7への入力は第2図(c)のようになり、最初のキャリ
ー入力として1(High)を1ビット加算器7に入力して
最下位の1ビット目のデータどうしを加算し、この加算
の結果1ビット目のキャリー出力は1(High)となる。
このキャリー出力はキャリーコントロール回路8によっ
て次のビットの1ビット加算器7のキャリー入力とな
る。このようにして最終的に最上位ビットである4ビッ
ト目の最終キャリー出力は1(High)となり、この最終
キャリー出力はキャリーコントロール回路8によってス
イッチ回路9の入力となる。このときスイッチ回路9
は、入力が0(Low)のとき、導通状態となり、入力が
1(High)のとき導通しないとすれば、4ビットレジス
タ4には入力データが保持され、ピーク値は5となる。
次に入力値が4とすると第2図(c)と同様に、1ビ
ット加算器7への入力は第3図(c)のようになる。こ
の場合、4ビット目のキャリー出力は0(Low)とな
り、スイッチ回路9は導通状態となる。したがってピー
ク値のデータはシリアル/パラレル変換回路5によりパ
ラレルのデータに変換されて4ビットレジスタ4に入力
され、ピーク値は5となる。
ット加算器7への入力は第3図(c)のようになる。こ
の場合、4ビット目のキャリー出力は0(Low)とな
り、スイッチ回路9は導通状態となる。したがってピー
ク値のデータはシリアル/パラレル変換回路5によりパ
ラレルのデータに変換されて4ビットレジスタ4に入力
され、ピーク値は5となる。
このようにしてシリアルに入力される入力データのピ
ーク値である最大値あるいは最小値を出力端子2から検
出することができる。
ーク値である最大値あるいは最小値を出力端子2から検
出することができる。
なお、上記実施例ではnビットレジスタ4に保持され
たピーク値データを反転させたが、nビットレジスタ3
に保持された入力データを反転させてもよい。
たピーク値データを反転させたが、nビットレジスタ3
に保持された入力データを反転させてもよい。
以上のように本発明によれば、シリアルの入力データ
とピーク値データとのどちらか一方を反転して両データ
を1ビット毎に加算し、この加算による最終キャリー出
力で両データの大小比較を行なうように構成したので、
従来のように入力値と、ピーク値とのデータ数に応じた
nビット加算器を用いず、1ビット加算器により上記加
算を行なうことができ、したがって半導体集積回路の回
路面積の小規模化を図れるという効果が得られる。
とピーク値データとのどちらか一方を反転して両データ
を1ビット毎に加算し、この加算による最終キャリー出
力で両データの大小比較を行なうように構成したので、
従来のように入力値と、ピーク値とのデータ数に応じた
nビット加算器を用いず、1ビット加算器により上記加
算を行なうことができ、したがって半導体集積回路の回
路面積の小規模化を図れるという効果が得られる。
第1図はこの発明の一実施例に係るピーク値検出回路の
基本構成を示すブロック図、第2図(a),(b),
(c)および第3図(a),(b),(c)はこの実施
例において入出力されるデータの一例を示す図、第4図
は従来のピーク値検出回路の基本構成を示すブロック
図、第5図(a),(b),(c)および第6図
(a),(b),(c)はこの従来例において入出力さ
れるデータの一例を示す図である。 3……nビットレジスタ(第1のレジスタ)、4……n
ビットレジスタ(第2のレジスタ)、5……シリアル/
パラレル変換回路、6……インバータ回路(反転回
路)、7……1ビット加算器、8……キャリーコントロ
ール回路、9……スイッチ回路。
基本構成を示すブロック図、第2図(a),(b),
(c)および第3図(a),(b),(c)はこの実施
例において入出力されるデータの一例を示す図、第4図
は従来のピーク値検出回路の基本構成を示すブロック
図、第5図(a),(b),(c)および第6図
(a),(b),(c)はこの従来例において入出力さ
れるデータの一例を示す図である。 3……nビットレジスタ(第1のレジスタ)、4……n
ビットレジスタ(第2のレジスタ)、5……シリアル/
パラレル変換回路、6……インバータ回路(反転回
路)、7……1ビット加算器、8……キャリーコントロ
ール回路、9……スイッチ回路。
Claims (1)
- 【請求項1】シリアルの入力データを保持する第1のレ
ジスタと、この第1のレジスタに保持されたデータのう
ちピーク値のデータを保持する第2のレジスタと、上記
第1のレジスタに保持された入力データと上記第2のレ
ジスタに保持されたピーク値のデータとのどちらか一方
を反転する反転回路とを有するピーク値検出回路におい
て、 上記第1のレジスタからの入力データと上記反転回路か
らのピーク値データの反転データとキャリー入力とを1
ビット毎に加算し、あるいは上記第2のレジスタからピ
ーク値データと上記反転回路からの入力データの反転デ
ータとキャリー入力とを1ビット毎に加算して、その加
算にて生じたキャリーをキャリー出力として出力する加
算器と、 最初のキャリー入力を1として上記加算器へ出力して、
この加算器が出力するキャリー出力を入力し、次のビッ
トの加算についてキャリー入力として上記加算器へ出力
するキャリーコントロール回路と、 上記加算器により最終ビットまで加算した結果の最終キ
ャリー出力を、上記キャリーコントロール回路から入力
し、この最終キャリー出力に基づいて、上記入力データ
とピーク値データの大小関係を比較し、その結果ピーク
値としたデータを第2のレジスタに移すスイッチ回路と
を備えたことを特徴とする入力データのピーク値検出回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63309234A JP2599984B2 (ja) | 1988-12-06 | 1988-12-06 | 入力データのピーク値検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63309234A JP2599984B2 (ja) | 1988-12-06 | 1988-12-06 | 入力データのピーク値検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02155032A JPH02155032A (ja) | 1990-06-14 |
JP2599984B2 true JP2599984B2 (ja) | 1997-04-16 |
Family
ID=17990543
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63309234A Expired - Lifetime JP2599984B2 (ja) | 1988-12-06 | 1988-12-06 | 入力データのピーク値検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2599984B2 (ja) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4878847A (ja) * | 1972-01-22 | 1973-10-23 | ||
JPS5150938U (ja) * | 1974-10-16 | 1976-04-17 | ||
JPS52123271A (en) * | 1976-04-08 | 1977-10-17 | Toshiba Corp | Alarm signal producing circuit |
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-
1988
- 1988-12-06 JP JP63309234A patent/JP2599984B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH02155032A (ja) | 1990-06-14 |
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