JP2599984B2 - 入力データのピーク値検出回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路においてシリアルに入力さ
れるデータ列のピーク値を検出するピーク値検出回路に
関するものである。

〔従来の技術〕

従来、この種のピーク値検出回路はその基本構成を第
４図に示すように、シリアルの入力データが入力された
後、パラレルのデータに変換するｎビットシリアル／パ
ラレル変換回路11と、変換された入力データを保持する
ｎビットレジスタ12と、入力データのうちピーク値のデ
ータを保持するｎビットレジスタ14と、ピーク値のデー
タを反転するインバータ回路15と、入力データとインバ
ータ回路15により反転されたピーク値のデータとを入力
して両データの大小比較を行なうためのｎビット加算器
16と、比較結果に応じてピーク値のデータを選択するた
めのスイッチ回路13とからなり、シリアルに入力される
入力データのピーク値を検出する構成となっている。な
お、第４図において、１は入力データをシリアルに入力
するための入力端子、２はピーク値のデータをシリアル
に出力するための出力端子であり、Ao〜An−１はｎビッ
トの入力データを、Bo〜ｎ−１はｎビットのピーク値の
データをそれぞれ示す。

次に動作について示す。

まず、入力端子１からシリアルのｎビットの入力デー
タAo〜An−１がシリアル／パラレル変換回路11に入力さ
れたパラレルのデータに変換される。次に、このパラレ
ルの各ビットのデータはｎビットレジスタ12に保持さ
れ、その出力はｎビット加算器16の一方の入力端に入力
される。また、入力データAo〜An−１のうちピーク値の
データはｎビットレジスタ14に保持され、その出力はイ
ンバータ回路15により反転されてｎビット加算器16の他
方の入力端に入力される。ここでｎビット加算器16は入
力データと反転されたピーク値のデータとに、さらにキ
ャリー入力として、１を入力し加算を行なう、すなわ
ち、ｎビット加算器16は入力値とピーク値との減算を行
ない、例えば、入力値がピーク値より大きいかもしくは
等しければｎビット加算器16のｎビット目のキャリー出
力は１（High）となり、また入力値がピーク値より小さ
ければ０（Low）となる。

次にこのｎビット目のキャリー出力はスイッチ回路13
に入力される。ここで、スイッチ回路13が１（High）で
導通状態になるとすれば、ｎビットレジスタ14には常に
１つのピーク値である最大値のデータが保持される。ま
た、スイッチ回路13が０（Low）で導通状態になるとす
れば、ｎビットレジスタ14には常に１つのピーク値であ
る最小値のデータが保持される。

次に第５図に示すように簡単のために４ビットの例で
説明する。この場合１つのピーク値として最大値の例を
示す。ここで第５図（ａ），（ｂ）に示すように入力値
を５、今までのピーク値を３とすると、４ビット加算器
16への入力は第５図（ｃ）のようになり、４ビット目の
キャリー出力は１（High）となる。次に、このキャリー
出力はスイッチ回路13に入力される。スイッチ回路13は
１（High）の時、導通状態となり、４ビットレジスタ14
のピーク値のデータが入力データで書き換えられてピー
ク値は５となる。

次の入力値が４とすると第５図（ｃ）と同様に、４ビ
ット加算器16への入力は第６図（ｃ）のようになる。こ
の場合、４ビット目のキャリー出力は０（Low）であ
り、スイッチ回路13は導通しない。したがってｎビット
レジスタ14のデータは保持され、ピーク値は５となる。
このようにして、従来では、シリアルに入力される入力
データのピーク値である最大値あるいは最小値を出力端
子２から検出していた。

〔発明が解決しようとする課題〕

従来のピーク値検出回路は以上のように構成されてい
るので、入力値とピーク値とのデータ数に応じた加算器
が必要となり、データ数が大きくなると半導体集積回路
の面積が増大するという問題点があった。

この発明は上記のような問題点を解決するためになさ
れたもので、シリアルに入力されるデータとピーク値の
データとのどちらか一方を反転して両データを１ビット
毎に加算し、この加算による最終キャリー出力で両デー
タの大小比較を行なうことにより、入力値とピーク値と
のデータ数に関係なく回路面積を小さくできる入力デー
タのピーク値検出回路を提供することを目的とする。

〔課題を解決するための手段〕

この発明に係る入力データのピーク値検出回路は、第
１のレジスタ（ｎビットレジスタ３）からの入力データ
と反転回路（インバータ回路６）からのピーク値データ
の反転データとキャリー入力とを１ビット毎に加算し、
あるいは第２のレジスタ（ｎビットレジスタ４）からの
ピーク値データと上記反転回路（インバータ回路６）か
らの入力データの反転データとキャリー入力とを１ビッ
ト毎に加算して、その加算にて生じたキャリーをキャリ
ー出力として出力する加算器（１ビット加算器）７と、
最初のキャリー入力を１として上記加算器７へ出力し
て、この加算器７が出力するキャリー出力を入力し、次
のビットの加算についてキャリー入力として上記加算器
７へ出力するキャリーコントロール回路８と、上記加算
器７により最終ビットまで加算した結果の最終キャリー
出力を、上記キャリーコントロール回路８から入力し
て、この最終キャリー出力に基づいて、上記入力データ
とピーク値データの大小関係を比較し、その結果ピーク
値としたデータを第２のレジスタ（ｎビットレジスタ
４）に移すスイッチ回路９とを備えたことを特徴とする
ものである。

〔作用〕

この入力データのピーク値検出回路は、第１のレジス
タ（ｎビットレジスタ３）からの入力データと反転回路
（インバータ回路６）からのピーク値データの反転デー
タとキャリー入力とが１ビット毎に加算され、あるいは
第２のレジスタ（ｎビットレジスタ４）からのピーク値
データと上記反転回路（インバータ回路６）からの入力
データの反転データとキャリー入力とを１ビット毎に加
算されて、その加算にて生じたキャリーはキャリー出力
として出力され、そのさい、最初にキャリー入力を１と
して加算器（１ビット加算器）７に入力され、この加算
器７が出力するキャリー出力を、次のビットの加算につ
いてキャリー入力として上記加算器７に入力され、最終
ビットまで加算した結果の最終キャリー出力に基づい
て、上記入力データとピーク値データの大小関係を比較
し、その結果ピーク値としたデータを第２のレジスタ
（ｎビットレジスタ４）に移す。

〔発明の実施例〕

以下、本発明を図面に示す実施例に基づいて説明す
る。第１図は本発明の一実施例によるピーク値検出回路
の基本構成を示すブロック図である。同図において、１
は入力データをシリアルに入力するための入力端子、２
はピーク値のデータをシリアルに出力するための出力端
子、３は入力データを保持するｎビットレジスタ（第１
のレジスタ）、４は入力データのうちピーク値のデータ
を保持するｎビットレジスタ（第２のレジスタ）、５は
ピーク値のデータをシリアルに入力してパラレルのデー
タに変換するシリアル／パラレル変換回路であり、それ
ぞれ入力端子１に対して継続に接続されている。また、
６はｎビットレジスタ４からシリアルに出力されるピー
ク値のデータを反転するインバータ回路（反転回路）、
７は入力データとインバータ回路６により反転されたピ
ーク値のデータとをシリアルに入力して両データの大小
比較するための１ビット加算器、８はこの１ビット加算
器７のキャリー出力をコントロールするキャリーコント
ロール回路、９は比較結果に応じてピーク値のデータを
シリアル／パラレル変換回路５から選択しｎビットレジ
スタ４に移すためのスイッチ回路である。なお、Ao〜An
−１はｎビットの入力データを、Bo〜Bn−１はｎビット
のピーク値のデータをそれぞれ示す。

次に上記実施例の動作を説明する。

入力端子１からｎビットの入力データAo〜An−１がシ
リアルにｎビットレジスタ３に入力される。また、この
とき、ｎビットレジスタ４にはピーク値のデータBo〜Bn
−１が保持されているものとする。ここで、ｎビットレ
ジスタ３の入力データはシリアルに出力され、１ビット
加算器７の一方の入力端に入力されるとともに、継続接
続されたｎビットレジスタ４に入力される。また、ｎビ
ットレジスタ４のピーク値のデータは出力端子２からシ
リアルに出力されるとともに、縦続接続されたシリアル
／パラレル変換回路５に入力される。さらにピーク値の
データはインバータ回路６により反転されて１ビット加
算器７の他方の入力端に入力される。

次に１ビット加算器７は、入力データと反転されたピ
ーク値との加算に、さらにキャリーコントロール回路８
からのキャリー入力を加算する。ここで図２（ｃ）で示
すようにキャリーコントロール回路８は最初の例えば最
下位１ビットどうしを比較するとき、１ビット加算器７
のキャリー入力を１（High）とし、次からは前回加算し
たビットについて１ビット加算器７が出力するキャリー
出力を次のビットを加算するときのキャリー入力とす
る。そして１ビット加算器７が出力する最終のｎビット
目まで加算した結果の最終キャリー出力をスイッチ回路
９の入力とし制御を行なう。このとき、１ビット加算器
７のｎビット目のキャリー出力は入力値がピーク値より
大きいか、もしくは等しければ１（High）となり、入力
値がピーク値より小さければ０（Low）となる。

ここで、スイッチ回路９が０（Low）で導通状態にな
るとすれば、ピーク値のデータはシリアル／パラレル変
換回路５によりパラレルのデータに変換されて、ｎビッ
トレジスタ４に入力される。この場合、ｎビットレジス
タ４には常に１つのピーク値である最大値が保持され
る。また、スイッチ回路９が１（High）で導通状態にな
るとすれば、ｎビットレジスタ４には常に１つのピーク
値である最小値が保持される。

次に第２図に示すように簡単のために入力データが４
ビットの例で説明する。この場合、入力データのうちの
１つのピーク値である最大値のデータ例を示す。

ここで第２図（ａ），（ｂ）に示すように入力データ
の入力値を５、ピーク値を３とすると、１ビット加算器
７への入力は第２図（ｃ）のようになり、最初のキャリ
ー入力として１（High）を１ビット加算器７に入力して
最下位の１ビット目のデータどうしを加算し、この加算
の結果１ビット目のキャリー出力は１（High）となる。
このキャリー出力はキャリーコントロール回路８によっ
て次のビットの１ビット加算器７のキャリー入力とな
る。このようにして最終的に最上位ビットである４ビッ
ト目の最終キャリー出力は１（High）となり、この最終
キャリー出力はキャリーコントロール回路８によってス
イッチ回路９の入力となる。このときスイッチ回路９
は、入力が０（Low）のとき、導通状態となり、入力が
１（High）のとき導通しないとすれば、４ビットレジス
タ４には入力データが保持され、ピーク値は５となる。

次に入力値が４とすると第２図（ｃ）と同様に、１ビ
ット加算器７への入力は第３図（ｃ）のようになる。こ
の場合、４ビット目のキャリー出力は０（Low）とな
り、スイッチ回路９は導通状態となる。したがってピー
ク値のデータはシリアル／パラレル変換回路５によりパ
ラレルのデータに変換されて４ビットレジスタ４に入力
され、ピーク値は５となる。

このようにしてシリアルに入力される入力データのピ
ーク値である最大値あるいは最小値を出力端子２から検
出することができる。

なお、上記実施例ではｎビットレジスタ４に保持され
たピーク値データを反転させたが、ｎビットレジスタ３
に保持された入力データを反転させてもよい。

〔発明の効果〕

以上のように本発明によれば、シリアルの入力データ
とピーク値データとのどちらか一方を反転して両データ
を１ビット毎に加算し、この加算による最終キャリー出
力で両データの大小比較を行なうように構成したので、
従来のように入力値と、ピーク値とのデータ数に応じた
ｎビット加算器を用いず、１ビット加算器により上記加
算を行なうことができ、したがって半導体集積回路の回
路面積の小規模化を図れるという効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るピーク値検出回路の
基本構成を示すブロック図、第２図（ａ），（ｂ），
（ｃ）および第３図（ａ），（ｂ），（ｃ）はこの実施
例において入出力されるデータの一例を示す図、第４図
は従来のピーク値検出回路の基本構成を示すブロック
図、第５図（ａ），（ｂ），（ｃ）および第６図
（ａ），（ｂ），（ｃ）はこの従来例において入出力さ
れるデータの一例を示す図である。 ３……ｎビットレジスタ（第１のレジスタ）、４……ｎ
ビットレジスタ（第２のレジスタ）、５……シリアル／
パラレル変換回路、６……インバータ回路（反転回
路）、７……１ビット加算器、８……キャリーコントロ
ール回路、９……スイッチ回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】シリアルの入力データを保持する第１のレ
   ジスタと、この第１のレジスタに保持されたデータのう
   ちピーク値のデータを保持する第２のレジスタと、上記
   第１のレジスタに保持された入力データと上記第２のレ
   ジスタに保持されたピーク値のデータとのどちらか一方
   を反転する反転回路とを有するピーク値検出回路におい
   て、 上記第１のレジスタからの入力データと上記反転回路か
   らのピーク値データの反転データとキャリー入力とを１
   ビット毎に加算し、あるいは上記第２のレジスタからピ
   ーク値データと上記反転回路からの入力データの反転デ
   ータとキャリー入力とを１ビット毎に加算して、その加
   算にて生じたキャリーをキャリー出力として出力する加
   算器と、 最初のキャリー入力を１として上記加算器へ出力して、
   この加算器が出力するキャリー出力を入力し、次のビッ
   トの加算についてキャリー入力として上記加算器へ出力
   するキャリーコントロール回路と、 上記加算器により最終ビットまで加算した結果の最終キ
   ャリー出力を、上記キャリーコントロール回路から入力
   し、この最終キャリー出力に基づいて、上記入力データ
   とピーク値データの大小関係を比較し、その結果ピーク
   値としたデータを第２のレジスタに移すスイッチ回路と
   を備えたことを特徴とする入力データのピーク値検出回
   路。