JP2674507B2 - ビット誤り数算出回路 - Google Patents
ビット誤り数算出回路Info
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Description
【０００１】
【産業上の利用分野】本発明はビット誤り数算出回路に
関し、特にＰＣＭ通信に用いられるフレーム同期検出回
路におけるフレーム同期パターンのビット誤り数算出回
路に関するものである。
関し、特にＰＣＭ通信に用いられるフレーム同期検出回
路におけるフレーム同期パターンのビット誤り数算出回
路に関するものである。
【０００２】
【従来の技術】従来のビット誤り数算出回路は、図６に
示すように、ＰＣＭデータのフレーム同期パターン中の
各ビットの誤りを検出するビット誤り判定部１と、ビッ
ト誤り判定部から出力される各ビット毎の誤り情報から
フレーム同期コード中に含まれる誤りビット数の算出を
カスケード構造の加算器で行うキャリールックアヘッド
加算器２と、キャリーリックアヘッド加算器からの誤り
ビット数を誤りビット許容数との間で誤りビット数の大
小比較を行うルックアヘッド比較器３とを有している。
示すように、ＰＣＭデータのフレーム同期パターン中の
各ビットの誤りを検出するビット誤り判定部１と、ビッ
ト誤り判定部から出力される各ビット毎の誤り情報から
フレーム同期コード中に含まれる誤りビット数の算出を
カスケード構造の加算器で行うキャリールックアヘッド
加算器２と、キャリーリックアヘッド加算器からの誤り
ビット数を誤りビット許容数との間で誤りビット数の大
小比較を行うルックアヘッド比較器３とを有している。
【０００３】従来のキャリールックアヘッド加算器２の
構成例を図７に示す。この例では、フレーム同期パター
ンをＬ＝３２ビットとした場合について示している。フ
レーム同期パターンの構成ビットのうち誤り発生ビット
はビット誤り判定部１により２値表現にて“１”となっ
ており、各ビットと順次加算していくカスケード型に配
されたフルアダーにより構成されている。この場合、フ
ルアダーを２０段通すことにより、最終加算結果が得ら
れており、得られたビット誤り数はルックアヘッド比較
器３にて許容ビット誤り数との間で比較され、大小判定
の結果が出力される。
構成例を図７に示す。この例では、フレーム同期パター
ンをＬ＝３２ビットとした場合について示している。フ
レーム同期パターンの構成ビットのうち誤り発生ビット
はビット誤り判定部１により２値表現にて“１”となっ
ており、各ビットと順次加算していくカスケード型に配
されたフルアダーにより構成されている。この場合、フ
ルアダーを２０段通すことにより、最終加算結果が得ら
れており、得られたビット誤り数はルックアヘッド比較
器３にて許容ビット誤り数との間で比較され、大小判定
の結果が出力される。
【０００４】このキャリールックアヘッド加算器２で
は、図７に示す如く、１〜３ビットがフルアダー００に
て全加算され、この加算出力Ｓと次の４，５ビットとが
フルアダー１０にて全加算され、この加算出力Ｓと次の
６，７ビットとがフルアダー２０にて全加算されるとい
う処理が３２ビット目まで繰返される。そして、フルア
ダー１５０の全加算出力Ｓがビット誤り数の最下位ビッ
ト（ＬＳＢ）であるｂｏとなる。
は、図７に示す如く、１〜３ビットがフルアダー００に
て全加算され、この加算出力Ｓと次の４，５ビットとが
フルアダー１０にて全加算され、この加算出力Ｓと次の
６，７ビットとがフルアダー２０にて全加算されるとい
う処理が３２ビット目まで繰返される。そして、フルア
ダー１５０の全加算出力Ｓがビット誤り数の最下位ビッ
ト（ＬＳＢ）であるｂｏとなる。
【０００５】フルアダー００〜１５０の各桁上げ出力Ｃ
（１６ビット）がフルアダー０１，１１，２１，……
…，７１にて全加算され、フルアダー７１の全加算出力
Ｓがビット誤り数の２ビット目ｂ１となる。これ等フル
アダー０１，１１，２１，……，７１の各桁上げ出力Ｃ
（８ビット）がフルアダー０２，１２，２２，３２によ
り全加算され、フルアダー３２の全加算出力Ｓがビット
誤り数の３ビット目ｂ２となる。
（１６ビット）がフルアダー０１，１１，２１，……
…，７１にて全加算され、フルアダー７１の全加算出力
Ｓがビット誤り数の２ビット目ｂ１となる。これ等フル
アダー０１，１１，２１，……，７１の各桁上げ出力Ｃ
（８ビット）がフルアダー０２，１２，２２，３２によ
り全加算され、フルアダー３２の全加算出力Ｓがビット
誤り数の３ビット目ｂ２となる。
【０００６】以下、同様にして最終段のフルアダー０４
の加算出力Ｓと桁上げ出力Ｃとがビット誤り数の５ビッ
ト目ｂ４と最上位ビット（ＭＳＢ）ｂ５となる。
の加算出力Ｓと桁上げ出力Ｃとがビット誤り数の５ビッ
ト目ｂ４と最上位ビット（ＭＳＢ）ｂ５となる。
【０００７】この場合（Ｌ＝３２ビット）のキャリール
ックアヘッド加算器の加算段数は、図７の下に示す如
く、２０段となっている。
ックアヘッド加算器の加算段数は、図７の下に示す如
く、２０段となっている。
【０００８】
【発明が解決しようとする課題】この従来の誤りビット
数算出回路では、ビット誤り数の加算のためにカスケー
ド構造のキャリールックアヘッド加算器を用いて加算を
行っているため、フレーム同期パターン長をＬ、最終加
算結果を得るまでに必要な加算段数をＮとした場合、 Ｎ＝｛INT （Ｌ／２）−１｝＋INT （log2Ｌ）…………（１） となり、加算段数の増加による計算速度の低下を招いて
いた。
数算出回路では、ビット誤り数の加算のためにカスケー
ド構造のキャリールックアヘッド加算器を用いて加算を
行っているため、フレーム同期パターン長をＬ、最終加
算結果を得るまでに必要な加算段数をＮとした場合、 Ｎ＝｛INT （Ｌ／２）−１｝＋INT （log2Ｌ）…………（１） となり、加算段数の増加による計算速度の低下を招いて
いた。
【０００９】また、最終段の加算までキャリールックア
ヘッド加算の手法にて加算結果を用いて Ｓ＝ΣＳi ２i …………（２） で表される２i の重みを持つ２値（０，１）のＳi を求
めるまで加算を行うため、キャリーセーブ加算に比べ
て、加算段数の増大を招き、結果として計算速度の低下
につながっていた。
ヘッド加算の手法にて加算結果を用いて Ｓ＝ΣＳi ２i …………（２） で表される２i の重みを持つ２値（０，１）のＳi を求
めるまで加算を行うため、キャリーセーブ加算に比べ
て、加算段数の増大を招き、結果として計算速度の低下
につながっていた。
【００１０】尚、（１），（２）式において、INT
（Ｘ）はＸの整数値を示し、Ｓi はビットバイナリーで
表される加算結果の各ビットに対応し、Ｓは加算結果を
表す。本発明の目的は、加算段数を縮小して計算速度の
向上を図るようにしたビット誤り数算出回路を提供する
ことである。
（Ｘ）はＸの整数値を示し、Ｓi はビットバイナリーで
表される加算結果の各ビットに対応し、Ｓは加算結果を
表す。本発明の目的は、加算段数を縮小して計算速度の
向上を図るようにしたビット誤り数算出回路を提供する
ことである。
【００１１】
【課題を解決するための手段】本発明によるビット誤り
数算出回路は、所定ビット数からなるデータパターンの
各構成ビットの誤りをビット対応に夫々表示したビット
誤り情報を入力としてその誤り数を算出するビット誤り
数算出回路であって、前記ビット誤り情報の各構成ビッ
トを複数グループに分割し、各グループ毎に、各構成ビ
ットを夫々全加算し、これ等全加算の加算出力同士及び
桁上げ出力同士を夫々独立に全加算し、これ等全加算結
果のキャリー出力が１ビットになるまで加算処理を繰返
し、各グループ毎の途中の加算処理の加算出力の溢れビ
ットと前記１ビットとを夫々同一重みビット同士でキャ
リーセーブ型全加算処理し、これ等キャリーセーブ型全
加算処理の各加算出力と各桁上げ出力とをビット誤り数
としたことを特徴とする。
数算出回路は、所定ビット数からなるデータパターンの
各構成ビットの誤りをビット対応に夫々表示したビット
誤り情報を入力としてその誤り数を算出するビット誤り
数算出回路であって、前記ビット誤り情報の各構成ビッ
トを複数グループに分割し、各グループ毎に、各構成ビ
ットを夫々全加算し、これ等全加算の加算出力同士及び
桁上げ出力同士を夫々独立に全加算し、これ等全加算結
果のキャリー出力が１ビットになるまで加算処理を繰返
し、各グループ毎の途中の加算処理の加算出力の溢れビ
ットと前記１ビットとを夫々同一重みビット同士でキャ
リーセーブ型全加算処理し、これ等キャリーセーブ型全
加算処理の各加算出力と各桁上げ出力とをビット誤り数
としたことを特徴とする。
【００１２】本発明による他のビット誤り数算出回路
は、データストリーム中のフレーム同期パターンを検出
するフレーム同期検出部において前記フレーム同期パタ
ーンの各構成ビットの誤りが検出され、前記構成ビット
の各々の誤りがビット対応に夫々表示されたビット誤り
情報を入力としてその誤り数を算出するビット誤り数算
出回路であって、前記ビット誤り情報の各構成ビットを
複数グループに分割し、各グループ毎に、各構成ビット
を夫々全加算し、これ等全加算の加算出力同士及び桁上
げ出力同士を夫々独立に全加算し、これ等全加算結果の
キャリー出力が１ビットになるまで加算処理を繰返し、
各グループ毎の途中の加算処理の加算出力の溢れビット
と前記１ビットとを夫々同一重みビット同士でキャリー
セーブ型全加算処理し、これ等キャリーセーブ型全加算
処理の各加算出力と各桁上げ出力とをビット誤り数とし
たことを特徴とする。
は、データストリーム中のフレーム同期パターンを検出
するフレーム同期検出部において前記フレーム同期パタ
ーンの各構成ビットの誤りが検出され、前記構成ビット
の各々の誤りがビット対応に夫々表示されたビット誤り
情報を入力としてその誤り数を算出するビット誤り数算
出回路であって、前記ビット誤り情報の各構成ビットを
複数グループに分割し、各グループ毎に、各構成ビット
を夫々全加算し、これ等全加算の加算出力同士及び桁上
げ出力同士を夫々独立に全加算し、これ等全加算結果の
キャリー出力が１ビットになるまで加算処理を繰返し、
各グループ毎の途中の加算処理の加算出力の溢れビット
と前記１ビットとを夫々同一重みビット同士でキャリー
セーブ型全加算処理し、これ等キャリーセーブ型全加算
処理の各加算出力と各桁上げ出力とをビット誤り数とし
たことを特徴とする。
【００１３】
【作用】誤りビットは“１となっており、この“１”の
ビットの総数を知れば良いことから、従来のキャリール
ックアヘッド加算ではなく、各ビットをフルアダーにて
夫々加算し、これ等加算結果の加算出力同士及びキャリ
ー出力同士を夫々独立に全加算し、これ等全加算結果の
キャリー出力が１ビットになるまで加算処理を繰返すこ
とで、加算段数が少くて早い結果が得られることにな
る。
ビットの総数を知れば良いことから、従来のキャリール
ックアヘッド加算ではなく、各ビットをフルアダーにて
夫々加算し、これ等加算結果の加算出力同士及びキャリ
ー出力同士を夫々独立に全加算し、これ等全加算結果の
キャリー出力が１ビットになるまで加算処理を繰返すこ
とで、加算段数が少くて早い結果が得られることにな
る。
【００１４】
【実施例】以下、図面を用いて本発明の実施例について
説明する。
説明する。
【００１５】図１は本発明の一実施例のブロック図であ
る。本実施例では、フレーム同期パターンのビット数Ｌ
が３２の場合を示しており、ビット誤り検出部１はフレ
ーム同期パターンの各構成ビットの誤りを検出するもの
であり、入力フレーム同期パターンの各ビットと基準パ
ターンの各ビットとの一致不一致が判定され、不一致で
あれば入力フレーム同期パターンの構成ビットが誤りで
あることから、その対応ビットが“１”となって導出さ
れ、一致であればその対応ビットが“０”となって導出
される。
る。本実施例では、フレーム同期パターンのビット数Ｌ
が３２の場合を示しており、ビット誤り検出部１はフレ
ーム同期パターンの各構成ビットの誤りを検出するもの
であり、入力フレーム同期パターンの各ビットと基準パ
ターンの各ビットとの一致不一致が判定され、不一致で
あれば入力フレーム同期パターンの構成ビットが誤りで
あることから、その対応ビットが“１”となって導出さ
れ、一致であればその対応ビットが“０”となって導出
される。
【００１６】このビット誤り判定部１からの３２ビット
のビット誤り情報出力は、いわゆるツリー型キャリール
ックアヘッド加算器４ａ〜４ｃへ入力され高速加算処理
が行われる。本例では、より高速動作を得べく、３つの
ツリー型キャリールックアヘッド加算器４ａ〜４ｃを並
列に設け、これ等各加算器４ａ〜４ｃへ３２ビットの入
力を３グループ（Ｌ／３として示している）に分割して
供給するようになっている。
のビット誤り情報出力は、いわゆるツリー型キャリール
ックアヘッド加算器４ａ〜４ｃへ入力され高速加算処理
が行われる。本例では、より高速動作を得べく、３つの
ツリー型キャリールックアヘッド加算器４ａ〜４ｃを並
列に設け、これ等各加算器４ａ〜４ｃへ３２ビットの入
力を３グループ（Ｌ／３として示している）に分割して
供給するようになっている。
【００１７】ツリー型キャリールックアヘッド加算器の
具体例を図２に示しており、ビット誤り判定部１からの
３２ビットのビット誤り情報出力のうち第１〜第１２の
１２ビットを加算器４ａへ、第１３〜第２４の１２ビッ
トを加算器４ｂへ，残りの第２５〜第３２の８ビットを
加算器４ｃへ夫々入力して、各グループ毎に並列に高速
処理を行うものである。
具体例を図２に示しており、ビット誤り判定部１からの
３２ビットのビット誤り情報出力のうち第１〜第１２の
１２ビットを加算器４ａへ、第１３〜第２４の１２ビッ
トを加算器４ｂへ，残りの第２５〜第３２の８ビットを
加算器４ｃへ夫々入力して、各グループ毎に並列に高速
処理を行うものである。
【００１８】複数グループに分けて並列加算を行う他
に、更に、ツリー型のキャリールックアヘッド加算を行
って高速化を図るようにしたものであり、入力されるビ
ット誤り情報の各ビットは重みを有しているわけではな
いので、先ず図２に示す如く、第１〜第１２ビットの３
ビットずつを４つのフルアダー００〜０３にて全加算処
理する。尚、第１３〜第２４ビットの３ビットずつも、
加算器４ｂにて並列に行われ、第２５〜第３２ビットの
３ビット×２と２ビットについても加算器４Ｃにて並列
に行われるもので、以下同じとする。
に、更に、ツリー型のキャリールックアヘッド加算を行
って高速化を図るようにしたものであり、入力されるビ
ット誤り情報の各ビットは重みを有しているわけではな
いので、先ず図２に示す如く、第１〜第１２ビットの３
ビットずつを４つのフルアダー００〜０３にて全加算処
理する。尚、第１３〜第２４ビットの３ビットずつも、
加算器４ｂにて並列に行われ、第２５〜第３２ビットの
３ビット×２と２ビットについても加算器４Ｃにて並列
に行われるもので、以下同じとする。
【００１９】３つのフルアダー００〜０２の３つの加算
出力Ｓ同士は次段のフルアダー１０にて全加算処理さ
れ、その加算出力Ｓと前段のフルアダー０３の加算出力
Ｓとが次々段のフルアダー２０にて全加算処理される。
出力Ｓ同士は次段のフルアダー１０にて全加算処理さ
れ、その加算出力Ｓと前段のフルアダー０３の加算出力
Ｓとが次々段のフルアダー２０にて全加算処理される。
【００２０】３つのフルアダー００〜０２の３つのキャ
リー出力Ｃ同士はフルアダー３０にて全加算され、フル
アダー１０と２０及び０３の各キャリー出力Ｃはフルア
ダー３１にて全加算される。このとき、フルアダー２０
の加算出力Ｓは溢れビットとなり、これが加算結果の第
１ビット（ＬＳＢ）ｂ００として出力される。
リー出力Ｃ同士はフルアダー３０にて全加算され、フル
アダー１０と２０及び０３の各キャリー出力Ｃはフルア
ダー３１にて全加算される。このとき、フルアダー２０
の加算出力Ｓは溢れビットとなり、これが加算結果の第
１ビット（ＬＳＢ）ｂ００として出力される。
【００２１】フルアダー３０と３１との加算出力Ｓ同士
はフルアダー４０にて全加算され、このキャリー出力Ｃ
とフルアダー３０のキャリー出力Ｃとフルアダー３１の
キャリー出力Ｃとがフルアダー５０にて全加算される。
フルアダー４０，５０の各加算出力が溢れビットとなっ
て、これ等が加算結果の第２のビットｂ０１，第３ビッ
トｂ０２となって出力される。
はフルアダー４０にて全加算され、このキャリー出力Ｃ
とフルアダー３０のキャリー出力Ｃとフルアダー３１の
キャリー出力Ｃとがフルアダー５０にて全加算される。
フルアダー４０，５０の各加算出力が溢れビットとなっ
て、これ等が加算結果の第２のビットｂ０１，第３ビッ
トｂ０２となって出力される。
【００２２】最終的に加算結果のキャリー出力Ｃが１ビ
ットになるまで上記加算処理が繰返えされるが、本例で
は、フルアダー５０のキャリー出力Ｃがそれに相当し、
このキャリー出力Ｃが加算結果の最上位ビット（ＭＳ
Ｂ）ｂ０３となって出力されるのである。
ットになるまで上記加算処理が繰返えされるが、本例で
は、フルアダー５０のキャリー出力Ｃがそれに相当し、
このキャリー出力Ｃが加算結果の最上位ビット（ＭＳ
Ｂ）ｂ０３となって出力されるのである。
【００２３】他のグループのフリー型キャリールックア
ヘッド加算器４ｂ，４ｃにおいても、同様にして、加算
結果としてｂ１０〜ｂ１３，ｂ２０〜ｂ２３が夫々得ら
れる。そして、これ等各４ビットの加算結果はキャリー
セーブ加算・比較器５にて誤り許容ビット数（予め設定
されている）と比較され、比較出力として導出されるよ
うになっている（図１参照）。
ヘッド加算器４ｂ，４ｃにおいても、同様にして、加算
結果としてｂ１０〜ｂ１３，ｂ２０〜ｂ２３が夫々得ら
れる。そして、これ等各４ビットの加算結果はキャリー
セーブ加算・比較器５にて誤り許容ビット数（予め設定
されている）と比較され、比較出力として導出されるよ
うになっている（図１参照）。
【００２４】このツリー型キャリールックアヘッド加算
器を用いてＬ＝３２ビットの加算を、３グループに分割
して並列処理すれば、図２に示す如く、加算段数は６段
となり、著しく段数が減少し加算速度は向上すること明
らかである。
器を用いてＬ＝３２ビットの加算を、３グループに分割
して並列処理すれば、図２に示す如く、加算段数は６段
となり、著しく段数が減少し加算速度は向上すること明
らかである。
【００２５】図３は図１のキャリーセーブ加算・比較器
５の例を示す図である。図２のツリー型キャリールック
アヘッド加算器４ａ〜４ｃの各４ビットの加算結果は、
各重みを考慮して、フルアダー５ａ〜５ｄへ夫々入力さ
れる。すなわち（ｂ００，ｂ１０，ｂ２０）の３ビット
がフルアダー５ａへ入力され、（ｂ０１，ｂ１１，ｂ２
１）の３ビットがフルアダー５ｂへ入力され、（ｂ０
２，ｂ１２，ｂ２２）の３ビットがフルアダー５Ｃへ入
力され、（ｂ０３，ｂ１３，ｂ２３）の３ビットがフル
アダー５ｄへ入力される。
５の例を示す図である。図２のツリー型キャリールック
アヘッド加算器４ａ〜４ｃの各４ビットの加算結果は、
各重みを考慮して、フルアダー５ａ〜５ｄへ夫々入力さ
れる。すなわち（ｂ００，ｂ１０，ｂ２０）の３ビット
がフルアダー５ａへ入力され、（ｂ０１，ｂ１１，ｂ２
１）の３ビットがフルアダー５ｂへ入力され、（ｂ０
２，ｂ１２，ｂ２２）の３ビットがフルアダー５Ｃへ入
力され、（ｂ０３，ｂ１３，ｂ２３）の３ビットがフル
アダー５ｄへ入力される。
【００２６】この加算においては各ビットのキャリービ
ットＣ１〜Ｃ４は保存され、ＭＳＢ側の次のビットの桁
のフルアダーへは伝播されず、キャリーセーブ比較器
（５ｅ〜５ｉ）へ入力される。このキャリーセーブ比較
器へ入力されるデータは、常に２i の重みを有するＳｉ
とＣｉとの２ビットからなり、 ｂAi＝（Ｓｉ＋Ｃｉ）２i ＝Ｖｉ２i にて表される。尚、Ｖｉは（０，１，２）の３値を有す
るものとする。
ットＣ１〜Ｃ４は保存され、ＭＳＢ側の次のビットの桁
のフルアダーへは伝播されず、キャリーセーブ比較器
（５ｅ〜５ｉ）へ入力される。このキャリーセーブ比較
器へ入力されるデータは、常に２i の重みを有するＳｉ
とＣｉとの２ビットからなり、 ｂAi＝（Ｓｉ＋Ｃｉ）２i ＝Ｖｉ２i にて表される。尚、Ｖｉは（０，１，２）の３値を有す
るものとする。
【００２７】キャリーセーブ比較器５ｅ〜５ｉでは、こ
の３値の重みＶｉを有する２進数で表現される加算結果
ΣｂＡｉと、許容ビット誤り数ΣｂＲｉとをキャリーセ
ーブ比較を行う。この比較は上位桁から下位桁へ向けて
順次行われる。
の３値の重みＶｉを有する２進数で表現される加算結果
ΣｂＡｉと、許容ビット誤り数ΣｂＲｉとをキャリーセ
ーブ比較を行う。この比較は上位桁から下位桁へ向けて
順次行われる。
【００２８】図４はこのキャリーセーブ比較器５ｅ〜５
ｉの具体例の回路図である。図において、２ビットにて
入力される加算結果ビットｂＡは、キャリー抽出部６ａ
に入力され、桁上がりビットｂＡＣと２ビットの和を表
す和ビットｂＡＳが出力される。
ｉの具体例の回路図である。図において、２ビットにて
入力される加算結果ビットｂＡは、キャリー抽出部６ａ
に入力され、桁上がりビットｂＡＣと２ビットの和を表
す和ビットｂＡＳが出力される。
【００２９】ｂＡ＞ｂＲ判定部６ｂは、上位のキャリー
セーブ比較器（以下ＣＳＣと略す）からのｂＡとｂＲの
大小判定結果ｂＡ＞ｂＲ信号を入力し、ｂＡがｂＲより
大きい（ｂＡ＞ｂＲ信号の論理“１”）か、または桁上
がりビットｂＡＣの論理が“１”か、または、和ビット
ｂＡＳが基準値ｂＲより大きい（ｂＡＳ＞ｂＲ）なら
ば、加算結果ビットｂＡが基準値ｂＲより大きいと判定
し、ｂＡ＞ｂＲ信号を論理“１”として出力する。
セーブ比較器（以下ＣＳＣと略す）からのｂＡとｂＲの
大小判定結果ｂＡ＞ｂＲ信号を入力し、ｂＡがｂＲより
大きい（ｂＡ＞ｂＲ信号の論理“１”）か、または桁上
がりビットｂＡＣの論理が“１”か、または、和ビット
ｂＡＳが基準値ｂＲより大きい（ｂＡＳ＞ｂＲ）なら
ば、加算結果ビットｂＡが基準値ｂＲより大きいと判定
し、ｂＡ＞ｂＲ信号を論理“１”として出力する。
【００３０】但し、上位のＣＳＣからのｂＡとｂＲの大
小判定結果（ｂＡ＜ｂＲ）信号を入力し、上位のＣＳＣ
にてｂＡがｂＲより小さい（（ｂＡ＜ｂＲ）信号の論理
“１”）ならば、ｂＡ＞ｂＲ信号を論理“０”として出
力し、ｂＡ＜ｂＲ判定部からのｂＡとｂＲの大小の判定
結果信号であるｂＡ＜ｂＲ信号及び（ｂＡ＜ｂＲ）信号
にて大小判定を行う。
小判定結果（ｂＡ＜ｂＲ）信号を入力し、上位のＣＳＣ
にてｂＡがｂＲより小さい（（ｂＡ＜ｂＲ）信号の論理
“１”）ならば、ｂＡ＞ｂＲ信号を論理“０”として出
力し、ｂＡ＜ｂＲ判定部からのｂＡとｂＲの大小の判定
結果信号であるｂＡ＜ｂＲ信号及び（ｂＡ＜ｂＲ）信号
にて大小判定を行う。
【００３１】ｂＡ＜ｂＲ判定部６ｃは、ｂＡ＞ｂＲ判定
部６ｂからの和ビットｂＡＳと基準値ｂＲが等しくない
ことを表すｂＡＳ≠ｂＲ信号と、ｂＡがｂＲに等しい
か、小さいことを示すｂＡ≦ｂＲ信号を入力し、論理が
真であるならば、加算結果ビットｂＡが基準値ｂＲより
小さいことを示す（ｂＡ＜ｂＲ）信号を出力する。但し
上位のＣＳＳからのｂＡとｂＲの大小判定の結果、加算
結果ビットｂＡが基準ｂＲより小さいことが確定したこ
とを示すｂＡ＜ｂＲ信号の論理が真（“１”）ならば、
（ｂＡ＜ｂＲ）信号及びｂＡ＜ｂＲ信号を論理“１”に
て出力し下位のＣＳＣに出力する。
部６ｂからの和ビットｂＡＳと基準値ｂＲが等しくない
ことを表すｂＡＳ≠ｂＲ信号と、ｂＡがｂＲに等しい
か、小さいことを示すｂＡ≦ｂＲ信号を入力し、論理が
真であるならば、加算結果ビットｂＡが基準値ｂＲより
小さいことを示す（ｂＡ＜ｂＲ）信号を出力する。但し
上位のＣＳＳからのｂＡとｂＲの大小判定の結果、加算
結果ビットｂＡが基準ｂＲより小さいことが確定したこ
とを示すｂＡ＜ｂＲ信号の論理が真（“１”）ならば、
（ｂＡ＜ｂＲ）信号及びｂＡ＜ｂＲ信号を論理“１”に
て出力し下位のＣＳＣに出力する。
【００３２】ｂＡ＜ｂＲ信号は、上位のＣＳＣにて、か
つ（ｂＡ＜ｂＲ）信号の論理が“１”（加算結果ビット
ｂＡが基準値ｂＲより小さい）であり、かつ、桁上がり
ビットｂＡＣの論理が“０”の状態において、和ビット
ｂＡＳの論理が“０”（下位のＣＳＣからの桁上がりに
よる上位ＣＳＣへの桁上げが起こらない状態）または、
基準値ｂＲの論理が“１”（下位のＣＳＣからの桁上げ
により上位ＣＳＣへの桁上げが発生しても、和ビットｂ
ＡＳが基準値ｂＲより小さくなる状態）ならば、加算結
果ビットｂＡが基準値ｂＲより小さい値となることが確
定したと判定し、ｂＡ＜ｂＲ信号を論理“１”にて出力
する。
つ（ｂＡ＜ｂＲ）信号の論理が“１”（加算結果ビット
ｂＡが基準値ｂＲより小さい）であり、かつ、桁上がり
ビットｂＡＣの論理が“０”の状態において、和ビット
ｂＡＳの論理が“０”（下位のＣＳＣからの桁上がりに
よる上位ＣＳＣへの桁上げが起こらない状態）または、
基準値ｂＲの論理が“１”（下位のＣＳＣからの桁上げ
により上位ＣＳＣへの桁上げが発生しても、和ビットｂ
ＡＳが基準値ｂＲより小さくなる状態）ならば、加算結
果ビットｂＡが基準値ｂＲより小さい値となることが確
定したと判定し、ｂＡ＜ｂＲ信号を論理“１”にて出力
する。
【００３３】上記の大小判定を上位のＣＳＣ５ｉから下
位のＣＳＣ５ｅへ順次実施することにより、最終的に基
準値に対する大小比較を行うことができる。
位のＣＳＣ５ｅへ順次実施することにより、最終的に基
準値に対する大小比較を行うことができる。
【００３４】上記実施例では、フレーム同期パターンの
ビット誤り情報の構成ビット（Ｌ＝３２）を３グループ
化しているが、このグループ化する場合、１グループ中
のビット数が３つの整数倍になることが最も効率良くフ
ルアダーを使用することができる（フルアダーは３入力
であるため）。従って、３２ビットの例では、単純に３
で割ると１０．６ビットづつとなるが、第１グループ４
ａのビット数としては、１２ビットとした方が効率が良
く、よって第１，第２グループを各１２ビットとし、第
３グループを残りの８ビットとして、最も効率良くフル
アダーを用いているのである。
ビット誤り情報の構成ビット（Ｌ＝３２）を３グループ
化しているが、このグループ化する場合、１グループ中
のビット数が３つの整数倍になることが最も効率良くフ
ルアダーを使用することができる（フルアダーは３入力
であるため）。従って、３２ビットの例では、単純に３
で割ると１０．６ビットづつとなるが、第１グループ４
ａのビット数としては、１２ビットとした方が効率が良
く、よって第１，第２グループを各１２ビットとし、第
３グループを残りの８ビットとして、最も効率良くフル
アダーを用いているのである。
【００３５】また、３グループとしたのは、これまた次
段のキャリーセーブ加算部（図３）のフルアダー５ａ〜
５ｂが３ビット入力であることに起因するものであり、
効率使用が可能なためである。
段のキャリーセーブ加算部（図３）のフルアダー５ａ〜
５ｂが３ビット入力であることに起因するものであり、
効率使用が可能なためである。
【００３６】尚、３グループとして並列処理を行わない
でも、入力のＬ＝３２ビットをそのまま単一のツリー型
キャリールックアヘッド加算器へ供給しても、図７に示
した従来の加算段数２０よりは段数が少くなる。その例
を図５に示している。
でも、入力のＬ＝３２ビットをそのまま単一のツリー型
キャリールックアヘッド加算器へ供給しても、図７に示
した従来の加算段数２０よりは段数が少くなる。その例
を図５に示している。
【００３７】図５の例から判る様に、従来は２０段あっ
たものが、１２段の加算処理で済むことになり、これだ
けでもより高速となることは明白である。
たものが、１２段の加算処理で済むことになり、これだ
けでもより高速となることは明白である。
【００３８】
【発明の効果】以上述べた如く、本発明によれば、キャ
リールックアヘッド加算をツリー型構造としたので、加
算段数を著しく減少させることができ、高速処理可能と
なる。更に、入力ビットを複数グループ（３グループが
理想的）に分割して各グループ毎にツリー型キャリール
ックアヘッド加算を並列処理することにより、更なる加
算段数の減少及び高速化が可能となる。
リールックアヘッド加算をツリー型構造としたので、加
算段数を著しく減少させることができ、高速処理可能と
なる。更に、入力ビットを複数グループ（３グループが
理想的）に分割して各グループ毎にツリー型キャリール
ックアヘッド加算を並列処理することにより、更なる加
算段数の減少及び高速化が可能となる。
【図１】本発明の実施例のシステムブロック図である。
【図２】図１のツリー型キャリールックアヘッド加算器
の一例を示す図である。
の一例を示す図である。
【図３】図１のキャリーセーブ加算・比較器の一例を示
す図である。
す図である。
【図４】図３のキャリーセープ比較器（ＣＳＣ）の具体
例回路図である。
例回路図である。
【図５】本発明の他の実施例の回路図である。
【図６】従来のビット誤り算出回路のシステムブロック
図である。
図である。
【図７】図６のキャリールックアヘッド加算器の一例を
示す回路図である。
示す回路図である。
１ ビット誤り判定部 ４ａ〜４ｃ ツリー型キャリールックアヘッド加算器 ５ キャリーセーブ加算・比較器
Claims (3)
- 【請求項１】 所定ビット数からなるデータパターンの
各構成ビットの誤りをビット対応に夫々表示したビット
誤り情報を入力としてその誤り数を算出するビット誤り
数算出回路であって、前記ビット誤り情報の各構成ビッ
トを複数グループに分割し、各グループ毎に、各構成ビ
ットを夫々全加算し、これ等全加算の加算出力同士及び
桁上げ出力同士を夫々独立に全加算し、これ等全加算結
果のキャリー出力が１ビットになるまで加算処理を繰返
し、各グループ毎の途中の加算処理の加算出力の溢れビ
ットと前記１ビットとを夫々同一重みビット同士でキャ
リーセーブ型全加算処理し、これ等キャリーセーブ型全
加算処理の各加算出力と各桁上げ出力とをビット誤り数
としたことを特徴とするビット誤り数算出回路。 - 【請求項２】 データストリーム中のフレーム同期パタ
ーンを検出するフレーム同期検出部において前記フレー
ム同期パターンの各構成ビットの誤りが検出され、前記
構成ビットの各々の誤りがビット対応に夫々表示された
ビット誤り情報を入力としてその誤り数を算出するビッ
ト誤り数算出回路であって、前記ビット誤り情報の各構
成ビットを複数グループに分割し、各グループ毎に、各
構成ビットを夫々全加算し、これ等全加算の加算出力同
士及び桁上げ出力同士を夫々独立に全加算し、これ等全
加算結果のキャリー出力が１ビットになるまで加算処理
を繰返し、各グループ毎の途中の加算処理の加算出力の
溢れビットと前記１ビットとを夫々同一重みビット同士
でキャリーセーブ型全加算処理し、これ等キャリーセー
ブ型全加算処理の各加算出力と各桁上げ出力とをビット
誤り数としたことを特徴とするビット誤り数算出回路。 - 【請求項３】 前記ビット誤り数と予め設定された誤り
ビット許容数との間で大小比較を行うよう構成したこと
を特徴とする請求項１または２記載のビット誤り数算出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6119926A JP2674507B2 (ja) | 1994-06-01 | 1994-06-01 | ビット誤り数算出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6119926A JP2674507B2 (ja) | 1994-06-01 | 1994-06-01 | ビット誤り数算出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07325706A JPH07325706A (ja) | 1995-12-12 |
| JP2674507B2 true JP2674507B2 (ja) | 1997-11-12 |
Family
ID=14773597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6119926A Expired - Lifetime JP2674507B2 (ja) | 1994-06-01 | 1994-06-01 | ビット誤り数算出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674507B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139613A (ja) * | 1994-11-15 | 1996-05-31 | Nec Corp | 符号一致検出方式 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5815333A (ja) * | 1981-07-21 | 1983-01-28 | Nec Corp | 計数方式 |
| JPS616934A (ja) * | 1984-06-21 | 1986-01-13 | Fujitsu Ltd | 予備システム監視方式 |
| JPH0310532A (ja) * | 1989-06-08 | 1991-01-18 | Toshiba Corp | 回線品質診断装置 |
| JPH0378337A (ja) * | 1989-08-22 | 1991-04-03 | Anritsu Corp | 符号誤り計数回路 |
| JP2518548B2 (ja) * | 1990-10-17 | 1996-07-24 | 富士通株式会社 | 多入力加算回路 |
-
1994
- 1994-06-01 JP JP6119926A patent/JP2674507B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 特許庁編「技術動向シリーズ 特許から見たコンピュータシステム」発明協会発行（昭５６−４−１０）ｐ．３３０−３３５ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07325706A (ja) | 1995-12-12 |
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