JPS615345A - 直列乗算方法 - Google Patents
直列乗算方法Info
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- JPS615345A JPS615345A JP12128184A JP12128184A JPS615345A JP S615345 A JPS615345 A JP S615345A JP 12128184 A JP12128184 A JP 12128184A JP 12128184 A JP12128184 A JP 12128184A JP S615345 A JPS615345 A JP S615345A
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- JP
- Japan
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- bit
- circuit
- multiplier
- output
- multiplicand
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/525—Multiplying only in serial-serial fashion, i.e. both operands being entered serially
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、乗算方法に係り、特にディジタル信号の乗算
を直列の1ビット加算により実現する直列乗算方法に関
するものである。
を直列の1ビット加算により実現する直列乗算方法に関
するものである。
近年ディジタル信号処理(D S P : Digit
al Signal Processing )が盛ん
に行なわれており、また、このDSPに於てディジタル
信号の乗算は、欠く事のできない重要な演算処理の1つ
である。
al Signal Processing )が盛ん
に行なわれており、また、このDSPに於てディジタル
信号の乗算は、欠く事のできない重要な演算処理の1つ
である。
例えば、音声信号処理におけるディジタルフィルタの計
算等に斯かる乗算処理が必要となる。
算等に斯かる乗算処理が必要となる。
本発明は、この様なりSPに於ける乗算回路を極めて小
規模な回路で実現できる乗算方法を提案するものである
。
規模な回路で実現できる乗算方法を提案するものである
。
第2図を参照して従来の乗算回路の動作を説明する。
ここでは、レジスタ7に蓄えられた被乗数Aの並列デー
タを加算回路10で順次加算することにより乗算処理を
行う。即ち、まずパラレル/シリアル変換回路8で変換
された乗数Bの各ビットの値に従って、被乗数Aの値を
セレクタ9で選別し、次いで乗数Bの各桁のビットに対
応するこのセレクタ9の出力を加算回路10で順次足し
込んで行く。
タを加算回路10で順次加算することにより乗算処理を
行う。即ち、まずパラレル/シリアル変換回路8で変換
された乗数Bの各ビットの値に従って、被乗数Aの値を
セレクタ9で選別し、次いで乗数Bの各桁のビットに対
応するこのセレクタ9の出力を加算回路10で順次足し
込んで行く。
尚、ここに病て、セレクタ9の出力を乗数Bの各桁のビ
ットに対応させるために、被乗数Aは上記レジスタ7か
ら1ビットづつシフトされて順次加算回路10に入力さ
れている。
ットに対応させるために、被乗数Aは上記レジスタ7か
ら1ビットづつシフトされて順次加算回路10に入力さ
れている。
上記従来の乗算回路では、加算回路10が乗算出力Cの
ビット数と同じビット数の加算回路となっているため、
加算回路10の回路構成が極めて大規模なものになって
いる。
ビット数と同じビット数の加算回路となっているため、
加算回路10の回路構成が極めて大規模なものになって
いる。
本発明ではこの大規模な加算回路を不要とした、新規な
乗算方法を提案するものである。
乗算方法を提案するものである。
本発明では、被乗数のシリアルデータを、乗数の各桁ビ
ットに対応して順次1ビットづつ積み上げ加算すること
により、上記従来技術の問題点を解決する。
ットに対応して順次1ビットづつ積み上げ加算すること
により、上記従来技術の問題点を解決する。
即ち、本発明では被乗数のビット数にほぼ等しい数の直
列接続された1ビット加算回路により、乗算処理を行な
えるよ・うにした。従って、上記の大規模な乗算回路を
不要とできる。
列接続された1ビット加算回路により、乗算処理を行な
えるよ・うにした。従って、上記の大規模な乗算回路を
不要とできる。
第1図を参照して本発明の詳細な説明する。
図中、1はパラレル/シリアル変換回路、2はレジスタ
、3〜5は1ビット加算回路、G1−G5はゲート回路
である。
、3〜5は1ビット加算回路、G1−G5はゲート回路
である。
まず、被乗数Aをパラレル/シリアル変換回路1に入力
し、続いて、それをシリアルに読出す。
し、続いて、それをシリアルに読出す。
一方、乗数Bはレジスタ7に並列のデータのまま一旦蓄
えられる。
えられる。
レジスタ2からの乗数Bの最下位ビットと、上記パラレ
ル/シリアル変換回路1の出力(a)はゲート回路G1
に入力され、乗数Bの最下位ビットが1である場合には
、被乗数の値がそのまま出力されて1ビット加算回路3
に入力されるが、乗数Bの最下位ピントが0の場合には
、ゲート回路G1の出力は、常に0となる。
ル/シリアル変換回路1の出力(a)はゲート回路G1
に入力され、乗数Bの最下位ビットが1である場合には
、被乗数の値がそのまま出力されて1ビット加算回路3
に入力されるが、乗数Bの最下位ピントが0の場合には
、ゲート回路G1の出力は、常に0となる。
一方、ゲート回路G2には上記パラレル/シリアル変換
回路1の出力+a)のタイミングから1ビット遅れた被
乗数のシリアルデータ(blと乗数Bの最下位から2ビ
ット目のデータが入力され、前記と同様にその出力を1
ビット加算回路3に入力する。
回路1の出力+a)のタイミングから1ビット遅れた被
乗数のシリアルデータ(blと乗数Bの最下位から2ビ
ット目のデータが入力され、前記と同様にその出力を1
ビット加算回路3に入力する。
ここに於て、1ビット遅れたパラレル/シリアル変換回
路1の出力(b)を採用する理由は、ゲート回路G2の
出力がゲート回路G1の出力に比べて1ビットシフトし
ていなければならない為であり、従来回路の加算に於て
乗数の出力を1ビットづつシフトして加算していた事に
対応する。
路1の出力(b)を採用する理由は、ゲート回路G2の
出力がゲート回路G1の出力に比べて1ビットシフトし
ていなければならない為であり、従来回路の加算に於て
乗数の出力を1ビットづつシフトして加算していた事に
対応する。
上記の処理により、1ビット加算回路3からは、乗数B
の下位2ビットにより加算すべきか、0にすべきかを判
定された被乗数Aと当該被乗数Aを1ビット遅延させた
ものの加算結果がシリアルに出力されることとなる。
の下位2ビットにより加算すべきか、0にすべきかを判
定された被乗数Aと当該被乗数Aを1ビット遅延させた
ものの加算結果がシリアルに出力されることとなる。
次いで、この1ビット加算回路3の出力は、1ビット加
算回路4に於て、ゲート回路G3の出力左加算される。
算回路4に於て、ゲート回路G3の出力左加算される。
尚、ゲート回路G3には、前記ゲート回路Gl、G2と
同様に、2ビット遅延させたパラレル/シリアル変換回
路1の出力(C)と乗数Bの最下位から3ビット目のデ
ータとが入力されている。
同様に、2ビット遅延させたパラレル/シリアル変換回
路1の出力(C)と乗数Bの最下位から3ビット目のデ
ータとが入力されている。
同様に、1ビット加算回路5には、1ビット加算回路4
の出力と、ゲート回路G4を介した乗数Bの最下位から
4ビット目のデータに対応したパラレル/シリアル変換
回路1の出力fdlが入力され、その出力端6からは、
例えば4ビットの乗数による直列乗算結果Cが出力され
る。
の出力と、ゲート回路G4を介した乗数Bの最下位から
4ビット目のデータに対応したパラレル/シリアル変換
回路1の出力fdlが入力され、その出力端6からは、
例えば4ビットの乗数による直列乗算結果Cが出力され
る。
具体的に被乗数A=1101、乗数B=1010の場合
について、各1ビット加算回路1〜4の入出力データを
図中の参照記号イ〜トに対応させて以下に示す。
について、各1ビット加算回路1〜4の入出力データを
図中の参照記号イ〜トに対応させて以下に示す。
被乗数(シリアルデータ):toi1
イ: (対応乗数ビット0) 0000口: (対
応乗数ビット1) 1011ハ:
0101に : (対応乗数ビットO) 0000ホ:
01011 へ: (対応乗数ビット1) l O11ト
: oto
ooooi上記具体例からも明らかであるように、本発
明によれば、1101*1010=10000010と
云う4ビット乗数の乗算処理を直列に接続された3II
Mの1ビット加算回路により行うことができる。
応乗数ビット1) 1011ハ:
0101に : (対応乗数ビットO) 0000ホ:
01011 へ: (対応乗数ビット1) l O11ト
: oto
ooooi上記具体例からも明らかであるように、本発
明によれば、1101*1010=10000010と
云う4ビット乗数の乗算処理を直列に接続された3II
Mの1ビット加算回路により行うことができる。
尚、上記実施例にでは4ビットの乗数による演算につい
て説明をしたが、本発明の適用はこれに限られるもので
はない。即ち、適宜乗数のビット数に応じて直列接続さ
れる1ビット加算回路等の数を変更し、演算を行うこと
が出来るものである。
て説明をしたが、本発明の適用はこれに限られるもので
はない。即ち、適宜乗数のビット数に応じて直列接続さ
れる1ビット加算回路等の数を変更し、演算を行うこと
が出来るものである。
また、予め多数の1ビット加算回路を直列に接続し、所
定段の加算回路出力を取り出すことによっても同様に所
定の乗算処理を行わせることができる。
定段の加算回路出力を取り出すことによっても同様に所
定の乗算処理を行わせることができる。
以上本発明によれば、従来必要であった大規模の加算回
路を不要とし、小規模の1ビット加算回路を直列に接続
して乗算を行うことができるため、その回路規模を極め
て小さくすることができる。
路を不要とし、小規模の1ビット加算回路を直列に接続
して乗算を行うことができるため、その回路規模を極め
て小さくすることができる。
尚、本発明に於ては、被乗数のビット数及び乗数のビッ
ト数の和に対応した数の信号処理サイクルが必要となる
ため、従来の演算方式に比べて若干演算処理時間が多く
なることがある。しかしながら、特に高速演算処理を要
求されず、回路規模の縮小の要請の強い領域、例えば音
声信号処理の応用に於けるチップのLSIを製造する場
合等に本発明の適用が特に有効である。
ト数の和に対応した数の信号処理サイクルが必要となる
ため、従来の演算方式に比べて若干演算処理時間が多く
なることがある。しかしながら、特に高速演算処理を要
求されず、回路規模の縮小の要請の強い領域、例えば音
声信号処理の応用に於けるチップのLSIを製造する場
合等に本発明の適用が特に有効である。
第1図は本発明による直列乗算を行うための一実施例を
、第2図は従来の乗算回路を、それぞれ示す。 図中、1.8はパラレル/シリアル変換回路を、2.7
はレジスタを、3〜5は1ビット加算回路を、61〜G
4はゲート回路を、9はセレクタを、10は加算回路を
表す。
、第2図は従来の乗算回路を、それぞれ示す。 図中、1.8はパラレル/シリアル変換回路を、2.7
はレジスタを、3〜5は1ビット加算回路を、61〜G
4はゲート回路を、9はセレクタを、10は加算回路を
表す。
Claims (1)
- 被乗数のシリアルデータを、乗数の各桁ビットに対応し
て順次1ビットづつ積み上げ加算することを特徴とする
直列乗算方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12128184A JPS615345A (ja) | 1984-06-13 | 1984-06-13 | 直列乗算方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12128184A JPS615345A (ja) | 1984-06-13 | 1984-06-13 | 直列乗算方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS615345A true JPS615345A (ja) | 1986-01-11 |
Family
ID=14807368
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12128184A Pending JPS615345A (ja) | 1984-06-13 | 1984-06-13 | 直列乗算方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS615345A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61236340A (ja) * | 1985-04-10 | 1986-10-21 | Matsushita Electric Ind Co Ltd | 電動機 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5327337A (en) * | 1976-08-26 | 1978-03-14 | Nippon Telegr & Teleph Corp <Ntt> | Pipeline multiplier |
JPS5373042A (en) * | 1976-12-13 | 1978-06-29 | Nippon Telegr & Teleph Corp <Ntt> | Pipeline multiplier |
JPS5447539A (en) * | 1977-09-22 | 1979-04-14 | Nippon Telegr & Teleph Corp <Ntt> | Digital binary multiplier circuit |
-
1984
- 1984-06-13 JP JP12128184A patent/JPS615345A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5327337A (en) * | 1976-08-26 | 1978-03-14 | Nippon Telegr & Teleph Corp <Ntt> | Pipeline multiplier |
JPS5373042A (en) * | 1976-12-13 | 1978-06-29 | Nippon Telegr & Teleph Corp <Ntt> | Pipeline multiplier |
JPS5447539A (en) * | 1977-09-22 | 1979-04-14 | Nippon Telegr & Teleph Corp <Ntt> | Digital binary multiplier circuit |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61236340A (ja) * | 1985-04-10 | 1986-10-21 | Matsushita Electric Ind Co Ltd | 電動機 |
JPH0510022B2 (ja) * | 1985-04-10 | 1993-02-08 | Matsushita Electric Ind Co Ltd |
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