JPH0611527A - パルス位相差検出回路 - Google Patents
パルス位相差検出回路Info
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- JPH0611527A JPH0611527A JP4190051A JP19005192A JPH0611527A JP H0611527 A JPH0611527 A JP H0611527A JP 4190051 A JP4190051 A JP 4190051A JP 19005192 A JP19005192 A JP 19005192A JP H0611527 A JPH0611527 A JP H0611527A
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- delay
- gate
- pulse
- circuit
- phase difference
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- Granted
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- Measuring Phase Differences (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Unknown Time Intervals (AREA)
Abstract
て、パルス位相差と検出出力との間に良好な線形性を確
保する。 【構成】 遅延ゲート11,12a,12bを直列接続
して遅延ブロック1A,1Bとなし、これら遅延ブロッ
ク1A,1Bを並列に折り返して、遅延ゲート12aを
遅延ブロック1Bの初段の遅延ゲート11に接続すると
ともに、遅延ゲート12bをORゲート18、およびA
NDゲート19を介して遅延ブロック1Aの初段の遅延
ゲート11に接続して環状の遅延パルス発生回路1を構
成する。遅延ゲート12a,12bの電流駆動能力を、
残る遅延ゲート11の電流駆動能力に比して大きく設定
する。接続線13,14に出力する遅延ゲート12a,
12bの電流駆動能力を大きくするから、大きな配線容
量を有する接続線13,14に対して遅延時間の増大を
防止することができ、遅延時間のバラツキが防止され
る。
Description
関し、特に所定の遅延時間を有する信号遅延回路を複数
接続してパルス位相差を高い分解能でしかも広い範囲で
正確に検出する検出回路に関する。
は、圧力等の物理量を正確に知り、あるいはレーザの反
射光から対象物までの距離を正確に知る等の各種測定回
路に有用である。
ば特開昭60−253994号公報では、一定の遅れ時
間を有する信号遅延回路としての遅延ゲートを多数直列
接続して、2つの入力パルスの位相差に応じて異なる位
置の遅延ゲートから出力される信号をエンコードし、位
相差信号を得ている。
囲の位相差を精度を落とすことなく検出しようとする
と、検出分解能は各遅延ゲートの遅延時間で決まるか
ら、多数の遅延ゲートを設ける必要があり、半導体チッ
プ上にコンパクトに形成することが困難となる。
220814号公報には、複数の遅延ゲートを直列接続
するとともに後段遅延ゲートと初段遅延ゲートを接続し
てリング状とし、入力する先行パルスを周回せしめ、後
続パルスが入力した時の先行パルスの周回位置と周回数
より両パルス間の位相差を検出するものが示されてお
り、かかる構成によれば、ゲート数を大幅に増加せしめ
ることなく、広範囲の位相差を精度良く検出することが
できる。
に接続した上記検出回路は上記の如く優れた特性を発揮
するものであるが、遅延ゲートをリング状に接続した場
合には、各遅延ゲートの遅延時間をすべて等しくするた
めに各遅延ゲートを円形に配置して接続しなければなら
ず、半導体チップの大型化を招くことになる。そこで、
遅延ゲートを直線状に複数直列接続した遅延ブロックを
多数設けて、これらを並列に折り返して環状とすること
が考えられる。
遅延ゲートと初段の遅延ゲートを結ぶ接続線の配線長、
あるいは複数の遅延ブロックの終段の遅延ゲートから次
段の遅延ブロックの初段の遅延ゲートに至る間の配線長
が、遅延ブロック内の各遅延ゲート間の配線長に比して
長くなり、この部分の遅延時間が変化するため実際のパ
ルス位相差と検出信号の間に線形性が失われるおそれが
ある。
号遅延回路の遅延時間のバラツキを防止して、パルス位
相差との間に良好な線形性を確保したパルス位相差検出
回路を提供することを目的とする。
と、所定の遅延時間を有する信号遅延回路を複数直線状
に直列接続した少なくとも一つの遅延ブロックを設け、
これら遅延ブロックを並列に折り返して、各遅延ブロッ
クの終段の信号遅延回路を次段の遅延ブロックの初段の
信号遅延回路に接続するとともに、最終段の遅延ブロッ
クの終段の信号遅延回路を最初段の遅延ブロックの初段
の信号遅延回路に接続して環状遅延パルス発生回路を構
成し、該回路に入力する先行パルスを回路内で周回せし
めて、後続パルスが入力した時点での、先行パルスの周
回位置と周回数より両パルス間の位相差を検出するパル
ス位相差検出回路であって、上記各遅延ブロックの少な
くとも終段の信号遅延回路の電流駆動能力を、残る信号
遅延回路の電流駆動能力に比して大きく設定したもので
ある。
の信号遅延回路との間の接続線の長さが、遅延ブロック
内の各信号遅延回路間の接続線に比して長いと、接続線
の相対的に大きな配線容量および抵抗により、周回する
先行パルスの遅延時間がこの部分のみで長くなって、実
際のパルス位相差と検出信号との間の線形性が失われ
る。ここにおいて、本発明では、接続線に出力する終段
の信号遅延回路の電流駆動能力を大きくしてあるから、
大きな配線容量等を有する接続線に対して遅延時間の増
大を防止することができ、パルス位相差と検出信号間の
線形性が確保される。
す。図において、検出回路は2つの遅延ブロック1A,
1Bを有し、各遅延ブロック1A,1Bはパルスセレク
タ15を挟んで並列し、それぞれ反対方向へ直線状に多
数の信号遅延回路たる遅延ゲート11,12a,12b
を直列接続して構成されている。
2a,12bは図2に示す如き、PMOS111とNM
OS112を直列接続して、共通のゲートを入力端、共
通のドレインを出力端としたCMOSインバータで構成
され、遅延時間はほぼ一定の数ナノ秒で、遅延ブロック
1Aで31個、遅延ブロック1Bで32個がそれぞれ設
けてある。
端はパルスセレクタ15にも接続され、また、遅延ブロ
ック1Aの終段の遅延ゲート12aは接続線13により
遅延ブロック1Bの初段の遅延ゲート11に、遅延ブロ
ック1Bの終段の遅延ゲート12bは,接続線14によ
りORゲート18およびNANDゲート19を経て遅延
ブロック1Aの初段の遅延ゲート11にそれぞれ接続さ
れて、環状の遅延パルス発生回路1を構成している。
力すると、該パルスPA は各遅延ゲート11,12a,
12bの遅れ時間を伴って順次伝播し、遅延パルス発生
回路1内を周回する。この周回時に各遅延ゲート11,
12a,12bを通過する毎にその一部は遅延パルスと
して上記パルスセレクタ15に入力する。パルスセレク
タ15は、相前後する遅延ゲート11,12a,12b
からの遅延パルスを入力する所定数のEXORゲートを
有しており、後続パルスPB が入力した時点で、各遅延
パルスの状態が内蔵フリップフロップに記憶されて、先
行パルスPA が到達している遅延ゲート11,12a,
12bに対応するEXORゲートよりセレクト信号が出
力される。
したEXORゲートの順番に対応した2進符号出力を発
する。一方、遅延パルス発生回路1を先行パルスPA が
周回する回数はカウンタ17により積算され、2進符号
として出力される。しかして、先行パルスPA が入力し
てから後続パルスPB が入力するまでの位相差(時間
差)が、エンコーダ16およびカウンタ17の出力より
知られる。なお、遅延パルス発生回路1のリセットは
「0」レベルのリセットパルスPC によって行う。
プ上に形成した場合のマスク図を図3に示す。図は遅延
ブロック1Aの終段部と遅延ブロック1Bの初段部を示
し、各遅延ゲート11、12aは、共通のポリシリコン
膜113をゲートとし、P+拡散層114からなるソー
ス、ドレインを有するPMOS111と、N+ 拡散層1
15からなるソース、ドレインを有するNMOS112
とよりなるCMOSインバータにて構成されている。
1およびNMOS112の各ドレインは、Al等の金属
配線116で次段の遅延ゲート11のゲート113に接
続されている。このうち、遅延ブロック1Aの終段の遅
延ゲート12aから延出する金属配線116は、比較的
長い接続線13となって遅延ブロック1Bの初段の遅延
ゲート11に接続されており、この部分で配線容量およ
び抵抗が大きくなっている。なお、図中、118は電源
用の金属配線、119はアース用の金属配線である。P
+ 拡散層114、N+ 拡散層115以外の拡散層(例え
ばPウエル、Nウエル)は省略している。
1のゲート113に注目すると、そのゲート長はLであ
り、ゲート幅はW2としてあって、ゲート長は他の遅延
ゲート11と等しいが、ゲート幅W2は他の遅延ゲート
11のゲート幅W1のほぼ2倍としてある。これはNM
OS112のゲート113についても同様である。この
結果、遅延ゲート12aの電流駆動能力は他の遅延ゲー
ト11の2倍となっている。もちろん、必要な電流駆動
能力を得ることができれば2倍に限られるものではな
い。
続線13が出力端に接続されていても、遅延ゲート12
aより遅延ブロック1Bの初段遅延ゲート11へ至る間
のパルス伝達遅れは、他の遅延ゲート11間と同程度に
小さくなる。なお、遅延ブロック1Bの終段の遅延ゲー
ト12b(図1参照)も上記遅延ゲート12aと同一構
造となっている。
の遅延時間が一定であるため、パルス位相差と検出デジ
タル出力との間の線形性が良く保たれている。これに対
して、図5に示す従来の検出装置では、各遅延ブロック
の終段の遅延ゲートで接続線の配線容量等により遅延時
間が長くなるため、図のA矢印、B矢印で示す部分でパ
ルス位相差と検出デジタル出力との間の線形性が失われ
ている。
Bにおける終段の遅延ゲート12a,12bのCMOS
を構成するゲート幅を、他の遅延ゲート11のゲート幅
に比して大きくしたが、これは直前段の遅延ゲート11
から見ると負荷容量が大きくなることになる。そこで、
図6に示す如く、終段の直前段の遅延ゲート11を構成
するPMOS111のゲート幅W4を、終段の遅延ゲー
ト12aのゲート幅W5よりは小さいが、残る他の遅延
ゲート11のゲート幅W3よりも大きくして電流駆動能
力を上げる。NMOS112のゲート幅についても同様
である。これにより、終段のゲート容量が大きくなった
ことによる遅延時間の増大が抑えられ、検出出力の線形
性をさらに改善することができる。
大きくするのに代えて、ゲート長を短くしても同様の効
果が得られる。
直前段のみでなく、さらに数段前から漸次ゲート幅を大
きくし、あるいはゲート長を短くするようにしても良
い。
2つには限られず、必要に応じて1つあるいは3つ以上
設けることができる。
範囲を有し、検出出力の線形性に優れたパルス位相差検
出回路を半導体チップ上にコンパクトに形成することが
できる。
る。
図である。
Claims (1)
- 【請求項1】 所定の遅延時間を有する信号遅延回路を
複数直線状に直列接続した少なくとも1つの遅延ブロッ
クを設け、これら遅延ブロックを並列に折り返して、各
遅延ブロックの終段の信号遅延回路を次段の遅延ブロッ
クの初段の信号遅延回路に接続するとともに、最終段の
遅延ブロックの終段の信号遅延回路を最初段の遅延ブロ
ックの初段の信号遅延回路に接続して環状遅延パルス発
生回路を構成し、該回路に入力する先行パルスを回路内
で周回せしめて、後続パルスが入力した時点での、先行
パルスの周回位置と周回数より両パルス間の位相差を検
出するパルス位相差検出回路であって、上記各遅延ブロ
ックの少なくとも終段の信号遅延回路の電流駆動能力
を、残る信号遅延回路の電流駆動能力に比して大きく設
定したことを特徴とするパルス位相差検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4190051A JP2988130B2 (ja) | 1992-06-24 | 1992-06-24 | パルス位相差検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4190051A JP2988130B2 (ja) | 1992-06-24 | 1992-06-24 | パルス位相差検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0611527A true JPH0611527A (ja) | 1994-01-21 |
JP2988130B2 JP2988130B2 (ja) | 1999-12-06 |
Family
ID=16251530
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4190051A Expired - Lifetime JP2988130B2 (ja) | 1992-06-24 | 1992-06-24 | パルス位相差検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2988130B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH104353A (ja) * | 1996-06-17 | 1998-01-06 | Denso Corp | A/d変換器 |
JP2006003310A (ja) * | 2004-06-21 | 2006-01-05 | Tokyo Gas Co Ltd | 超音波流量計 |
JP2007322235A (ja) * | 2006-05-31 | 2007-12-13 | Denso Corp | 時間計測回路 |
WO2008156289A3 (en) * | 2007-06-18 | 2009-02-26 | Atlab Inc | Delay time measurement circuit and method |
JP2013051720A (ja) * | 2008-09-19 | 2013-03-14 | Atlab Inc | センサ |
-
1992
- 1992-06-24 JP JP4190051A patent/JP2988130B2/ja not_active Expired - Lifetime
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100921815B1 (ko) * | 2007-06-18 | 2009-10-16 | 주식회사 애트랩 | 지연시간 측정회로 및 지연시간 측정 방법 |
JP2010529476A (ja) * | 2007-06-18 | 2010-08-26 | エーティーラブ・インコーポレーテッド | 遅延時間測定回路及び遅延時間測定方法 |
JP2013051720A (ja) * | 2008-09-19 | 2013-03-14 | Atlab Inc | センサ |
Also Published As
Publication number | Publication date |
---|---|
JP2988130B2 (ja) | 1999-12-06 |
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