JPS63119318A - 位相比較器 - Google Patents
位相比較器Info
- Publication number
- JPS63119318A JPS63119318A JP61263765A JP26376586A JPS63119318A JP S63119318 A JPS63119318 A JP S63119318A JP 61263765 A JP61263765 A JP 61263765A JP 26376586 A JP26376586 A JP 26376586A JP S63119318 A JPS63119318 A JP S63119318A
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- JP
- Japan
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- phase comparator
- logic circuit
- logic
- input
- circuit
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- Pending
Links
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- FWYSBEAFFPBAQU-GFCCVEGCSA-N nodakenetin Chemical compound C1=CC(=O)OC2=C1C=C1C[C@H](C(C)(O)C)OC1=C2 FWYSBEAFFPBAQU-GFCCVEGCSA-N 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は１位相比較器、更に詳しく言えば、２個の信号
の位相差（位相時間差）に対応したパルス幅を有するパ
ルス信号を出力するディジタル形位相比較器に関する。
の位相差（位相時間差）に対応したパルス幅を有するパ
ルス信号を出力するディジタル形位相比較器に関する。
位相同期ループの主構成要素である位相比較器として、
近年ディジタル形位相比較器、峙ディジタル形周波数／
位相比較器が多用されている。この位相比較器の入出力
特性の直線性を改良する方策が米国特許第４．３１５０
９号、及びアイ・イー・イー・イー・トランス拳コンシ
ューマ・エレクトロニクス（ＩＥＥＥ Ｔｒａｎｓ
ＣｏｎｓｕｍｅｒＥｌｅｃｔｒｏＨｉｃｓ ） Ｖ
Ｏ１，ＣＲ２７ｂ Ａ３． ｐｐ２２０〜２２６ （
Ａｕｇ％１９８１）のディー・アール・プレスラーＣＩ
）、 Ｒ，ｐｒｅｓｌａｒ）他著の論文に提案されてい
る。直線性改善用の遅延素子として、前者は論理ゲート
とコンデンサの組合せを複数個縦続接続したものを、後
者は論理ゲートのみを複数個縦続接続したものを用いて
いる。第２図は後者の論文で提案されている位相比較器
の回路構成図である。９個のＮＡＮＤゲート１〜９と４
個のインバータから成る遅延素子１０で構成されている
。本例および上記米国特許例において、出力信号σ、Ｄ
を同時にリセットする論理回路（第１図ではＮＡＮＩ）
ゲート９）の後に遅延素子を挿入している。
近年ディジタル形位相比較器、峙ディジタル形周波数／
位相比較器が多用されている。この位相比較器の入出力
特性の直線性を改良する方策が米国特許第４．３１５０
９号、及びアイ・イー・イー・イー・トランス拳コンシ
ューマ・エレクトロニクス（ＩＥＥＥ Ｔｒａｎｓ
ＣｏｎｓｕｍｅｒＥｌｅｃｔｒｏＨｉｃｓ ） Ｖ
Ｏ１，ＣＲ２７ｂ Ａ３． ｐｐ２２０〜２２６ （
Ａｕｇ％１９８１）のディー・アール・プレスラーＣＩ
）、 Ｒ，ｐｒｅｓｌａｒ）他著の論文に提案されてい
る。直線性改善用の遅延素子として、前者は論理ゲート
とコンデンサの組合せを複数個縦続接続したものを、後
者は論理ゲートのみを複数個縦続接続したものを用いて
いる。第２図は後者の論文で提案されている位相比較器
の回路構成図である。９個のＮＡＮＤゲート１〜９と４
個のインバータから成る遅延素子１０で構成されている
。本例および上記米国特許例において、出力信号σ、Ｄ
を同時にリセットする論理回路（第１図ではＮＡＮＩ）
ゲート９）の後に遅延素子を挿入している。
〔発明が解決しようとする問題点］
これら公知の方法は％論理ゲートなり、コンデンサを複
数個使用するために回路規模が大きくなる短所があった
。特に、モノリシック集積回路に２いてチップ上に大き
な面積を占める欠点があった。
数個使用するために回路規模が大きくなる短所があった
。特に、モノリシック集積回路に２いてチップ上に大き
な面積を占める欠点があった。
本発明の目的は、回路規模が小さく、特にモノリシック
集積回路上に占める面積が小さく、入出力特性の直線性
が良好なディジタル形位相比較器を提供することにある
。
集積回路上に占める面積が小さく、入出力特性の直線性
が良好なディジタル形位相比較器を提供することにある
。
ＭＯＳ （相補形ＭＯ８（ＣＭＯＳ）も含む）論理回路
において、ＭＯＳトランジスタのチャネル長を長くする
か、チャネル幅を狭くすることによって論理回路の伝搬
遅延時間が長くなることは公知である。本発明では、上
記遅延時間を積極的に利用して１位相比較器を構成する
複数個の論理回路のうち２個の出力信号？同時にリセッ
トする信号を出力する論理ゲー！・の伝搬遅延時間？、
その論理ゲートを構成するｌ・ランジスタのチャネル幅
を狭くして、長くすることを特徴とする。
において、ＭＯＳトランジスタのチャネル長を長くする
か、チャネル幅を狭くすることによって論理回路の伝搬
遅延時間が長くなることは公知である。本発明では、上
記遅延時間を積極的に利用して１位相比較器を構成する
複数個の論理回路のうち２個の出力信号？同時にリセッ
トする信号を出力する論理ゲー！・の伝搬遅延時間？、
その論理ゲートを構成するｌ・ランジスタのチャネル幅
を狭くして、長くすることを特徴とする。
以下、本発明の一実施例を第２図により説明する。本実
施例の回路構成は、米国特許第λ６１０，９５４号の回
路構成と全く同じであるが、９個のＮＡＮＤゲート１〜
８，１５のうち、ＮＡＮＬ）ゲート１５を構成するトラ
ンジスタのチャネル＠を狭ばめである。このチャネル幅
が位相比較器の人出力特性に及ぼす影響を第３図を用い
て以下に説明する。
施例の回路構成は、米国特許第λ６１０，９５４号の回
路構成と全く同じであるが、９個のＮＡＮＤゲート１〜
８，１５のうち、ＮＡＮＬ）ゲート１５を構成するトラ
ンジスタのチャネル＠を狭ばめである。このチャネル幅
が位相比較器の人出力特性に及ぼす影響を第３図を用い
て以下に説明する。
第３図は、第２図における端子１１．１２に入力される
信号Ｂ、ｖのパルス立下りの位相時間差に対する端子１
３．１４に出力される信号Ｕ、Ｄの負パルスのパルス幅
特性を示す。上記特性は。
信号Ｂ、ｖのパルス立下りの位相時間差に対する端子１
３．１４に出力される信号Ｕ、Ｄの負パルスのパルス幅
特性を示す。上記特性は。
第２図の回路ｆ：、ｃＭＯ８論理回路で構成し、ゲート
１〜８．１５を構成するＮ形およびＰ形ＭＯ８トランジ
スタのチャネル長を全て同一とし、ゲート１〜８を構成
するＮ形およびＰ形ＭＯ８）う／ジスタのチャネル幅を
２０μｍ、４０μｍに選んだ。第３図において、実線Ａ
、Ｂ、Ｃが信号Ｕのパルス幅を示し、破線Ａ／ 、Ｂ／
、Ｃ／が信号りのパルス幅を示す。ゲート１５を構成
するＮ形およびＰ形トランジスタのチャネル幅をそれぞ
れｗ、、Ｗ、とすると１曲線Ａ、Ａ’はＷ、＝２０μｍ
、Ｗ、＝４０ｐｒｎの場合１曲線Ｂ、Ｂ’はＶＬ ＝１
４ ａｍ、ｖＶ、＝２８ μｍの場合１曲ＭＣＣ′はＷ
ｍ ＝ｌ Ｏｌｉｍ、 ｖＶ、 ＝２０ μｍの場合で
ある。位相比較器の人出力特性の直線性は、各々曲線Ａ
とＡ′の差、曲線ＢとＢ′の差１曲線ＣとＣ′の差によ
って評価される。従って、第３図からチャネル幅Ｗ、、
Ｗ、が狭いほど人出力特性の直線性が良好なことが分る
。
１〜８．１５を構成するＮ形およびＰ形ＭＯ８トランジ
スタのチャネル長を全て同一とし、ゲート１〜８を構成
するＮ形およびＰ形ＭＯ８）う／ジスタのチャネル幅を
２０μｍ、４０μｍに選んだ。第３図において、実線Ａ
、Ｂ、Ｃが信号Ｕのパルス幅を示し、破線Ａ／ 、Ｂ／
、Ｃ／が信号りのパルス幅を示す。ゲート１５を構成
するＮ形およびＰ形トランジスタのチャネル幅をそれぞ
れｗ、、Ｗ、とすると１曲線Ａ、Ａ’はＷ、＝２０μｍ
、Ｗ、＝４０ｐｒｎの場合１曲線Ｂ、Ｂ’はＶＬ ＝１
４ ａｍ、ｖＶ、＝２８ μｍの場合１曲ＭＣＣ′はＷ
ｍ ＝ｌ Ｏｌｉｍ、 ｖＶ、 ＝２０ μｍの場合で
ある。位相比較器の人出力特性の直線性は、各々曲線Ａ
とＡ′の差、曲線ＢとＢ′の差１曲線ＣとＣ′の差によ
って評価される。従って、第３図からチャネル幅Ｗ、、
Ｗ、が狭いほど人出力特性の直線性が良好なことが分る
。
本実施例によれば、トランジスタのチャネル幅を狭くす
ることにより目的を実現できるため、入出力特性の直性
線に対して未対策の位相比較器と比較しても、モノリシ
ック集積回路上に占める面積が小さくなる効果がある。
ることにより目的を実現できるため、入出力特性の直性
線に対して未対策の位相比較器と比較しても、モノリシ
ック集積回路上に占める面積が小さくなる効果がある。
論理回路の伝搬時間を長くする方策は、Ｉ” Ｌ論理回
路においては注入電流の大きさを小さくすることにより
、 ＦｃＬ＋’ｒ’ｒＬ論理回路では動作を流を小さく
することにより実現できる。従っていずれの論理回路を
使用しても、はとんど回路規模を増やすことなく１位相
比較器の入出力特性の直線性を改善することができる。
路においては注入電流の大きさを小さくすることにより
、 ＦｃＬ＋’ｒ’ｒＬ論理回路では動作を流を小さく
することにより実現できる。従っていずれの論理回路を
使用しても、はとんど回路規模を増やすことなく１位相
比較器の入出力特性の直線性を改善することができる。
本発明によれば、人出力特性を改良していない未対策位
相比較器と比軟してほとんど回路規模を増大させること
なく目的を達成できるので、経済性を損なわないという
効果がある。
相比較器と比軟してほとんど回路規模を増大させること
なく目的を達成できるので、経済性を損なわないという
効果がある。
【図面の簡単な説明】
第１図は本発明による位相比較器の一実施例の回路図、
第２図は従来の位相比較器回路図、第３図は実施例の効
果を示すための入出力特性図である。 １〜９・・・ＮＡＮＤゲー１−．１０・・・遅延素子、
１５： ・・・遅延の大きいＮＡＮＤゲート。 、７４＆１ＡＩ＋＋譬−２ 第１ 区 第Ｚ囚 第３目 イ立湘時間差（’ｙｔｓ）
第２図は従来の位相比較器回路図、第３図は実施例の効
果を示すための入出力特性図である。 １〜９・・・ＮＡＮＤゲー１−．１０・・・遅延素子、
１５： ・・・遅延の大きいＮＡＮＤゲート。 、７４＆１ＡＩ＋＋譬−２ 第１ 区 第Ｚ囚 第３目 イ立湘時間差（’ｙｔｓ）
Claims (1)
- 【特許請求の範囲】 １、ディジタル形周波数／位相比較器において、２個の
出力信号を同時にリセットする信号を出力する第１論理
回路の入出力間伝搬遅延時間を、その周波数／位相比較
器を構成する他の論理回路個々の入出力間伝搬遅延時間
より長くしたことを特徴とする位相比較器。 ２、特許請求の範囲第１項において、上記位相比較器を
ＭＯＳ（ＣＭＯＳ）論理回路により構成し、上記第１論
理回路を構成するＭＯＳトランジスタのチャネル幅を、
上記他の論理回路を構成するＭＯＳトランジスタのチャ
ネル幅より狭くしたことを特徴とする位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61263765A JPS63119318A (ja) | 1986-11-07 | 1986-11-07 | 位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61263765A JPS63119318A (ja) | 1986-11-07 | 1986-11-07 | 位相比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63119318A true JPS63119318A (ja) | 1988-05-24 |
Family
ID=17393970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61263765A Pending JPS63119318A (ja) | 1986-11-07 | 1986-11-07 | 位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63119318A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125125A (ja) * | 1987-11-10 | 1989-05-17 | Nippon Telegr & Teleph Corp <Ntt> | 位相周波数比較器 |
| JPH04129324A (ja) * | 1990-09-20 | 1992-04-30 | Nec Corp | 周波数位相比較器 |
| US7205851B2 (en) | 2002-06-03 | 2007-04-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit having a clock generation circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843932A (ja) * | 1981-08-24 | 1983-03-14 | ハイドロカ−ボン・リサ−チ・インコ−ポレ−テツド | リグニン含有供給原料の水素化分解方法 |
| JPS6153818A (ja) * | 1984-08-23 | 1986-03-17 | Fujitsu Ltd | 遅延回路 |
-
1986
- 1986-11-07 JP JP61263765A patent/JPS63119318A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843932A (ja) * | 1981-08-24 | 1983-03-14 | ハイドロカ−ボン・リサ−チ・インコ−ポレ−テツド | リグニン含有供給原料の水素化分解方法 |
| JPS6153818A (ja) * | 1984-08-23 | 1986-03-17 | Fujitsu Ltd | 遅延回路 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125125A (ja) * | 1987-11-10 | 1989-05-17 | Nippon Telegr & Teleph Corp <Ntt> | 位相周波数比較器 |
| JPH04129324A (ja) * | 1990-09-20 | 1992-04-30 | Nec Corp | 周波数位相比較器 |
| US7205851B2 (en) | 2002-06-03 | 2007-04-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit having a clock generation circuit |
| US7274261B2 (en) | 2002-06-03 | 2007-09-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
| US7295080B2 (en) | 2002-06-03 | 2007-11-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit having a switch circuit that outputs reference clock until PLL locks |
| US7490195B2 (en) | 2002-06-03 | 2009-02-10 | Panasonic Corporation | Semiconductor integrated circuit with a cache circuit configured to determine an optimal portion to stop the operation between a sense amplifier and an output circuit based on the system clock |
| US7880520B2 (en) | 2002-06-03 | 2011-02-01 | Panasonic Corporation | Semiconductor integrated circuit |
| US8040170B2 (en) | 2002-06-03 | 2011-10-18 | Panasonic Corporation | Semiconductor integrated circuit |
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