JP2010529476A - 遅延時間測定回路及び遅延時間測定方法 - Google Patents

Abstract

遅延時間測定回路及び遅延時間測定方法を提供する。本発明による遅延時間測定回路及び遅延時間測定方法は、フィードバック構造を有するディレイチェーンを備えて測定できる遅延時間が限定されない。また、ディレイチェーンを構成する遅延素子の数を低減することができるため、小さいレイアウト面積で実現することができる。本発明によることを特徴とする遅延時間測定回路は、ディレイチェーン部と、コード発生部と、デコーダ部と、を備える。

Description

本発明は、遅延時間測定回路及び遅延時間測定方法に関し、特にフィードバック構造を有するディレイチェーンを備える遅延時間測定回路及び遅延時間測定方法(Delay time measurement circuit and method)に関する。

遅延時間測定回路は、基準時間から測定する信号が印加される時までの時間を測定して測定された時間に対応する値を出力する回路である。測定時間をデジタルデータとして出力する遅延時間測定回路を時間−デジタル切り替え回路とし、多様な電子装置に適用される。一般に、遅延時間測定回路は、測定開始時間を指定するための基準信号と測定しようとする測定信号を印加して基準信号に対する測定信号の遅延時間を測定し、時間領域の値を、デジタルデータを用いて出力することができる。遅延時間測定回路は、多様な方法で遅延時間を測定することができる。その中、代表的な方法として、ディレイチェーン(Delay chain)を備えて遅延時間を測定する方法がある。

図１は、ディレイチェーンを用いて遅延時間を測定する従来の遅延時間測定回路の一例を示す回路図である。図１は、特許文献１に示された図面であって、インピーダンスや電圧の変化を遅延時間差に変換して遅延時間差を測定するセンサまたはアナログ−デジタル変換器を示す。図１で遅延時間測定回路１は、リード信号発生部１０、リセット信号発生部２０、ディレイチェーン３０、温度計コード発生部４０及び２進コードデコーダ５０を備える。

リード信号発生部１０は、基準信号ｒｅｆを反転及び遅延するインバータＩ１、測定信号ｓｅｎを遅延するインバータＩ２、Ｉ３及び反転及び遅延された基準信号ｒｅｆと遅延された測定信号ｓｅｎを論理積して反転及び遅延された基準信号ｒｅｆの上昇エッジに同期してクロッキングされるリード信号ｒｅａｄを発生するＡＮＤゲートＡＮＤ１を備える。リセット信号発生部２０は、測定信号ｓｅｎを遅延するインバータＩ４、Ｉ５、遅延された測定信号ｓｅｎと遅延されない測定信号ｓｅｎを排他的に論理和して測定信号ｓｅｎの上昇及び下降エッジに同期してクロッキングされる信号を発生するＸＯＲゲートＸＯＲ及びＸＯＲゲートＸＯＲの出力信号と遅延された測定信号ｓｅｎを論理積して遅延された測定信号ｓｅｎの下降エッジに同期してクロッキングされるリセット信号ｒｅｓｅｔを発生するＡＮＤゲートＡＮＤ２で構成される。

このとき、リード信号ｒｅａｄは、偶数個のインバータＩ２、Ｉ３及びＡＮＤゲートＡＮＤ１を介して発生する一方、リセット信号ｒｅｓｅｔは偶数個のインバータＩ４、Ｉ５、ＸＯＲゲートＸＯＲ及びＡＮＤゲートＡＮＤ２を介して発生する。したがって、リード信号ｒｅａｄがリセット信号ｒｅｓｅｔよりも先にクロッキングされる特徴を有する。すなわち、リセット信号ｒｅｓｅｔがリード信号ｒｅａｄよりも１つの論理ゲートＸＯＲをさらに経て発生するので、リード信号ｒｅａｄがリセット信号ｒｅｓｅｔよりも先にクロッキングされる。

ディレイチェーン３０は、基準信号ｒｅｆを遅延させて複数個の遅延信号ｄｅｌａｙ１〜ｄｅｌａｙ７を発生する直列接続された複数個の遅延素子Ｄ１〜Ｄ７を備える。温度計コード発生部４０は、遅延信号ｄｅｌａｙ１〜ｄｅｌａｙ７に応答して測定信号ｓｅｎをラッチして複数個の出力信号Ｑ１〜Ｑ７を発生してリセット信号ｒｅｓｅｔによりリセットされる複数個のＤフリップフロップＤ−ＦＦ１〜Ｄ−ＦＦ７及び複数個のＤフリップフロップＤ−ＦＦ１〜Ｄ−ＦＦ７の出力信号Ｑ１〜Ｑ７とリード信号ｒｅａｄを否定論理積して温度計コードを発生する複数個のＮＡＮＤゲートＮＡＮＤ１〜ＮＡＮＤ７を備える。そして２進コードデコーダ５０は、温度計コードを２進コードｂ＿ｃｏｄｅに変換する。

図２を参照して図１の遅延時間測定回路１の動作を説明する。同一遅延時間を有する基準信号ｒｅｆと測定信号ｓｅｎを受信したら、遅延時間測定回路１は次のように動作する。ディレイチェーン３０は、複数個の遅延素子Ｄ１〜Ｄ７を介して基準信号ｒｅｆを遅延させて互いに異なる遅延時間を有する複数個の遅延信号ｄｅｌａｙ１〜ｄｅｌａｙ７を生成し、すべてのＤフリップフロップＤ−ＦＦ１〜Ｄ−ＦＦ７は、遅延信号ｄｅｌａｙ１〜ｄｅｌａｙ７それぞれの上昇エッジに同期してハイレベルを有する測定信号ｓｅｎをラッチしてハイレベルの出力信号Ｑ１〜Ｑ７を発生する。

所定時間後にリード信号ｒｅａｄがクロッキングされたら、複数個のＮＡＮＤゲートＮＡＮＤ１〜ＮＡＮＤ７はリード信号ｒｅａｄと複数個の出力信号Ｑ１〜Ｑ７を否定論理積して０値を有する温度計コード０００００００を発生する。そうしたら、２進コードデコーダ５０は０値を有する温度計コード０００００００を受信し、受信した温度計コード０００００００を２進コードｂ＿ｃｏｄｅに変換して出力する。

しかし、遅延時間測定回路１に遅延時間差ｔｄｉｆｆを有する基準信号ｒｅｆと測定信号ｓｅｎが印加されたら、ＤフリップフロップＤ−ＦＦ１は測定信号ｓｅｎの遅延時間よりも小さい遅延時間を有する遅延信号ｄｅｌａｙ１を受信し、残りのＤフリップフロップＤ−ＦＦ２〜Ｄ−ＦＦ７は測定信号ｓｅｎの遅延時間よりも大きい遅延時間を有する遅延信号ｄｅｌａｙ２〜ｄｅｌａｙ７を受信することになる。

これにより、ＤフリップフロップＤ−ＦＦ１は、ローレベルの測定信号ｓｅｎをラッチしてローレベルの信号Ｑ１を発生し、残りのＤフリップフロップＤ−ＦＦ２〜Ｄ−ＦＦ７は以前と同様にレベルの測定信号ｓｅｎをラッチしてハイレベルの信号Ｑ２〜Ｑ７を発生する。

所定時間後にリード信号ｒｅａｄがクロッキングされたら、複数個のＮＡＮＤゲートＮＡＮＤ１〜ＮＡＮＤ７は複数個のＤフリップフロップＤ−ＦＦ１〜Ｄ−ＦＦ７の出力信号Ｑ１〜Ｑ７に応答して温度計コード１００００００を発生する。すなわち、基準信号ｒｅｆと測定信号ｓｅｎとの間の遅延時間差に相応する値を有する温度計コード１００００００を発生する。

２進コードデコーダ５０は、遅延時間差に相応する値を有する温度計コード１００００００を受信し、これを２進コードｂ＿ｃｏｄｅに変換して出力する。このように遅延時間測定回路１は、基準信号ｒｅｆと測定信号ｓｅｎとの遅延時間差ｔｄｉｆｆにより複数個のＤフリップフロップＤ−ＦＦ１〜Ｄ−ＦＦ７が互いに異なるレベルを有する出力信号Ｑ１〜Ｑ７を出力するようにして基準信号ｒｅｆと測定信号ｓｅｎとの遅延時間差ｔｄｉｆｆを計算する。

しかし、図１に示す遅延時間測定回路１は、ディレイチェーン３０を構成する複数個の遅延素子Ｄ１〜Ｄ７により測定可能な全体遅延時間の長さと精密度が決定される。詳細には、それぞれの遅延素子Ｄ１〜Ｄ７が基準信号を遅延する遅延時間が遅延時間測定回路１により測定できる遅延時間の精密度を決定し、遅延素子Ｄ１〜Ｄ７の個数が測定可能な遅延時間の長さを決定する。

例えば、ディレイチェーン３０がそれぞれ１０ｎｓの遅延時間を有しては５０個の遅延素子を有することができ、測定可能な全体遅延時間は(遅延素子の個数)×(遅延素子それぞれの遅延時間)で計算することができるので、５０×１０ｎｓ＝５００ｎｓである。このとき測定可能な遅延時間の精密度は、それぞれの遅延素子の遅延時間であるので、１０ｎｓである。すなわち、測定可能な遅延時間の単位が１０ｎｓである。

そして、ディレイチェーン３０の複数個の遅延素子それぞれが１０ｎｓの遅延時間を有し、遅延素子の個数が２０個である場合に測定可能な遅延時間の精密度は１０ｎｓである。しかし、遅延素子全体の個数が２０個であるため、測定可能な全体遅延時間は２０×１０ｎｓ＝２００ｎｓである。

また、ディレイチェーン３０の複数個の遅延素子それぞれが５ｎｓの遅延時間を有し、遅延素子の個数が５０個である場合に測定可能な遅延時間の精密度は５ｎｓであり、測定可能な全体遅延時間は２５０ｎｓ５０×５ｎｓである。

要約すると、遅延素子のそれぞれの遅延時間が短くなれば、ディレイチェーン３０が同一個数の遅延素子を備えても測定可能な全体遅延時間は減っていく。言い換えれば、測定しようとする全体遅延時間が一定であっても、測定精密度を高めるためにはディレイチェーン３０に多数の遅延素子が必要となる。

結果的に、ディレイチェーン３０を備える遅延時間測定回路１は、測定しようとする遅延時間が長くなるほど、そして精密度を高くするほど、多数の遅延素子が必要である。

大韓民国出願公開第２００５−１１７１８３号明細書

本発明の目的は、ディレイチェーンを構成する複数個の遅延素子をフィードバック構造にして、少数の遅延素子で長い遅延時間を測定することができる遅延時間測定回路及び遅延時間測定回路の遅延時間測定方法を提供することにある。

上記目的を達成するための本発明の遅延時間測定回路の一実施例は、遅延時間測定開始を示す基準信号または帰還信号のうち１つを選択して入力信号として印加し、複数個の従属接続された遅延素子を備えて上記入力信号を遅延し、遅延された入力信号を反転して反転された信号を上記帰還信号として出力し、上記反転された信号の帰還繰り返し回数をカウンティングして繰り返しカウンティング信号を出力するディレイチェーン部、上記基準信号に対する測定信号の遅延時間を測定するために、上記入力信号と上記複数個の遅延素子のうち最後の遅延素子を除去した残りの遅延素子から印加される複数個の遅延信号をそれぞれ比較してコード信号を発生するコード発生部、及び上記コード信号と上記繰り返しカウンティング信号をデコーディングして遅延測定値を出力するデコーダ部を備えることを特徴とする。

上記目的を達成するための本発明のディレイチェーン部は、上記基準信号または上記帰還信号を選択して選択された信号を入力信号として出力するスイッチ、複数個の従属接続される遅延素子を備えて上記入力信号を印加して遅延させた複数個の遅延信号を出力するディレイチェーン、上記ディレイチェーンの最後の上記遅延素子から出力される遅延信号を反転して上記帰還信号を出力するインバータ、及び上記帰還信号に応答して上記繰り返しカウンティング信号を出力するカウンタを備えることを特徴とする。

上記目的を達成するための本発明のスイッチは、上記繰り返しカウンティング信号に応答して上記基準信号または上記帰還信号のうち１つを選択して入力信号を出力することを特徴とする。

上記目的を達成するための本発明のコード発生部は、上記繰り返しカウンティング信号が偶数なら上記入力信号と上記複数個の遅延信号を複数個の比較遅延信号として出力し、上記繰り返しカウンティング信号が奇数なら上記入力信号と上記複数個の遅延信号を反転して上記複数個の比較遅延信号として出力する比較遅延信号発生部、上記複数個の比較遅延信号のそれぞれを上記測定信号と比較してコード信号を発生する複数個の比較器、及び上記コード信号に応答して上記カウンタを制御するためのカウンタリセット信号を出力する第１論理ゲートを備えることを特徴とする。

上記目的を達成するための本発明のカウンタは、上記スイッチ設定信号に応答してリセットされることを特徴とする。

上記目的を達成するための本発明の比較遅延信号発生部は、上記繰り返しカウンティング信号の最下位１ビットと上記入力信号及び上記複数個の比較遅延信号をそれぞれ排他的論理和する複数個のＸＯＲゲートを備えることを特徴とする。

上記目的を達成するための本発明の複数個の比較器は、上記複数個の比較遅延信号のそれぞれと上記測定信号を論理積する複数個の第１ＡＮＤゲートであることを特徴とする。

上記目的を達成するための本発明の複数個の比較器は、上記比較遅延信号に応答して上記測定信号をラッチして出力し、上記スイッチ設定信号に応答してリセットされる複数個のＤフリップフロップであることを特徴とする。

上記目的を達成するための本発明の第１論理ゲートは、上記複数個のコード信号を論理和するＯＲゲートであることを特徴とする。

上記目的を達成するための本発明のデコーダ部は、上記複数個の遅延素子の個数に上記繰り返しカウンティング信号を掛け、上記コード信号に対応する値を加えて上記遅延測定値を出力することを特徴とする。

上記目的を達成するための本発明のコード発生部は、上記基準信号のエッジに応答して上記カウンタをリセットするためのリセット信号を出力し、上記測定信号のエッジに応答して上記カウンタでカウンティング中止信号を出力し、上記複数個の遅延信号のエッジの個数に対応するコード信号を出力するエッジ感知部を備えることを特徴とする。

上記目的を達成するための本発明のカウンタは、上記カウンティング中止信号に応答して上記デコーダで繰り返しカウンティング信号を出力し、上記リセット信号に応答してリセットされることを特徴とする。

上記目的を達成するための本発明のカウンタは、上記カウンティング中止信号に応答して上記デコーダで繰り返しカウンティング信号を出力し、リセットされることを特徴とする。

上記目的を達成するための本発明のデコーダ部は、上記複数個の遅延素子の個数に上記繰り返しカウンティング信号を掛け、上記コード信号をデコーディングした値を加えて遅延測定値を出力することを特徴とする。

上記目的を達成するための本発明のスイッチは、上記基準信号と上記帰還信号及び上記カウンティング中止信号を論理積して上記入力信号を出力する第２ＡＮＤゲートであることを特徴とする。

上記目的を達成するための本発明の遅延時間測定回路の他の実施例は、遅延時間測定開始を示す基準信号または帰還信号のうち１つを選択して入力信号として印加し、複数個の従属接続された遅延素子を備えて上記入力信号を遅延し、反転して上記帰還信号を出力するディレイチェーン部、及び上記基準信号のエッジに応答して上記入力信号と上記複数個の遅延素子から印加される複数個の遅延信号のエッジをカウンティングし、上記測定信号のエッジに応答してカウンティングされた上記入力信号と上記複数個の遅延信号のエッジの個数に対応する遅延測定値を出力するエッジカウンタを備えることを特徴とする。

上記目的を達成するための本発明のディレイチェーン部は、上記基準信号または上記帰還信号を選択して入力信号として出力するスイッチ、上記入力信号を印加して遅延させた複数個の遅延信号を出力する複数個の従属接続される遅延素子を備えるディレイチェーン、及び上記ディレイチェーンの最後の遅延素子から出力される遅延信号を反転して上記帰還信号を出力するインバータを備えることを特徴とする。

上記他の目的を達成するための本発明の遅延時間測定方法は、基準信号または帰還信号のうち１つに応答して複数個の遅延信号を発生し、測定信号が印加されるか否かを確認する段階と、上記測定信号が確認されなければ、上記複数個の遅延信号のうち最後の遅延信号を反転して上記帰還信号を出力し、上記帰還信号を上記複数個の遅延信号を発生する段階に帰還する段階と、上記測定信号が印加されたら、上記測定信号が確認されるまで発生する複数個の遅延信号に対するエッジの個数を感知し、感知された複数個の遅延信号のエッジ個数と上記帰還信号の出力回数を利用して遅延測定値を発生する段階とを備えることを特徴とする。

上記他の目的を達成するための複数個の遅延信号を発生及び測定信号が確認されるか否かを判断する段階は、基準信号が印加されたら上記帰還信号の発生回数をリセットする段階と、上記基準信号または上記帰還信号を互いに異なる時間遅延して上記複数個の遅延信号を出力する段階と、上記複数個の遅延信号のエッジ個数をカウンティングする段階と、上記測定信号が確認されるか否かを判断する段階とを備えることを特徴とする。

上記他の目的を達成するための帰還する段階は、上記測定信号が確認されなければ、複数個の遅延信号のうち最後の遅延信号を反転して上記帰還信号を発生する段階と、上記帰還信号に応答して繰り返しカウンティング信号を増加して出力する段階と、上記繰り返しカウンティング信号に応答してカウンティングされた上記複数個の遅延信号のエッジ個数をリセットする段階と、上記帰還信号を上記複数個の遅延信号を出力する段階に印加する段階とを備えることを特徴とする。

上記他の目的を達成するための遅延測定値を発生する段階は、上記測定信号が確認されたら、上記測定信号が確認されるまで発生した上記複数個の遅延信号のエッジ個数に応答してコード信号を発生する段階と、上記繰り返しカウンティング信号と上記コード信号をデコーディングして上記遅延測定値を出力する段階とを備えることを特徴とする。

本発明の遅延時間測定回路及び遅延時間測定方法は、フィードバック構造を有するディレイチェーンを用いるため、測定される遅延時間を限定しない。したがって、遅延素子のそれぞれの遅延時間を短く設定させても、長い遅延時間を正確に測定することができる。また、ディレイチェーンを構成する遅延素子の個数を低減することができるので、遅延時間測定回路を小さいレイアウト面積に実現することができる。

ディレイチェーンを用いて遅延時間を測定する従来の遅延時間測定回路の一例を示す回路図である。 図１の遅延時間測定回路の動作を説明するためのタイミング図である。 ディレイチェーンを用いた遅延時間測定回路の他の例を示す回路図である。 本発明の一例によるフィードバック構造を有し、ディレイチェーンを備える遅延時間測定回路を示す回路図である。 図４の遅延時間測定回路の動作を説明するためのタイミング図である。 本発明の他の例によるフィードバック構造を有し、ディレイチェーンを備える遅延時間測定回路を示す回路図である。 図６の遅延時間測定回路の遅延時間測定方法を示すフローチャートである。 本発明のさらに他の例によるフィードバック構造を有し、ディレイチェーンを備える遅延時間測定回路を示す回路図である。

以下、添付した図面を参照にしながら本発明の遅延時間測定回路及び遅延時間測定方法を説明する。図３は、ディレイチェーンを用いた遅延時間測定回路の他の例を示す回路図である。図１に示す遅延時間測定回路１は測定する遅延時間を温度計コードに生成するために構成され、温度計コード発生部４０を制御するためのリード信号ｒｅａｄとリセット信号ｒｅｓｅｔを発生するリード信号発生部１０とリセット信号発生部２０を備える。温度計コード発生部４０は、ディレイチェーン３０を構成する遅延素子Ｄ１〜Ｄ７の個数と同じ個数のＤフリップフロップＤ−ＦＦ１〜Ｄ−ＦＦ７とＮＡＮＤゲートＮＡＮＤ１〜ＮＡＮＤ７を備える。図１の遅延時間測定回路１は、並列で温度計コードを生成するので、２進デコーダ５０が２進コードｂ＿ｃｏｄｅを生成するために構成される。２進コードｂ＿ｃｏｄｅを発生せず、温度計コードが直列または並列に伝送されることができる。

図３の遅延時間測定回路２において温度計コード発生部４１は、１個のマルチプレクスＭＵＸと１個のＤフリップフロップＤ−ＦＦｎを備える。マルチプレクスＭＵＸは、ディレイチェーン３０の複数個の遅延素子Ｄ１〜Ｄｎからそれぞれ遅延信号ｄｅｌａｙ１〜ｄｅｌａｙｎを印加し、選択信号ｓｅｌに応答して複数個の遅延信号ｄｅｌａｙ１〜ｄｅｌａｙｎを順次に選択して出力する。ディレイチェーン３０に印加される複数個の遅延信号ｄｅｌａｙ１〜ｄｅｌａｙｎは、それぞれの遅延素子Ｄ１〜Ｄｎにより遅延されて順次にマルチプレクスＭＵＸに印加され、マルチプレクスＭＵＸは複数個の遅延信号ｄｅｌａｙ１〜ｄｅｌａｙｎのうち１つを選択して出力することになる。ＤフリップフロップＤ−ＦＦｎは、マルチプレクスＭＵＸの出力信号をクロック信号ｃｌｋとして印加し、クロック信号ｃｌｋに応答して測定信号ｓｅｎをラッチして出力信号ＡＣＫを出力する。選択信号ｓｅｌは出力信号ＡＣＫに応答して他の遅延信号ｄｅｌａｙ１〜ｄｅｌａｙｎを選択し、出力するために変わる。選択信号ｓｅｌは従来の連続接近レジスタ(Successive approximation register(ＳＡＲ))方式あるいは連続的な＋１／−１コードを変化させる方法によって決定される。この方式は、公知のものであるので、ここでは詳細な説明を省略する。したがって、図３に示す遅延時間測定回路２は温度計コードを順次に出力するため、図１のリード信号発生部１０とリセット信号発生部２０を必要としない。結果的に図３の遅延時間測定回路２は図１の遅延時間測定回路１よりも非常に単純な構成を有するものである。

図４は、本発明の一例他のフィードバック構造を有するディレイチェーンを備える遅延時間測定回路を示す回路図である。図４の遅延時間測定回路１００は、フィードバック構造を有するディレイチェーン部１３０、コード発生部１４０及びデコーダ１５０を備える。

ディレイチェーン部１３０は、複数個の遅延素子Ｄ１〜Ｄ８とスイッチＳＷ、インバータＩｎｖ、及びカウンタＣＮＴ１を備える。遅延素子Ｄ１〜Ｄ８は直列に接続されて、直列接続された遅延素子Ｄ１〜Ｄ８のうち最後の遅延素子Ｄ８から出力される遅延信号ｄｅｌａｙ８はインバータＩｎｖにより反転されてスイッチＳＷに印加される。基準信号ｒｅｆがフィードバック構造を有するディレイチェーン部１３０に反転なしに印加され、複数個の遅延素子Ｄ１〜Ｄ８にフィードバックされると、遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ８はいつも同じ状態を有していて測定信号ｓｅｎと比べられなくなる。したがって、インバータＩｎｖは、遅延信号ｄｅｌａｙ８がフィードバックされる度に遅延信号ｄｅｌａｙ８の状態を変えるために遅延信号ｄｅｌａｙ８の反転に用いられる。スイッチＳＷは初期状態、すなわち、カウンタＣＮＴ１の繰り返しカウンティング信号ｉｔｅｒが‘０’の場合、基準信号ｒｅｆを選択し、繰り返しカウンティング信号ｉｔｅｒが‘０’でなければ反転された遅延信号／ｄｅｌａｙ８を選択して、選択された信号を遅延信号ｄｅｌａｙ０として第一番目の遅延素子Ｄ１として入力される。すなわち、図４のディレイチェーン部１３０は、図１のディレイチェーン３０と異なってフィードバック構造を有する。カウンタＣＮＴ１は反転された遅延信号／ｄｅｌａｙ８に応答してディレイチェーン部１３０で基準信号ｒｅｆが遅延される回数をカウンタして繰り返しカウンティング信号ｉｔｅｒを出力する。カウンタＣＮＴ１はカウンタリセット信号ｒｅｓｅｔｃｔに応答してリセットされる。遅延素子Ｄ８のための奇数個のインバータ端と遅延素子Ｄ１〜Ｄ７のための偶数個のインバータ端のような論理回路が毎繰り返しごとに反転される極性を形成するために用いられる。

コード発生部１４０は、複数個のＸＯＲゲートＸＯＲ０〜ＸＯＲ７と複数個のＡＮＤゲートＣＰ０〜ＣＰ７、及びＯＲゲートＯＲ８を備える。複数個のＸＯＲゲートＸＯＲ０〜ＸＯＲ７でＸＯＲゲートＸＯＲ０はスイッチＳＷから印加される基準信号ｒｅｆまたはインバータＩｎｖにより遅延信号ｄｅｌａｙ０として印加される反転された遅延信号／ｄｅｌａｙ８とカウンタＣＮＴ１から出力される繰り返しカウンティング信号ｉｔｅｒの１ビットｆ１ｂと排他的論理和して比較遅延信号ｄｅｌ０を出力する。残りのＸＯＲゲートＸＯＲ１〜ＸＯＲ７は遅延素子Ｄ１〜Ｄ７から出力される遅延信号ｄｅｌａｙ１〜ｄｅｌａｙ７とカウンタＣＮＴ１から出力される繰り返しカウンティング信号ｉｔｅｒの１ビットｆ１ｂを印加し、排他的論理和して比較遅延信号ｄｅｌ１〜ｄｅｌ７を出力する。ここで、繰り返しカウンティング信号ｉｔｅｒの１ビットｆ１ｂは、繰り返しカウンティング信号ｉｔｅｒが奇数であるか、偶数であるかを判断するために用いられ、繰り返しカウンティング信号ｉｔｅｒの最後のビットｆ１ｂを用いることができる。ディレイチェーン部１３０からインバータＩｎｖが反転された遅延信号／ｄｅｌａｙ８をスイッチＳＷに印加させるので、繰り返しカウンティング信号ｉｔｅｒが初期値０であれば、奇数番目に繰り返される遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ７は、基準信号ｒｅｆと位相が反対である。したがって、複数個のＸＯＲゲートＸＯＲ０〜ＸＯＲ７は、繰り返しカウンティング信号ｉｔｅｒの最後のビットｆ１ｂを用いて繰り返しカウンティング信号ｉｔｅｒが奇数であるか、偶数であるかを判断する。ＸＯＲゲートＸＯＲ０〜ＸＯＲ７は、繰り返しカウンティング信号ｉｔｅｒが偶数なら遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ７をそのまま比較信号ｄｅｌ０〜ｄｅｌ７として出力し、繰り返しカウンティング信号ｉｔｅｒが奇数なら遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ７を反転し、反転された遅延信号／ｄｅｌａｙ０〜／ｄｅｌａｙ７を比較信号ｄｅｌ０〜ｄｅｌ７として出力する。複数個のＡＮＤゲートＣＰ０〜ＣＰ７は、測定信号ｓｅｎとそれぞれの比較遅延信号ｄｅｌ０〜ｄｅｌ７を論理積して複数個のコード信号Ｃ０〜Ｃ７を出力する。ＯＲゲートＯＲ８は、複数個のコード信号Ｃ０〜Ｃ７を論理和してカウンタリセット信号ｒｅｓｅｔｃｔを出力する。複数個のコード信号Ｃ０〜Ｃ７のうち１つがハイレベルになると、カウンタリセット信号ｒｅｓｅｔｃｔが設定され、コード信号Ｃ０〜Ｃ７と繰り返しカウンティング信号ｉｔｅｒはデコーダ１５０に保存される。デコーダ１５０は保存されたコード信号Ｃ０〜Ｃ７と繰り返しカウンティング信号ｉｔｅｒをデコーディングして遅延測定値Ｄ＿ｄａｔａを出力する。このとき、遅延測定値Ｄ＿ｄａｔａはユーザの設定による形式で出力される。図４では、カウンタリセット信号ｒｅｓｅｔｃｔを出力するためにＯＲゲートＯＲ８を用いることに示したが、測定信号ｓｅｎに応答するコード信号Ｃ０〜Ｃ７のレベルによって他の論理ゲートを用いることができる。複数個のＡＮＤゲートＣＰ０〜ＣＰ７は、図１のように複数個のＤ−フリップフロップで実現することができる。

図５は、図４の遅延時間測定回路の動作を説明するためのタイミング図である。図５には、２種類の場合を説明のために、測定信号ｓｅｎを第１測定信号ｓｅｎ１と第２測定信号ｓｅｎ２に分けて示す。図５を参照して図４の遅延時間測定回路の動作を説明する。基準信号ｒｅｆが印加されると、スイッチＳＷは基準信号ｒｅｆを遅延信号ｄｅｌａｙ０として複数個の遅延素子Ｄ１〜Ｄ７に印加する。基準信号ｒｅｆは遅延信号ｄｅｌａｙ０として出力され、第一番目の遅延素子Ｄ１は遅延信号ｄｅｌａｙ０を印加して遅延させた遅延信号ｄｅｌａｙ１を出力する。残りの遅延素子Ｄ２〜Ｄ８はそれぞれの直前の遅延素子Ｄ１〜Ｄ７から出力される遅延信号ｄｅｌａｙ１〜ｄｅｌａｙ７を印加して遅延させた遅延信号ｄｅｌａｙ２〜ｄｅｌａｙ８を出力する。

複数個のＸＯＲゲートＸＯＲ０〜ＸＯＲ７は、カウンタＣＮＴ１から出力される繰り返しカウンティング信号ｉｔｅｒの最後の１ビットｆ１ｂと遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ７をそれぞれの排他的論理和して比較遅延信号ｄｅｌ０〜ｄｅｌ７を出力する。繰り返しカウンティング信号ｉｔｅｒが２進コード形式に出力すると仮定した場合、初期値は００００であるので、最後の１ビットｆ１ｂは０である。したがって、遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ７がそのまま比較遅延信号ｄｅｌ０〜ｄｅｌ７として出力される。

複数個のＡＮＤゲートＣＰ０〜ＣＰ７は、第１測定信号ｓｅｎ１と比較遅延信号ｄｅｌ０〜ｄｅｌ７を印加して第１測定信号ｓｅｎ１と遅延信号ｄｅｌ０〜ｄｅｌ７がすべてハイレベルであればハイレベルのコード信号Ｃ０−１〜Ｃ７−１を出力する。しかし、図５において、第１測定信号ｓｅｎ１はローレベルを維持するため、コード信号Ｃ０−１〜Ｃ７−１はすべてローレベルに出力される。コード信号Ｃ０−１〜Ｃ７−１はすべてローレベルであるため、ＯＲゲートＯＲ８はローレベルのカウンタリセット信号ｒｅｓｅｔｃｔを出力する。

デコーダ１５０は、カウンタリセット信号ｒｅｓｅｔｃｔがローレベルであるため、コード信号Ｃ０−１〜Ｃ７−１をデコーディングしない。カウンタＣＮＴ１は、ローレベルのカウンタリセット信号ｒｅｓｅｔｃｔに応答して遅延信号ｄｅｌａｙ８の上昇または下降エッジを感知し、カウンティングして繰り返しカウンティング信号ｉｔｅｒを０００１として出力する。

繰り返しカウンティング信号ｉｔｅｒが００００でないので、スイッチＳＷは反転された遅延信号／ｄｅｌａｙ８を遅延信号ｄｅｌａｙ０として出力し、第一番目の遅延素子Ｄ１は遅延信号ｄｅｌａｙ０を印加して遅延させた遅延信号ｄｅｌａｙ１を出力する。残りの遅延素子Ｄ２〜Ｄ８はそれぞれ直前の遅延素子Ｄ１〜Ｄ７から出力される遅延信号ｄｅｌａｙ１〜ｄｅｌａｙ７を印加して遅延させた遅延信号ｄｅｌａｙ２〜ｄｅｌａｙ８を出力する。

カウンタＣＮＴ１から出力される繰り返しカウンティング信号ｉｔｅｒが０００１なので、最後の１ビットｆ１ｂは１である。したがって、複数個のＸＯＲゲートＸＯＲ０〜ＸＯＲ７は、遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ７を反転させて比較遅延信号ｄｅｌ０〜ｄｅｌ７として出力する。

比較信号ｄｅｌ３がハイレベルである場合、第１測定信号ｓｅｎ１がハイレベルなので、複数個のＡＮＤゲートＣＰ０〜ＣＰ７はコード信号Ｃ０−１〜Ｃ３−１をハイレベルに出力し、コード信号Ｃ４−１〜Ｃ７−１はローレベルに出力する。ＯＲゲートＯＲ８はハイレベルのコード信号Ｃ０−１〜Ｃ３−１に応答してハイレベルのカウンタリセット信号ｒｅｓｅｔｃｔを出力する。そして、カウンタＣＮＴ１はハイレベルのカウンタリセット信号ｒｅｓｅｔｃｔに応答してリセットされる。

デコーダ１５０は、ハイレベルのカウンタリセット信号ｒｅｓｅｔｃｔが印加されると、カウンタＣＮＴ１から印加される繰り返しカウンティング信号ｉｔｅｒとコード信号Ｃ０−１〜Ｃ７−１をデコーディングして遅延測定値Ｄ＿ｄａｔａを出力する。

表１は、デコーダ１５０でコード信号Ｃ０−１〜Ｃ７−１に応答して発生する遅延測定値Ｄ＿ｄａｔａの一部であるコード測定値を示す。遅延測定値Ｄ＿ｄａｔａは、“繰り返しカウンティング信号ｉｔｅｒ×遅延素子の個数＋コード測定値”で計算される。図５では、第１測定信号ｓｅｎ１に応答して発生するコード測定値は３である。したがって、第１測定信号ｓｅｎ１に対する遅延測定値Ｄ＿ｄａｔａとしては、１１(１×８＋３)が出力される。基準信号ｒｅｆに対する第１測定信号ｓｅｎ１の遅延時間は“遅延測定値Ｄ＿ｄａｔａ×遅延素子の遅延時間”と同様である。結果的に、遅延素子の遅延時間が１０ｎｓである場合、第１測定信号ｓｅｎ１の遅延時間は１１０ｎｓである。

遅延時間測定回路１００に第２測定信号ｓｅｎ２が印加されると、第一番目にフィードバック過程までは、第１測定信号ｓｅｎ１の場合と同一である。第一番目のフィードバックに反転された遅延信号／ｄｅｌａｙ８がスイッチＳＷに印加されると、反転された遅延信号／ｄｅｌａｙ８が遅延信号ｄｅｌａｙ０として出力される。そして、第一番目の遅延素子Ｄ１は遅延信号ｄｅｌａｙ０を印加して遅延させた遅延信号ｄｅｌａｙ１を出力する。残りの遅延素子Ｄ２〜Ｄ８は、それぞれ直前の遅延素子Ｄ１〜Ｄ７から出力される遅延信号ｄｅｌａｙ１〜ｄｅｌａｙ７を印加して遅延させた遅延信号ｄｅｌａｙ２〜ｄｅｌａｙ８を出力する。

カウンタＣＮＴ１から出力される繰り返しカウンティング信号ｉｔｅｒが０００１なので、最後の１ビットｆ１ｂは１である。したがって、複数個のＸＯＲゲートＸＯＲ０〜ＸＯＲ７は、遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ７を反転して比較遅延信号ｄｅｌ０〜ｄｅｌ７として出力される。

第２測定信号ｓｅｎ２はローレベルを維持するので、複数個のＡＮＤゲートＣＰ０〜ＣＰ７はコード信号Ｃ０−２〜Ｃ７−２をすべてローレベルに出力する。コード信号Ｃ０−２〜Ｃ７−２はすべてローレベルなので、ＯＲゲートＯＲ８はローレベルのカウンタリセット信号ｒｅｓｅｔｃｔを出力する。

デコーダ１５０は、カウンタリセット信号ｒｅｓｅｔｃｔがローレベルなので、コード信号Ｃ０−２〜Ｃ７−２をデコーディングしない。ローレベルのカウンタリセット信号ｒｅｓｅｔｃｔに応答してカウンタＣＮＴ１は遅延信号ｄｅｌａｙ８の上昇または下降エッジを感知し、カウンティングして繰り返しカウンティング信号ｉｔｅｒを００１０に出力する。

スイッチＳＷがインバータＩｎｖと接続されているので、反転された遅延信号／ｄｅｌａｙ８が遅延信号ｄｅｌａｙ０として出力され、第一番目の遅延素子Ｄ１は遅延信号ｄｅｌａｙ０を印加して遅延させた遅延信号ｄｅｌａｙ１を出力する。残りの遅延素子Ｄ２〜Ｄ８は、それぞれ直前の遅延素子Ｄ１〜Ｄ７から出力される遅延信号ｄｅｌａｙ１〜ｄｅｌａｙ７を印加して遅延させた遅延信号ｄｅｌａｙ２〜ｄｅｌａｙ８を出力する。

カウンタＣＮＴ１から出力される繰り返しカウンティング信号ｉｔｅｒは００１０なので、最後の１ビットｆ１ｂは０である。したがって、複数個のＸＯＲゲートＸＯＲ０〜ＸＯＲ７は、遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ７をそのまま比較遅延信号ｄｅｌ０〜ｄｅｌ７として出力する。

比較信号ｄｅｌ２がハイレベルに印加される場合、第２測定信号ｓｅｎ２がハイレベルなので、複数個のＡＮＤゲートＣＰ０〜ＣＰ７はコード信号Ｃ０−２〜Ｃ２−２をハイレベルとして出力し、コード信号Ｃ３−２〜Ｃ７−２をローレベルとして出力する。比較信号ｄｅｌ３〜ｄｅｌ７がハイレベルに印加される場合、第２測定信号ｓｅｎ２はハイレベルなので、コード信号Ｃ３−２〜Ｃ７−２も順次にハイレベルとして出力される。ＯＲゲートＯＲ８はハイレベルのコード信号Ｃ０−２〜Ｃ２−２に応答してハイレベルのカウンタリセット信号ｒｅｓｅｔｃｔを出力し、カウンタＣＮＴ１はハイレベルのカウンタリセット信号ｒｅｓｅｔｃｔに応答してリセットされる。

ハイレベルのカウンタリセット信号ｒｅｓｅｔｃｔが印加されれば、デコーダ１５０はカウンタＣＮＴ１から印加される繰り返しカウンティング信号ｉｔｅｒとコード信号Ｃ０−２〜Ｃ７−２をデコーディングして遅延測定値Ｄ＿ｄａｔａを出力する。第２測定信号ｓｅｎ２に対する遅延測定値Ｄ＿ｄａｔａは、１８(２×８＋２)が出力される。したがって、基準信号ｒｅｆに対する第２測定信号ｓｅｎ２の遅延時間は遅延素子の遅延時間が１０ｎｓである場合、１８０ｎｓである。

図１に示す遅延時間測定回路１は、図２に示すように遅延素子の個数により測定される遅延時間が限定されていた。一方、図４に示す遅延時間測定回路１００は、フィードバック構造を有するディレイチェーン部１３０を備えて測定される遅延時間が限定されない。したがって、複数個の遅延素子のそれぞれの遅延時間を短く設定しても全体的に長い遅延時間を正確に測定することができる。理論的には、２個だけの遅延素子であっても測定できる遅延時間に制約されない。しかし、実際的にはディレイチェーン部１３０からインバータＩｎｖやラインの長さによる遅延時間が少ないながらも発生するので、フィードバック回数が多くなれば測定される遅延時間に誤差が発生することができる。インバータＩｎｖの遅延を最小化するための一例は、遅延素子Ｄ１〜Ｄ７と遅延素子Ｄ８との間の遅延時間差を１つのインバータ遅延分にすることである。もし、遅延素子が多数のインバータロジッグとして実現されたら、インバータＩｎｖの遅延時間を補償することが容易となる。したがって、遅延時間測定回路１００の設計時に、予想される最大遅延時間を考慮してディレイチェーン部１３０に備えられる遅延素子Ｄ１〜Ｄ８の個数を調節することが好ましい。

図６は、本発明の他の例によるフィードバック構造を有する、ディレイチェーンを備える遅延時間測定回路を示す回路図である。図６に示す遅延測定回路２００は、ディレイチェーン部２３０、エッジ感知部２４０及びデコーダ２５０を備える。ディレイチェーン部２３０は、図４と同様に、複数個の遅延素子Ｄ１〜Ｄ８とスイッチａｓｗ、インバータＩｎｖ、及びカウンタＣＮＴ２を備える。複数個の遅延素子Ｄ１〜Ｄ８は直列に接続され、直列接続された複数個の遅延素子Ｄ１〜Ｄ８のうちの最後の遅延素子Ｄ８から出力される遅延信号ｄｅｌａｙ８は、インバータＩｎｖにより反転されてスイッチＡＳＷに印加される。すなわち、図６のディレイチェーン部２３０も図４のようにフィードバック構造を有する。スイッチＡＳＷは３入力ＡＮＤゲートに実現され、基準信号ｒｅｆと反転された遅延信号／ｄｅｌａｙ８及びエッジ感知部２４０から出力されるカウンティング中止信号ｓｔｏｐに応答して遅延信号ｄｅｌａｙ０を出力する。図６で、スイッチＡＳＷはＡＮＤゲートとして実現したが、図４のようなスイッチＳＷを用いることができる。複数個の遅延素子Ｄ１〜Ｄ８のうちの最後の遅延素子Ｄ８から出力される遅延信号ｄｅｌａｙ８に応答してカウンタＣＮＴ２はディレイチェーン部２３０で基準信号ｒｅｆが繰り返されて遅延される回数をカウンタし、繰り返しカウンティング信号ｉｔｅｒを出力する。そして、カウンタＣＮＴ２はカウンタリセット信号ｒｅｓｅｔに応答してリセットされる。

エッジ感知部２４０は、基準信号ｒｅｆと測定信号ｓｅｎ及び複数個の遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ７を印加し、各信号の上昇または下降エッジに応答してカウンタリセット信号ｒｅｓｅｔとカウンティング中止信号ｓｔｏｐをカウンタＣＮＴ２に出力し、コード信号Ｃｏｄｅをデコーダ２５０に出力する。

エッジ感知部２４０は、基準信号ｒｅｆのエッジが感知されると、カウンタリセット信号ｒｅｓｅｔを出力する。そして、エッジ感知部２４０は、複数個の遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ７に対するエッジを感知してカウンティングし、カウンタＣＮＴ２から印加される繰り返しカウンティング信号ｉｔｅｒに応答してリセットされる。測定信号ｓｅｎのエッジが感知されると、エッジ感知部２４０はカウンティング中止信号ｓｔｏｐとカウンティングされた複数個の遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ７に対応するコード信号Ｃｏｄｅを出力する。

デコーダ２５０は、エッジ感知部２４０から印加されるコード信号ＣｏｄｅとカウンタＣＮＴ２から印加される繰り返しカウンティング信号ｉｔｅｒをデコーディングして遅延測定値Ｄ＿ｄａｔａを出力する。図４で説明したように、遅延測定値Ｄ＿ｄａｔａはユーザの設定による形式に出力することができる。

図４では、コード発生部１４０が遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ７の状態を感知してコード信号Ｃ０〜Ｃ７を出力するので、ディレイチェーン部１３０でのフィードバック回数が奇数なのか偶数なのかを考慮しなければならなかった。しかし、図６の遅延時間測定回路２００は、基準信号ｒｅｆと測定信号ｓｅｎ、及び複数個の遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ７のエッジを感知して遅延測定値Ｄ＿ｄａｔａを計算するので、ディレイチェーン部２３０のフィードバック回数を考慮する必要がない。したがって、図４のコード発生部１４０に備えられる複数個のＸＯＲゲートＸＯＲ０〜ＸＯＲ７が図６の遅延時間測定回路２００に備えられない。

カウンタＣＮＴ２がカウンティング中止信号ｓｔｏｐに応答してリセットするように構成されれば、エッジ感知部２４０はカウンタＣＮＴ２をリセットするためのカウンタリセット信号ｒｅｓｅｔを出力する必要がない。

本発明では、基準信号ｒｅｆと測定信号ｓｅｎがローレベルからハイレベルに遷移する場合を基準にして説明したが、ハイレベルからローレベルに遷移する場合にも適用することができる。また、各信号のレベル設定により、図４または図６に示すＡＮＤゲートＡＳＷ、ＸＯＲゲートＸＯＲ０〜ＸＯＲ７、ＯＲゲートＯＲ８などの論理ゲートは他の論理ゲートに変更されることができる。そして、ディレイチェーン部１３０、２３０に備えられる遅延素子の個数が変更されることができる。

図７は、図６の遅延時間測定回路の遅延時間測定方法を示すフローチャートである。図６を参照にして図７の遅延時間測定方法を説明する。基準信号ｒｅｆがディレイチェーン２３０のスイッチＡＳＷに印加されると、遅延時間の測定を開始する(Ｓ１１)。このとき、エッジ感知部２４０は、基準信号ｒｅｆのエッジが感知されると、カウンタリセット信号ｒｅｓｅｔを出力してカウンタＣＮＴ２をリセットする(Ｓ１２)。ディレイチェーン２３０の直列に接続される複数個の遅延素子Ｄ１〜Ｄ８は、スイッチＡＳＷから印加される遅延信号ｄｅｌａｙ０を順次に遅延させ、複数個の遅延信号ｄｅｌａｙ１〜ｄｅｌａｙ８を生成する(Ｓ１３)。エッジ感知部２４０は複数個の遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ７のエッジをカウンティングする(Ｓ１４)。

複数個の遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ８が印加される間に、エッジ感知部２４０は測定信号ｓｅｎが印加されるか否かを判断し(Ｓ１５)、測定信号ｓｅｎが印加しなければ、カウンティング中止信号ｓｔｏｐを出力しない。ディレイチェーン２３０は複数個の遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ８のうち最後の遅延信号ｄｅｌａｙ８を反転してカウンタＣＮＴ２へ伝送する(Ｓ１６)。カウンタＣＮＴ２は反転された遅延信号／ｄｅｌａｙ８に応答して繰り返しカウンティング信号ｉｔｅｒを１に増加する(Ｓ１７)。エッジ感知部２４０は繰り返しカウンティング信号ｉｔｅｒに応答して感知された遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ７のエッジの個数をリセットする(Ｓ１８)。そして、ディレイチェーン２３０は反転された遅延信号／ｄｅｌａｙ８をフィードバックし(Ｓ１９)、さらに複数個の遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ８を生成する(Ｓ１３)。

複数個の遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ７が印加される間に、測定信号ｓｅｎが印加Ｓ１５されると、エッジ感知部２４０は測定信号ｓｅｎが印加されるまで、カウンティングされた複数個の遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ７のエッジ個数に対応するコード信号Ｃｏｄｅを出力する(Ｓ２０)。また、エッジ感知部２４０は、測定信号ｓｅｎに応答してカウンタＣＮＴ２からカウンティング中止信号ｓｔｏｐを出力する。そして、デコーダ２５０において、カウンタＣＮＴ２から印加される繰り返しカウンティング信号ｉｔｅｒとコード信号Ｃｏｄｅをデコーディングして遅延測定値Ｄ＿ｄａｔａを出力する(Ｓ２１)。

図８は、本発明のさらに他の例によるフィードバック構造を有する、ディレイチェーンを備える遅延時間測定回路を示す回路図である。図８において、ディレイチェーン部３３０は、図４または図６とは異なってカウンタＣＮＴ１、ＣＮＴ２は具備しない。

エッジカウンタ３４０は基準信号ｒｅｆの上昇または下降エッジに応答して複数個の遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ７のエッジを感知してカウンティングし始める。そして、測定信号ｓｅｎのエッジが感知されると、カウンティングされた複数個の遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ７のエッジ個数を遅延測定値Ｄ＿ｄａｔに出力する。

図８の遅延時間測定回路３００は、図６の遅延時間測定回路２００のように、複数個の遅延信号ｄｅｌａｙ０〜ｄｅｌａｙ７のエッジを感知するので、繰り返し回数が奇数なのか偶数なのかに関係なく動作することができる。しかし、図６の遅延時間測定回路２００とは異なってエッジカウンタ３４０から遅延測定値Ｄ＿ｄａｔａを出力することができる。したがって、遅延時間測定回路３００はカウンタ及びデコーダを必要としない。

本発明の遅延時間測定回路及び遅延時間測定方法は、多様な電子装置に用いられており、特に、特許文献１に適用されて各種センサやアナログ−デジタル変換器として使用可能である。

上述では、本発明の好ましい実施形態を参照して説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。

１００ 遅延時間測定回路
１３０ ディレイチェーン部
１４０ コード発生部
１５０ デコーダ
ＣＮＴ１ カウンタ
Ｄ１〜Ｄ８ 遅延素子
ｄｅｌａｙ０〜ｄｅｌａｙ８ 遅延信号
Ｉｎｖ インバータ
ｉｔｅｒ 繰り返しカウンティング信号
ｒｅｆ 基準信号
ＳＷ スイッチ

Claims (21)

1. 遅延時間測定開始を示す基準信号または帰還信号のうち１つを選択して入力信号として印加し、複数個の従属接続された遅延素子を備えて前記入力信号を遅延させ、遅延された入力信号を反転して反転された信号を前記帰還信号として出力し、前記反転された信号の帰還繰り返し回数をカウンティングして繰り返しカウンティング信号を出力するディレイチェーン部と、
   前記基準信号に対する測定信号の遅延時間を測定するために前記入力信号と前記複数個の遅延素子のうちの最後の遅延素子を除去した残りの遅延素子から印加される複数個の遅延信号をそれぞれ比べてコード信号を発生するコード発生部と、
   前記コード信号と前記繰り返しカウンティング信号をデコーディングして遅延測定値を出力するデコーダ部と、
   を備えることを特徴とする遅延時間測定回路。
2. 前記ディレイチェーン部は、
   前記基準信号または前記帰還信号を選択して選択された信号を入力信号として出力するスイッチと、
   複数個の従属接続される遅延素子を備えて前記入力信号を印加して遅延させた複数個の遅延信号を出力するディレイチェーンと、
   前記ディレイチェーンの最後の前記遅延素子から出力される遅延信号を反転して前記帰還信号を出力するインバータと、
   前記帰還信号に応答して前記繰り返しカウンティング信号を出力するカウンタと、
   を備えることを特徴とする請求項１に記載の遅延時間測定回路。
3. 前記スイッチは、前記繰り返しカウンティング信号に応答して前記基準信号または前記帰還信号のうち１つを選択して入力信号を出力することを特徴とする請求項２に記載の遅延時間測定回路。
4. 前記コード発生部は、
   前記繰り返しカウンティング信号が偶数なら前記入力信号と前記複数個の遅延信号を複数個の比較遅延信号として出力し、前記繰り返しカウンティング信号が奇数なら前記入力信号と前記複数個の遅延信号を反転して前記複数個の比較遅延信号として出力する比較遅延信号発生部と、
   前記複数個の比較遅延信号のそれぞれを前記測定信号と比べてコード信号を発生する複数個の比較器と、
   前記コード信号に応答して前記カウンタを制御するためのカウンタリセット信号を出力する第１論理ゲートと、
   を備えることを特徴とする請求項２に記載の遅延時間測定回路。
5. 前記カウンタは、
   前記カウンタリセット信号に応答してリセットされることを特徴とする請求項４に記載の遅延時間測定回路。
6. 前記比較遅延信号発生部は、
   前記繰り返しカウンティング信号の最下位１ビットと前記入力信号及び前記複数個の比較遅延信号をそれぞれ排他的論理和する複数個のＸＯＲゲートを備えることを特徴とする請求項４に記載の遅延時間測定回路。
7. 前記複数個の比較器は、
   前記複数個の比較遅延信号のそれぞれと前記測定信号を論理積する複数個の第１ＡＮＤゲートであることを特徴とする請求項４に記載の遅延時間測定回路。
8. 前記複数個の比較器は、
   前記比較遅延信号に応答して前記測定信号をラッチして出力し、前記スイッチ設定信号に応答してリセットされる複数個のＤフリップフロップであることを特徴とする請求項４に記載の遅延時間測定回路。
9. 前記第１論理ゲートは、
   前記複数個のコード信号を論理和するＯＲゲートであることを特徴とする請求項４に記載の遅延時間測定回路。
10. 前記デコーダ部は、
    前記複数個の遅延素子の個数に前記繰り返しカウンティング信号を掛け、前記コード信号に対応する値を加えて前記遅延測定値を出力することを特徴とする請求項４に記載の遅延時間測定回路。
11. 前記コード発生部は、
    前記基準信号のエッジに応答して前記カウンタをリセットするためのリセット信号を出力し、前記測定信号のエッジに応答して前記カウンタからカウンティング中止信号を出力し、前記複数個の遅延信号のエッジの個数に対応するコード信号を出力するエッジ感知部を備えることを特徴とする請求項２に記載の遅延時間測定回路。
12. 前記カウンタは、
    前記カウンティング中止信号に応答して前記デコーダから繰り返しカウンティング信号を出力し、前記リセット信号に応答してリセットされることを特徴とする請求項１１に記載の遅延時間測定回路。
13. 前記カウンタは、
    前記カウンティング中止信号に応答して前記デコーダから繰り返しカウンティング信号を出力し、リセットされることを特徴とする請求項１１に記載の遅延時間測定回路。
14. 前記デコーダ部は、
    前記複数個の遅延素子の個数に前記繰り返しカウンティング信号を掛け、前記コード信号をデコーディングした値に加えて遅延測定値を出力することを特徴とする請求項１１に記載の遅延時間測定回路。
15. 前記スイッチは、
    前記基準信号と前記帰還信号及び前記カウンティング中止信号を論理積して前記入力信号を出力する第２ＡＮＤゲートであることを特徴とする請求項１１に記載の遅延時間測定回路。
16. 遅延時間測定開始を示す基準信号または帰還信号のうち１つを選択して入力信号として印加し、複数個の従属接続された遅延素子を備えて前記入力信号を遅延し、反転して前記帰還信号を出力するディレイチェーン部と、
    前記基準信号のエッジに応答して前記入力信号と前記複数個の遅延素子から印加される複数個の遅延信号のエッジをカウンティングし、前記測定信号のエッジに応答してカウンティングされた前記入力信号と前記複数個の遅延信号のエッジの個数に対応する遅延測定値を出力するエッジカウンタと、
    を備えることを特徴とする遅延時間測定回路。
17. 前記ディレイチェーン部は、
    前記基準信号または前記帰還信号を選択して入力信号として出力するスイッチと、
    前記入力信号を印加して遅延させた複数個の遅延信号を出力する複数個の従属接続される遅延素子を備えるディレイチェーンと、
    前記ディレイチェーンの最後の遅延素子から出力される遅延信号を反転して前記帰還信号を出力するインバータと、
    を備えることを特徴とする請求項１６に記載の遅延時間測定回路。
18. 基準信号または帰還信号のうち１つに応答して複数個の遅延信号を発生して測定信号が印加されるか否か確認する段階と、
    前記測定信号が確認されなないと、前記複数個の遅延信号のうち最後の遅延信号を反転して前記帰還信号を出力し、前記帰還信号を前記複数個の遅延信号を発生する段階に帰還する段階と、
    前記測定信号が印加されると、前記測定信号が確認されるまで発生される複数個の遅延信号に対するエッジの個数を感知し、感知された複数個の遅延信号のエッジ個数と前記帰還信号の出力回数を用いて遅延測定値を発生する段階と、
    を備えることを特徴とする遅延時間測定方法。
19. 前記複数個の遅延信号を発生及び測定信号が確認されるか否かを判断する段階は、
    基準信号が印加されると、前記帰還信号の発生回数をリセットする段階と、
    前記基準信号または前記帰還信号を互いに異なる時間遅延させて前記複数個の遅延信号を出力する段階と、
    前記複数個の遅延信号のエッジ個数をカウンティングする段階と、
    前記測定信号が確認されるか否かを判断する段階と、
    を備えることを特徴とする請求項１８に記載の遅延時間測定方法。
20. 前記帰還する段階は、
    前記測定信号が確認されないと、複数個の遅延信号のうちの最後の遅延信号を反転して前記帰還信号を発生する段階と、
    前記帰還信号に応答して繰り返しカウンティング信号を増加させて出力する段階と、
    前記繰り返しカウンティング信号に応答してカウンティングされた前記複数個の遅延信号のエッジ個数をリセットする段階と、
    前記帰還信号を、前記複数個の遅延信号を出力する段階から印加する段階と、
    を備えることを特徴とする請求項１９に記載の遅延時間測定方法。
21. 前記遅延測定値を発生する段階は、
    前記測定信号が確認されると、前記測定信号が確認されるまで発生した前記複数個の遅延信号のエッジ個数に応答してコード信号を発生する段階と、
    前記繰り返しカウンティング信号と前記コード信号をデコーディングして前記遅延測定値を出力する段階と、
    を備えることを特徴とする請求項２０に記載の遅延時間測定方法。

Images